CN118140369A

CN118140369A - 用于制造垂直腔面发射激光器的方法

Info

Publication number: CN118140369A
Application number: CN202280070544.8A
Authority: CN
Inventors: S·甘德罗修拉; S·纳卡穆拉; S·P·登巴尔斯
Original assignee: University of California
Current assignee: University of California
Priority date: 2021-10-22
Filing date: 2022-10-24
Publication date: 2024-06-04
Also published as: WO2023069771A1

Abstract

使用外延横向过生长(ELO)制造垂直腔面发射激光器(VCSEL)的方法。ELO层包含使用生长限制掩模在衬底上生长的岛状III族氮化物半导体层，其中岛状III族氮化物半导体层包含发光谐振腔。用于谐振腔的孔制造在ELO层的翼部上，其中分布式布拉格反射器(DBR)镜形成在ELO层的翼部的底部和顶部区上。

Description

用于制造垂直腔面发射激光器的方法

相关申请的交叉引用

本申请根据35U.S.C.Section 119(e)要求以下共同未决和共同转让的申请的权益：

由Srinivas Gandrothula、Shuji Nakamura和Steven P.DenBaars于2021年10月22日提交的标题为“VERTICAL CAVITY SURFACE EMITTING LASER FABRICATION METHOD”、代理人案卷号为G&C 30794.0810USP1(UC 2022-768-1)的美国临时申请序列号63/270,618；

该申请以引用方式并入本文。

本申请涉及以下共同未决和共同转让的申请：

由Srinivas Gandrothula、Takeshi Kamikawa和Masahiro Araki于2022年4月6日提交的标题为“METHOD OF FABRICATING A RESONANT CAVITY AND DISTRIBUTED BRAGGREFLECTOR MIRRORS FOR A VERTICAL CAVITY SURFACE EMITTING LASER ON A WING OFAN EPITAXIAL LATERAL OVERGROWTH REGION”、代理人案卷号为30794.06745USWO(UC2020-071-2)的美国实用专利申请号17/766,960，该申请根据35U.S.C.Section 365(c)要求由Srinivas Gandrothula、Takeshi Kamikawa和Masahiro Araki于2020年10月23日提交的标题为“METHOD OF FABRICATING A RESONANT CAVITY ANDDISTRIBUTED BRAGGREFLECTOR MIRRORS FOR A VERTICAL CAVITY SURFACE EMITTING LASER ON A WING OFAN EPITAXIAL LATERAL OVERGROWTH REGION”、代理人案卷号为30794.0745WOU1(UC 2020-071-2)的共同未决和共同转让的PCT国际专利申请号PCT/US20/57026的权益，该申请根据35U.S.C.Section 119(e)要求由Srinivas Gandrothula、Takeshi Kamikawa和MasahiroAraki于2019年10月23日提交的标题为“METHOD OF FABRICATING ARESONANT CAVITY ANDDISTRIBUTED BRAGG REFLECTOR MIRRORS FOR AVERTICAL CAVITY SURFACE EMITTINGLASER ON AWING OF AN EPITAXIAL LATERAL OVERGROWTH REGION”、代理人案卷号为G&C30794.0745USP1(UC 2020-071-1)的共同未决和共同转让的美国临时申请序列号62/924,756的权益；

所有这些申请均以引用方式并入本文。

背景技术

技术领域

本发明涉及在外异衬底上使用外延横向过生长(ELO)技术制造垂直腔面发射激光器(VCSEL)。

2.背景

自2008年首次展示(Al,In,Ga)N基蓝光VCSEL以来，经过十年的技术进步，最大输出功率和阈值电流密度已得到显著地改善。用于实现III族氮化物VCSEL大规模生产的关键挑战是难以制造用于谐振腔的分布式布拉格反射器(DBR)。AlN和GaN之间的显著拉伸应变阻碍了来自基于砷化物的VCSEL的两个外延DBR的直观腔设计。因此，已经开发出许多替代的腔结构和加工技术；例如，晶格匹配的AlInN/GaN DBR、纳米多孔DBR、或经由各种过度生长或膜转移加工策略的双介电DBR。文献中报道的VCSEL在产量或复杂的制造过程方面均具有缺点。

因此，本领域需要用于制造VCSEL的改善的方法。本发明满足了这一需求。

发明内容

本发明使用异质外延和衬底移除解决了以上所提及的问题。通过选择性地掩蔽和暴露Ga(Al)N模板层所含的极少高缺陷，可以使用Si基GaN(GaN-on-Si)或蓝宝石基GaN(GaN-on-Sapphire)模板来生长穿行位错降低的III族氮化物外延层。所得的高晶体品质层可以生长在掩模部分上。然后，可以在高晶体品质层上采用常规的VCSEL器件制造。有问题的n侧DBR可以通过移除主衬底并仅利用在掩模部分上生长的层来解决。

在Si基GaN的情况下，具有外延或介电DBR的器件层的p侧附接到基板(submount)上，然后可以使用化学蚀刻剂从Si主衬底剥离器件层。生长限制掩模(也称为ELO掩模)的翼部上的ELO III族氮化物层的界面粗糙度可以控制到亚纳米级，因此可以附接外延或介电的外部DBR以完成最终器件。替代地，可以在剥离(lift-off)层上形成弯曲表面以形成曲面DBR镜，从而最小化电磁场损耗并将场重新聚焦回器件的增益区。

类似地，在蓝宝石基GaN的情况下，可以使用激光剥离(LLO)从蓝宝石主衬底移除器件层。在这种特定方法中，在ELO III族氮化物层的翼部的开放窗口区处使用LLO，使得在ELO III族氮化物层上生长的后续III族氮化物器件层不受损坏。替代地，整个器件可以暴露于激光而不损坏器件，因为器件的后部受到生长限制掩模的保护而免受激光的暴露。然而，优选的是仅使开放窗口区暴露于激光。

本发明的关键方面包括以下：

·器件的发光孔制作在ELO III族氮化物层的翼区上；因此，器件孔旨在是在缺陷和堆叠层错(stacking faults)方面比直接在主衬底上制作的器件孔具有更好的晶体品质。

·腔的至少一个DBR镜放置在ELO III族氮化物层的翼部上，并且在ELO III族氮化物层与主衬底分离之后，DBR镜可以放置在ELO III族氮化物层的背面。

·可以在Si基GaN的情况下通过化学蚀刻，或者对于蓝宝石基GaN模板使用LLO，或者通过使用超低温处理的剥离来移除衬底。

·这种方法与衬底的晶体取向无关。

·在本发明中，制备用于谐振腔VCSEL的DBR镜的表面仅使用ELO掩模。

·当期望用于VCSEL的长谐振腔时，可以应用本发明来制作曲面镜。

·本发明包括一种通过在从主衬底移除ELO III族氮化物层之后放置一个DBR镜来实现ELO III族氮化物层的应力缓和的方法，这导致无裂纹且长寿命的器件。

·在本发明中，GaN ELO的离散层是优选的，从而避免破裂并且还提供了用于移除生长限制掩模的简单方法。

在以下描述中示出了使用这种方法的一些可能的设计。当与如上所陈述关于从半导体衬底移除半导体器件的交叉引用的发明相结合时，与可常规制造的器件元件相比，本发明具有许多益处。

此外，为了克服上述现有技术中的局限性，并且为了克服在阅读和理解本说明书时将变得显而易见的其它局限性，本发明公开了一种制造用于垂直于衬底发射光的器件(如VCSEL)的良好品质孔的方法，其中该器件从衬底外延制造。

具体地，本发明执行以下步骤：使用生长限制掩模和ELO方法在衬底上生长岛状III族氮化物半导体层，其中生长限制掩模占据单个器件的至少50％或更多。与没有被ELOIII族氮化物层的翼部覆盖的区域相比，ELO区意指位错密度降低的ELO III族氮化物层的翼部。VCSEL的电流限制孔被限制于ELO区，使得保证了良好的晶体品质。VCSEL器件的谐振腔和DBR镜分别制作在ELO区上，以及ELO区的顶部和底部上。

介于生长限制掩模与ELO区之间的界面足够平滑，以制造一个光反射DBR镜。ELOIII族氮化物层以及生长在ELO III族氮化物层上的后续III族氮化物器件层一起包含从衬底移除的岛状III族氮化物半导体层，并且将DBR镜放置在ELO III族氮化物层的背面，该背面是介于生长限制掩模与ELO III族氮化物层之间的界面，其中在该特定应用中的衬底移除很简单，因为使用了外异衬底，如Si基(Al)GaN或蓝宝石基(Al)GaN等。

用于形成岛状III族氮化物半导体层的ELO方法可以包括通过金属有机化学气相沉积(MOCVD)、氢化物气相外延(HVPE)等进行生长，以精确控制厚度，并因此精确控制VCSEL器件的腔长。III族氮化物半导体层的尺寸被设计为创建一个或多个岛状III族氮化物半导体层。替代地，可以使ELO III族氮化物层最初聚结，使得它们可以在以后被分成单独的器件。

通过设计适当的制造工艺，ELO翼部上制作的每个器件均可以单独或与其它器件一起被寻址(addressed)。例如，在ELO III族氮化物层中的开放窗口区周围，可以为一对器件制作公共阴极或阳极。这种工艺简化了单片集成或寻址单个器件。因此，可以获得高产量。替代地，也可以使用一个翼部来放置孔以及放置电焊盘(electrical pads)。

此外，本发明可以使用异质衬底来生长形成条的岛状III族氮化物半导体层。例如，生长在异质衬底如蓝宝石、Si、SiC、SiN、GaAs、Ga₂O₃、LiAlO₂等上的GaN模板可用于本发明。

此外，当使用非Basel GaN晶面时，ELO方法可以大大降低位错密度和堆叠层错密度，这是使用异质衬底时的关键问题。

因此，本发明可以同时解决使用异质衬底带来的很多种问题。例如，在激光器件中，介于生长限制掩模与ELO III族氮化物层之间的界面可以用作谐振器的分面(facet)。

附图说明

现在参考附图，其中类似的参考标号始终表示相应的部分：

图1(a)、1(b)、1(c)和1(d)是示意图，其中：图1(a)显示具有III族氮化物模板的外异衬底，图1(b)显示以条带形式设计的模板，并且图1(c)显示在条带的每一侧上容纳一个VCSEL的条带设计的示意图，并且图1(d)显示用于每个ELO翼部上多于一个VCSEL的连续条带的示意图。

图2(a)、2(b)、2(c)和2(d)是与图1(a)、1(b)、1(c)和1(d)类似的示意图，但是沉积了生长限制掩模并且在III族氮化物条带处开有窗口以允许ELO生长。

图3(a)、3(b)、3(c)和3(d)是基础ELO层生长后的结构的示意图。

图4(a)是处理的基础设计、处理的离子布植(ion implantation)(电流阻挡)、隧道结的再生长和电流扩散层，以及平面DBR镜的示意图。

图4(b)是横向注入VCSEL设计的示意图，其中顶部触点准备用于粘结。

图5(a)和5(b)是在将VCSEL器件附接到载体上之后，使用对准开放窗口区的激光照射的移除方法的示意图，其中所得的损坏仅在开放窗口区可见。

图5(c)和5(d)是在使用SU-8和热释放层将VCSEL器件附接到载体上之后的移除方法的示意图，其中化学剥离被执行成蚀刻外异衬底。

图5(e)和5(f)是移除衬底后所得的ELO界面层的示意图。

图5(g)和5(h)是在移除的ELO界面上加工曲面镜DBR之后的最终VCSEL器件的示意图。

图5(i)和5(j)是通过本发明制造的短腔VCSEL的示意图，其中在VCSEL器件层粘结到载体时在ELO界面上执行减薄(thinning)。

图6(a)和6(b)示出了通过从顶部抛光ELO基础层来获得短腔VCSEL的过程。

图6(c)和6(d)是在外异衬底上生长的ELO GaN基础层的扫描电子显微照片(SEM)图像，其可用于制造具有曲面DBR镜的VCSEL或短腔VCSEL。

图6(e)和6(f)是来自图6(a)、6(b)、6(c)和6(d)的器件的延续的示意图，其中器件层在抛光后生长，并且ELO界面在移除衬底后用于DBR镜。

图6(g)和6(h)是长腔VCSEL的示意图，其中加工p-GaN侧曲面镜以及在ELO界面上加工平面DBR镜。

图7(a)和7(b)是实现弯曲表面ELO基础层的工艺步骤的示意图，其中图7(a)显示主衬底具有覆盖有生长限制掩模的图案化弯曲区，并且图7(b)显示VCSEL器件层的ELO生长。

图7(c)和7(d)是示意图，其中图7(c)显示在基板附接之前的顶侧成品长腔VCSEL，并且图7(d)显示使用ELO界面弯曲表面的最终VCSEL器件。

图8是使用ELO界面作为金属触点之一的具有垂直电流注入配置的示例长腔VCSEL的示意图。

图9(a)、9(b)、9(c)、9(d)和9(e)是在ELO层上获得弯曲表面的实验示范的图和图像，其中图9(a)是主衬底上树脂的概况，图9(b)是沉积生长限制掩模后的概况，图9(c)是制备具有以生长限制掩模覆盖的弯曲表面以及有助于ELO生长的开放窗口的主衬底，图9(d)是带有附加弯曲特征的移除的ELO基础层，并且图9(e)是ELO界面上成功转移的弯曲特征的激光显微镜图像。

图10是用于实现本发明中讨论的设计之一的工艺步骤的流程图。

具体实施方式

在优选的实施方案的以下描述中，参考了可实践本发明的特定实施方案。应当理解，在不脱离本发明的范围的情况下，可以利用其它实施方案，并且可进行结构改变。

概述

本发明描述了一种通过相应地设计生长限制掩模来制造半导体器件(如平凹(plano-concave)VCSEL)的方法。由于在本发明中依赖于ELO，该方法容易适用于外异衬底如蓝宝石、Si、SiC、SiN、GaAs、Ga₂O₃、LiAlO₂等，或半导体层的模板，或含有ELO工程化层模板的主衬底。ELO工程化层模板可以用于蓝宝石基GaN和硅基GaN衬底等。

图1(a)、1(b)、1(c)和1(d)是示出一种方法的示意图，该方法包括提供基于III族氮化物的衬底101，如Si基GaN、蓝宝石基GaN、或体块式(bulk)GaN衬底。在外异衬底的情况下，III族氮化物模板102可以沉积在衬底101上，并且模板102的设计可为在外异主衬底101上的均匀层，或者模板102可以仅设计为开口区域条带103。在这种情况下，邻近开口区域条带103的主衬底101的区域可用于加工凹面形状或任何用户设计的形状。例如，与III族氮化物层相比，可以更容易地使用化学蚀刻剂来改性外异衬底，如Si和GaAs。含有III族氮化物条带103(如条带103A和103B)的主衬底101分别显示于图1(c)和1(d)的示意图中。如图1(c)中的条带103A所显示，开口区域条带103也可以通过缩短其长度而被改良为限制于单个器件，或者如图1(d)中的条带103B所显示，开口区域条带103也可以通过增加其长度而被改良为限制于多个器件。

如图2(a)、2(b)、2(c)和2(d)的示意图所显示，生长限制掩模104形成在基于GaN的衬底101上或上方。具体地，生长限制掩模104设置成与衬底101直接接触，或者通过模板层102间接地设置，该模板层经由MOCVD等生长并且由沉积在基板101上的基于III族氮化物的半导体制成，且同时留下开口区域条带103(其可包含较短条带103A或较长条带103B)。

生长限制掩模104可以由例如通过等离子体化学气相沉积(CVD)、溅射、离子束沉积(IBD)等沉积在衬底101上的绝缘膜(例如SiO₂膜)形成，其中随后通过使用预定光掩模的光刻以及蚀刻来图案化SiO₂膜以包括开口区域105。

如图3(a)、3(b)、3(c)和3(d)的示意图所显示，通过ELO在GaN衬底101和生长限制掩模104上生长外延III族氮化物层301，如基于GaN的层。ELO III族氮化物层301的生长首先发生在基于GaN的衬底101上的开口区域105中，然后从生长限制掩模104上的开口区域105横向发生。在来自相邻开口区域105的ELO III族氮化物层301能够在生长限制掩模104的顶部上聚结之前，停止或中断ELO III族氮化物层301的生长。替代地，ELO III族氮化物层301的生长可以继续并与邻近的ELO III族氮化物层301聚结。ELO III族氮化物层301的翼部302是开口区域105两侧上的缺陷密度降低的区域。取决于ELO III族氮化物层301的组成，额外的III器件层303沉积在ELO III族氮化物层301上或上方，并且可以包括有源(active，活性)区、p型层、电子阻挡层(EBL)和包覆层，以及其它层。然后执行器件304的制造，其可以包括离子布植层(电流阻挡层)以限定孔，并且使含有n++/p++层的隧道结再生长或者将透明ITO电流扩散层设置于器件层303上，然后用DBR镜完成器件304制造以及p和n型触点沉积。

图4(a)是示出双VCSEL 304的示意图，每个VCSEL使用III族器件层303制造在ELOIII族氮化物层301的翼部302上。每个VCSEL 304包括UID GaN层401、n-GaN层402、有源区403和p-GaN层404，其中蚀刻台面(mesa)并然后沉积电流阻挡层405，继之以隧道结或透明导电层406，以及DBR 407。

此处描述的设计被称为不具有p-触点和n-触点的基础设计I。然而，在该特定设计中，通过在器件304的一侧上放置接触焊盘(contact pads)来自由选择水平电流注入，或者在两个VCSEL 304封装为单个单元的情况下，通过利用ELO翼部302的界面的部分或者两个ELO翼部302之间的开放窗口区来自由选择垂直电流注入。

在该上下文中，基础设计I使用LLO或化学蚀刻来获得n侧上回流焊(reflow，回流)弯曲长腔VCSEL 304的水平电流注入配置(称为设计I-A)，或者抛光短腔VCSEL 304(称为设计I-B)、或抛光和再生长的VCSEL 304(称为设计I-C)、或具有转移到ELO掩模104或主衬底101上的凹面形状的VCSEL 304(称为设计I-D)、或p侧上回流焊弯曲长腔VCSEL 304(称为设计I-E)的垂直电流注入配置。

图4(b)是示出双VCSEL 304的示意图，每个VCSEL使用III族器件层303制造在ELOIII族氮化物层301的翼部302上。VCSEL 304包括UID GaN层401、n-GaN层402、有源区403和p-GaN层404，其中蚀刻台面并然后沉积电流阻挡层405，继之以隧道结或透明导电层406，以及DBR 407。最后，沉积n-触点408和p-触点409。

移除外异衬底的方法

所提出的VCSEL器件304由外异衬底101(如Si基GaN或蓝宝石基GaN)在ELO III族氮化物层301的翼部302上制造。根据基础设计I结构，提出了电流注入的两种形式，即水平电流注入和垂直电流注入结构，这结合设计I-A、I-B、I-C、I-D和I-E进行了描述。

这样的设计之一，例如水平注入情况的可移除性，示出于图5(a)、5(b)、5(c)和5(d)中。使用焊料502等将载体衬底501如玻璃附接到预加工的VCSEL 304(如图5(a)所显示)，继之以衬底101的LLO(如图5(b)所显示)。载体衬底501的附接可以在例如使用光致抗蚀剂503如SU-8平坦化之后进行，如图5(c)所显示。例如，隔离的VCSEL 304被数微米的光致抗蚀剂503钝化，并且所得的结构然后可以被热释放胶带504捕获到载体衬底501上。

LLO是一种经证明是从蓝宝石衬底上移除薄GaN层堆叠并然后将其转移到载体衬底上的快速且非化学的方法。从蓝宝石衬底上首次基于LLO的GaN膜脱离使用355nm波长的三次谐波Q开关Nd:YAG激光器进行了展示。具有该波长的激光脉冲经过蓝宝石衬底传输到GaN/蓝宝石界面上并在GaN界面区中吸收。光子吸收诱导GaN分解为金属Ga和气态N₂。

传统地，LLO可以使用多种短脉冲激光器来执行，包括准分子激光器(例如，193nmArF、248nm KrF，以及308nm XeCl激光器)和Q开关激光器(例如，采用三倍频(355nm)或四倍频(266nm)纳秒激光器)。在光电子产业中，具有248nm发射波长的KrF准分子激光器通常应用于使用光栅扫描方法的LLO过程。这种常规的LLO方法需要半导体中的直接吸收。

如图5(a)和5(c)所显示，在加工ELO翼部302上的VCSEL 304之后，载体衬底501被附接，并然后激光505从主衬底101(蓝宝石基GaN)的背面聚焦到开放窗口区506上。在本发明中，激光505照射仅在开放窗口区506处是选择性的。因为激光505可以非常窄地聚焦在开放窗口区506处，并且不需要照射在整个VCSEL 304上，因此，这种方法对于剥离所制造的VCSEL 304非常有利，而不会对VCSEL 304的器件层造成显著损坏。此外，在照射期间，ELO翼部302与衬底101的界面507被ELO掩模104完全覆盖，这将防止进一步损坏，仅在界面507处留下镓熔体，如图5(b)和5(d)所显示。除了使用化学品如KOH代替LLO之外，将进行类似的工艺来剥离Si基GaN模板102。

当使用SiO₂ ELO掩模104时，然后使用化学溶液(例如BHF)溶解ELO掩模104。所得的VCSEL器件单元304在开放界面507下放置到载体衬底501上，如图5(e)和5(f)所显示。界面507被进一步改良以用于制造谐振腔DBR镜的工艺，并设置用于垂直注入的金属触点，如下所述。

VCSEL设计I-A

在设计I-A中，具有期望直径的树脂盘被光刻在ELO翼部302的界面507上。替代地，当均匀旋涂由于ELO层301的离散性而造成挑战时，可以使用打印机来放置光刻胶盘。通过加热试样，盘熔融成液滴。RIE可用于通过移除作为牺牲掩模的树脂滴来将树脂滴的表面形态转移到界面507上，这将在界面507上留下透镜状表面。如图5(g)所显示，n侧DBR(例如Ta₂O₅/SiO₂双层)被沉积形成曲面镜508。

图5(h)显示出完整的VCSEL 304，其包括UID GaN层401、n-GaN层402、有源区403、p-GaN层404、电流阻挡层405、隧道结或透明导电层406、DBR 407、n-触点408以及p-触点409。

这种设计特别地专门用于长腔VCSEL 304，其中通常谐振腔长度大于20μm。

VCSEL设计I-B

设计I-B可用于设计短腔VCSEL 304，其中谐振腔厚度大约为数个波长，例如xλ＝7λ、13λ、23λ等，其中λ是器件的发射波长。由于较大模间隔，短腔长度可以用于获得单纵模发射。在该设计中，在移除主衬底101之后，可以在界面507上执行薄化至线509以获得期望的腔长度(如图5(I)所显示)，然后可以在界面507处设置第二DBR镜407以完成VCSEL 304制造(如图5(j)所显示)。

VCSEL设计I-C

设计I-C是实现如设计I-B中的短腔VCSEL的替代方法，但是通过在将有源区和p-GaN层引入到ELO基础层301上之前从顶表面进行抛光。在达到期望的ELO翼部302宽度(如图6(a)所显示)之后，从顶表面抛光ELO III族氮化物层301以达到点601(如图6(b)所显示)，该点是期望的预计算值，然后执行再生长以生长包括有源区和p-GaN层在内的III族氮化物半导体器件层303。然后，执行工艺以制造含有电流阻挡层、电流扩散层、DBR镜以及一个或多个金属触点的VCSEL 304结构。使用在衬底移除中所描述的方法之一，移除主衬底101，并且ELO翼部302的界面507用于沉积第二DBR镜。

图6(c)是显示具有ELO III族氮化物层301的蓝宝石基GaN衬底101的SEM图像。图6(d)是显示具有ELO III族氮化物层301的Si基GaN衬底101的SEM图像。

剥离前所得的VCSEL 304在图6(e)中显示，并且包括UID GaN层401、n-GaN层402、有源区403，以及p-GaN层404，其中蚀刻台面并然后沉积电流阻挡层405，继之以隧道结406、DBR 407，以及离子布植孔602。图6(f)显示了在剥离之后，在界面507处设置有第二DBR镜407以完成VCSEL 304制造。

VCSEL设计I-D

设计I-D复制了设计I-A的长腔VCSEL；然而，不需要界面507上的光刻胶回流焊来实现曲面镜508。当制备ELO掩模104时，在第一阶段使用光刻胶回流焊。例如，如图7(a)所显示，凹面形状701被转移到主衬底101上或ELO掩模104材料上。转移过程可能涉及纳米压印或光刻胶盘热回流焊机制。然后，类似于先前设计，在Si基GaN或蓝宝石基GaN模板102上打开开口区域105以生长基础ELO层301，继之以VCSEL器件层303，包括UID GaN层401、n-GaN层402、有源区403，以及p-GaN层404，如图7(b)所指示。

具体地，图7(a)和7(b)是示出实现ELO基础层301中弯曲表面形状701的工艺步骤的示意图，其中图7(a)显示主衬底101具有覆盖有生长限制掩模104的图案化弯曲区701，并且图7(b)显示ELO III族氮化物层301以及VCSEL 304的器件层401、402、403、404。然后进行前端工艺以加工电流阻挡层、电流扩散层、DBR镜、金属触点等，如图7(c)所显示。接下来，使用LLO(在蓝宝石基GaN的情况下)或者化学蚀刻剂(在Si基GaN的情况下)移除主衬底101，并且在剥离之后，在界面507处设置第二DBR镜407以完成VCSEL 304制造，其包括UID GaN层401、n-GaN层402、有源区403、p-GaN层404、隧道结406、DBR 407、n-触点408，以及离子布植孔602，如图7(d)所显示。

VCSEL设计I-E

设计I-E复制了长腔VCSEL设计I-A；然而，不需要界面507上的光刻胶回流焊来实现曲面镜508。在器件304的p侧上执行光刻胶回流焊工艺。

如图6(g)所显示，长腔VCSEL 304制造在异质衬底101的ELO翼部302上，包括UIDGaN层401、n-GaN层402、有源区403、p-GaN层404、隧道结406、n-触点408、离子布植孔602，以及VCSEL 304的p侧上的第一曲面镜508。如图6(h)所显示，器件304使用载体衬底501剥离。然后，ELO翼部界面507与n-触点408一起用于VCSEL 304的n侧上的第二平面DBR镜407。在该实施方案中，在移除衬底101之后并且在将第二平面DBR镜407设置在ELO翼部界面507上之前，可以抛光ELO III族氮化物层301，如设计I-C中所描述。

图8是具有垂直电流注入配置的示例长腔VCSEL 304的示意图，其使用沉积在ELO界面507上的金属801，该金属801将VCSEL 304粘结到另一载体802上作为n-触点。长腔VCSEL 304另外包括UID GaN层401、n-GaN层402、有源区403、p-GaN层404、隧道结406、DBR407、n-触点408，以及离子布植孔602。

制造步骤

下面更详细地描述了本发明的典型制造步骤：

步骤1：以形成生长限制掩模104开始，这可以通过以下实现。将生长限制掩模104放置在主衬底101上。使用纳米压印光刻对生长限制掩模104进行图案化，或者使用光刻加湿法蚀刻或光刻加干法蚀刻将期望的形状转移到生长限制掩模104上。替代地，可以使用平面掩模104。

步骤2：在衬底101上开口出多个条带状开口区域105，其中衬底101是基于III族氮化物的半导体，或者衬底是异质衬底101，如蓝宝石、Si、SiC、SiN、GaAs、Ga₂O₃、LiAlO₂等，或者衬底101包括模板102。

步骤3：使用生长限制掩模104在衬底101上生长多个ELO III族氮化物层301，使得生长在平行于生长限制掩模104的条带状开口区域105的方向上延伸，ELO III族氮化物层301呈现出在生长限制掩模104上设计的形状，并且所设计的图案被转移到界面507上，其为介于ELO III族氮化物层301与生长限制掩模104之间的表面。在平面掩模104的情况下，界面507是平坦表面。

步骤4：通过常规方法，在ELO III族氮化物层301的翼部302上制造VCSEL 304，主要在平坦表面区上。

步骤5：划分器件304单元，并在主衬底101上隔离器件304单元。

步骤6：附接基板或载体501。

步骤7：照射或化学蚀刻以剥离主衬底101。

步骤8：将器件304单元与主衬底101分离。

步骤9：使用化学蚀刻剂如缓冲氢氟酸(BHF)或氢氟酸(HF)溶解生长限制掩模104。

步骤10：将第二DBR 407放置在ELO翼部界面507上，或者使用光刻胶回流焊制备曲面镜面701并放置第二DBR 407。

形成生长限制掩模

在一个实施方案中，基于GaN的层301通过ELO在由SiO₂构成的生长限制掩模104上生长，其中基于GaN的层301可以或不可在生长限制掩模104的顶部聚结。

生长限制掩模104由开口区域条带103构成，其中开口区域105之间的条带103的宽度为1μm-20μm并且间隔为10μm-100μm。如果使用非极性衬底101，则开口区域105沿<0001>轴取向。如果使用半极性(20-21)或(20-2-1)衬底101，则开口区域105分别在平行于[-1014]或[10-14]的方向取向。也可以使用衬底101的其它平面，其中开口区域105在其它方向上取向。

本发明可以使用生长限制掩模104获得高品质III族氮化物半导体层301。因此，本发明还可以容易地获得具有降低的缺陷密度(如位错和堆叠层错)的器件。这些技术可以用于异质衬底101，如蓝宝石、Si、SiC、SiN、GaAs、Ga₂O₃、LiAlO₂等，只要衬底101能够通过生长限制掩模104生长基于ELO GaN的层301。

图案化生长限制掩模

在生长限制掩模104上创建开口区域105之前，在生长限制掩模104上执行预加工。本申请致力于制备VCSEL。开口区域条带103可为有限的长度103A，如图2(a)、2(b)、2(c)和2(d)所显示，以便在每个翼部上容纳VCSEL，或者可为较长长度103B的条带103，以在每个翼部302上容纳数个VCSEL器件。在某些情况下(例如设计I-D)，凹面形状被转移到ELO掩模104或主衬底101上，并然后开口区域105以用于ELO生长。开口区域105被选择成使得生长参数最优化翼部302与层301厚度的较大比率。使用生长限制掩模在衬底上生长多个外延层

III族器件层303通过常规方法在基于ELO GaN的层301上生长。在一个实施方案中，MOCVD用于岛状III族氮化物半导体层(包括基于ELO GaN的层301和III族器件层303)的外延生长。岛状III族氮化物半导体层301、303彼此分离，因为MOCVD生长在基于ELO GaN的层301聚结之前停止。

三甲基镓(TMGa)、三甲基铟(TMIn)和三乙基铝(TMAl)用作III族元素源。氨(NH₃)用作供应氮气的原料气。氢气(H₂)和氮气(N₂)用作III族元素源的载气。重要的是在载气中包括氢气以获得平滑的表面外延层。

盐水和双(环戊二烯基)镁(Cp₂Mg)用作n型和p型掺杂剂。压力设置典型地为50至760托。基于III族氮化物的半导体层通常在700至1250℃的温度范围下生长。

例如，生长参数包括以下：TMG为12sccm，NH₃为8slm，载气为3slm，SiH₄为1.0sccm，并且V/III比率为约7700。

限制区域外延(LAE)III族氮化物层的ELO

在现有技术中，已经在生长后的m平面III族氮化物膜的表面上观察到许多椎体形小丘[参见例如美国专利申请公开号2017/0092810]。此外，在生长的表面上出现了波状表面和凹陷部分，这使得表面粗糙度更差。这是一个非常严重的问题。例如，根据一些论文，通过控制衬底的生长表面的斜角(>1度)，以及通过使用N₂载气条件，可以获得平滑表面。然而，由于高生产成本，这些对于大规模生产来说是非常限制的条件。此外，GaN衬底从其制造方法到原点的斜角波动很大。例如，如果衬底具有较大平面内斜角分布，则它在晶片(wafer)中的这些点处具有不同的表面形貌。在这种情况下，由于较大的斜角平面内分布，产量降低。因此，该技术必须不取决于斜角平面内分布。

本发明解决了如下所阐述的这些问题：

1.生长区域受到生长限制掩模104从衬底101边缘起的区域的限制。

2.衬底101是非极性或半极性III族氮化物衬底101，该衬底具有从m平面朝向c平面和C平面的-16度至+30度范围内的斜角取向。替代地，可以使用其上沉积有基于III族氮化物的半导体层102的异质衬底101，其中层102具有从m平面朝向c平面的+16度至-30度范围内的斜角取向。

3.岛状III族氮化物半导体层301、303具有垂直于基于III族氮化物的半导体晶体的a轴的长边。

4.在MOCVD生长期间，可以使用氢气气氛。

在本发明中，在非极性和半极性生长期间，可以使用氢气气氛。

在一个实施方案中，生长压力在60至760托的范围内，但生长压力优选地在100至300托的范围内以获得岛状III族氮化物半导体层301、303的宽宽度；生长温度在900至1200℃的范围内；V/III比率在10-30,000的范围内；TMG为2-20sccm；NH₃在0.1至10slm的范围内；并且载气为仅氢气、或氢气与氮气两者。为了获得平滑表面，需要通过常规方法优化每个平面的生长条件。

在生长约2-8小时之后，基于ELO GaN的层301将具有约1-50μm的厚度和约50-150μm的条宽度。

制造器件

通过常规方法在ELO翼部302的平坦表面区处制造器件304，其中各种器件304设计是可能的。例如，VCSEL、电流阻挡区以及隧道结的再生长或放置透明导电层(如ITO)以及金属触点和DBR镜可能是必要的。这些可以在移除主衬底101之前在VCSEL 304的p侧上制造。

形成用于分离器件单元的结构

该步骤的目的是使用ELO III族氮化物器件层301将器件304单元与主衬底101隔离。至少两种方法可用于将器件304单元转移到载体衬底501上。

在一种方法中，使用选择性蚀刻掩模，通过蚀刻以至少暴露生长限制掩模104，在主衬底101上分离III族氮化物器件层303。

在另一种方法中，可以通过镶金刚石钻头划片器或激光划片器执行划线，或者可以使用如RIE(反应离子蚀刻)或ICP(感应耦合等离子体)蚀刻的其它方法来隔离器件304单元。

然后，隔离的VCSEL器件304单元填充有光致抗蚀剂503，如SU-8，并经由热释放膜504附接到载体衬底501，或者使用焊料502简单地粘结到载体晶片501，然后执行移除步骤。

在ELO掩模上形成弯曲结构

对于设计I-D中所描述的器件304，生长限制掩模104或主衬底101必须被预加工以创建用于转移到ELO层301的界面507上的弯曲特征701。

为了将凹形图案701转移到ELO层301的界面507上，掩模104必须包括相同的图案。一种极具前景性的图案化技术是纳米压印技术。首先，制造具有相反图案的印模，即所谓的母版。通过压力或毛细管力，图案被印刷到沉积在主衬底101或掩模104材料上的光刻胶中。在加热和/或UV固化之后，印模被移除，并且光刻胶可充当蚀刻掩模。图案化过程可以在晶片规模上进行，因此提供了高产量。必须首先通过常规的光刻技术制造母版图案。

作为展示，由于所需的纳米压印技术不可用，发明人已经使用了光刻胶回流焊法在生长限制掩模104上加工凸面形状，并成功地将相同形状转移到ELO层301的界面507上，如图9(a)、9(b)、9(c)、9(d)和9(e)所显示。

图9(a)的图是施加回流焊之后光刻胶图案的形状，图9(b)的图像是沉积掩模104之后的凸面形状，并且图9(c)的图像是来自掩模104的凸面形状与用于ELO生长的开放窗口区506的组合。使用MOCVD，从开放窗口区506生长n-GaN ELO基础层301，并且使用[AppliedPhysics Express 13,041003(2020)]中所述的方法移除层301。在图9(d)的图像中显示了移除后的ELO层301的界面507，并且执行激光扫描以在图9(e)的图像中显示转移的结构。

术语的定义

基于III族氮化物的衬底

基于III族氮化物的衬底101可以包含任何类型的基于III族氮化物的衬底(只要基于III族氮化物的衬底101能够通过生长限制掩模104来生长基于III族氮化物的半导体层301、303)、在{0001}、{11-22}、{1-100}、{20-21}、{20-2-1}、{10-11}、{10-1-1}平面等或其它平面上从体块式GaN以及AlN晶体衬底切片的任何GaN衬底101。

外异或异质衬底

本发明主要用于外异或异质衬底101。例如，在生长限制掩模104之前，可以在异质衬底101，如蓝宝石、Si、SiC、SiN、GaAs、Ga₂O₃、LiAlO₂等上生长GaN模板102或其它基于III族氮化物的半导体层102。GaN模板102或其它基于III族氮化物的半导体层102典型地在异质衬底101上生长至约2–6μm的厚度，然后使生长限制掩模104设置在GaN模板102或另一基于III族氮化物的半导体层102上。

生长限制掩模

生长限制掩模104包含介电层，如SiO₂、SiN、SiON、Al₂O₃、AlN、AlON、MgF、ZrO₂、TiN等，或难熔金属或贵金属，如W、Mo、Ta、Nb、Rh、Ir、Ru、Os、Pt等。生长限制掩模104可为选自以上材料的层合结构。它也可以是选自以上材料的多个堆叠的层结构。

在一个实施方案中，生长限制掩模104的厚度为约0.05-3μm。掩模104的宽度优选地大于20μm，并且更优选地，宽度大于40μm。生长限制掩模104通过溅射、电子束蒸发、等离子体增强化学气相沉积(PECVD)、离子束沉积(IBD)来等沉积，但不限于那些方法。

在m平面独立式GaN衬底101上，生长限制掩模104包含多个开口区域105，这些开口区域在平行于衬底101的11-20方向的第一方向和平行于衬底101的0001方向的第二方向上以沿第二方向延伸的间隔周期性地布置。开口区域105的长度为例如100至35000μm；宽度为例如2至180μm；并且开口区域105的间隔为例如20至180μm。开口区域105的宽度典型地在第二方向上是恒定的，但是可以根据需要在第二方向上改变。

在c平面独立式GaN衬底101上，开口区域105在平行于衬底101的11-20方向的第一方向和平行于衬底101的1-100方向的第二方向上布置。

在半极性(20-21)或(20-2-1)GaN衬底101上，开口区域105分别在平行于[-1014]和[10-14]的方向上布置。

替代地，可以使用异质衬底101。当在c平面蓝宝石衬底101上生长c平面GaN模板102时，开口区域105与c平面独立式GaN衬底101处于相同的方向；当在m平面蓝宝石衬底101上生长m平面GaN模板102时，开口区域105与m平面独立式GaN衬底101的方向相同。通过这样做，m平面劈开面可以用于采用c平面GaN模板划分器件的条，并且c平面劈开面可以用于采用m平面GaN模板102划分器件的条；这是更优选的。

基于III族氮化物的半导体层

ELO III族氮化物层301和III族器件层303可以包括In、Al和/或B，以及其它杂质如Mg、Si、Zn、O、C、H等。

基于III族氮化物的半导体器件层303通常包含多于两层，包括n型层、未掺杂层和p型层中的至少一层。基于III族氮化物的半导体器件层303具体地包含GaN层、AlGaN层、AlGaInN层、InGaN层等中的一种或多种。在器件304具有多个基于III族氮化物的半导体层303的情况下，彼此相邻的岛状III族氮化物半导体层301、303之间的距离通常为30μm或更小，并且优选地10μm或更小，但不限于这些数字。在半导体器件304中，根据半导体器件304的类型的多个电极设置在预定位置处。

半导体器件

半导体器件304为例如肖特基(Schottky)二极管、发光二极管、半导体激光器、光电二极管、晶体管等，但不限于这些器件304。本发明特别地可用于VCSEL 304。本发明对于需要平滑区来形成腔体的半导体激光器304尤其有用。

替代的实施方案

本发明和以下实施方案公开了III族氮化物VCSEL 304，其在器件304的n侧或p侧上结合了曲面镜508。曲面镜508的使用允许以下项：

1.使用长腔而不会遭受过度衍射损耗。在限定腔体的两个平面镜情况下，由衍射所致的损耗随着腔长度而增加[Applied Physics Express 12,044004(2009),Sci.Rep.,8,10350(2018)]。当使用曲面镜508时，反射光可以聚焦回孔中，从而最小化衍射损耗。

2.更好的热管理，增加器件304的寿命、输出功率、效率和可靠性。高效率VCSEL304操作需要增益谱以与腔模良好地对准。随着腔长度增加，模间隔减小。因此，存在有效数量的腔模以确保与增益谱的良好模重叠。另外，紧密的腔模间隔允许腔长度和有源区位置的更大容差。具有长腔设计可以增加器件304生长和制造期间的产量。

3.实验显示，在衬底背面上采用曲面镜的情况下，III族氮化物长腔VCSEL存在许多优点[Applied Physics Express 12,044004(2009)]。然而，本文所述的设计使用常规方法移除衬底101；而且，该设计将高晶体品质ELO翼部302用于谐振腔，这增加了器件304的寿命。本发明避免了一些设计中的表面准备，这实际上节省了加工步骤并且不受衬底101(甚至是一次性体块式GaN衬底101)的结晶度影响。本发明致力于通过在外异衬底101上使用GaN模板102进行大规模制造。

在本发明中，在顶部或底部上形成曲面镜508的优点消除了衬底101减薄。对于可见波长VCSEL 304，考虑到腔模的数量和间隔，长腔长度应当为8-30μm。难以减薄衬底101来精确控制厚度。在本发明中，使用ELO在实现良好的翼部302宽度和厚度方面提供了优势，这在增大腔厚度而不增加穿行位错方面具有优势。

不必使衬底101减薄也降低了工艺复杂性和成本。减薄的衬底在处理过程中容易破裂；然而，本发明的载体衬底501避免了这些问题。

第一实施方案

在第一实施方案中，将长腔VCSEL 304制造在异质衬底101的ELO翼部302上，剥离器件304，然后将曲面DBR镜407制造在界面507中。

提供了具有III族氮化物模板102的衬底101，并将生长限制掩模104或ELO掩模104放置在主衬底101上。III族氮化物层可为条带，如图1(a)、1(b)、1(c)和1(d)，以及2(a)、2(b)、2(c)和2(d)中所述。然后，从开口区域105生长n-GaN ELO层301。实现了宽度适用于长腔VCSEL的ELO层301的翼部302，并且生长了器件层303，如含有InGaN的有源区、p-GaN层等。

然后，当ELO层301没有与邻近的ELO层301聚结时，激活器件层303。p-GaN层404的激活在这些器件304中更好，因为非聚结区处的侧壁为氢扩散提供了更好的通道。然后沉积硬掩模(例如Ti/Au)以在离子布植期间保护孔区域，从而创建电流阻挡区405。在布植之后，用加热的王水移除硬掩模，并在隧道结406再生长之前直接清洁样品。替代地，也可以选择ITO作为电流扩散层406。通过MOCVD生长高掺杂n++GaN隧穿层，继之以n-GaN电流扩散层406和n++GaN接触层402。此后，p-GaN 404再次通过侧壁而被再激活。

沉积p-DBR镜407的交替的SiO₂/Ta₂O₅层对，并且通过光刻限定DBR镜407周围的p-触点金属409。透明载体衬底501粘结到器件304的p侧。然后，使用激光或化学剥离来移除主衬底101。

界面507上的ELO掩模104在化学蚀刻中溶解，并且具有期望直径的树脂盘被光刻在ELO翼部302的界面507上。通过加热试样，盘熔融成液滴。RIE可用于通过移除作为牺牲掩模的树脂滴来将树脂滴的表面形态转移到ELO界面507上，这将在ELO界面507上留下透镜状表面。n侧DBR 407(例如Ta₂O₅/SiO₂双层)被沉积形成曲面镜508，如图5(g)和5(h)所显示。这种设计特别地专门用于长腔VCSEL 304，其中谐振腔长度大于20μm。然后，在ELO界面507上限定n-金属焊盘(pads)408用于垂直电流注入。替代地，也可以使用顶侧金属触点408进行横向注入。

示例过程包括以下步骤：

1.在异质衬底101的GaN模板102上生长通常大于20μm的ELO III族氮化物层301。ELO III族氮化物层301包含UID GaN层401。

2.在ELO III族氮化物层301上依次生长以下器件层303：用于包覆和n-接触的n-GaN层402(1000nm厚)、作为有源区403的InGaN多量子阱和GaN势垒、AlGaN电子阻挡层405(50nm)、p-GaN(300nm厚)和p++GaN(10nm厚)层404。

3.执行离子布植以限定孔。

4.在表面清洁之后，再生长n++GaN层(10nm厚)以完成隧道结406。

5.沉积n-GaN层402(10-100nm厚)用于容纳和电流扩散。

6.干法蚀刻台面以限定器件304。

7.沉积介电DBR镜407。

8.沉积触点408、409，以及倒装芯片结合/附接到透明载体501。

9.通过LLO或化学蚀刻移除衬底101。

10.溶解ELO翼部界面507上的ELO掩模104。

11.使用树脂的热回流焊，用RIE在UID-GaN 301中蚀刻具有弯曲表面701的曲面镜形状508。

12.在弯曲表面701上沉积介电DBR镜407。

13.干法蚀刻界面507的选择性部分以暴露曲面镜508外部的n-GaN层402并沉积金属触点408、409(垂直注入情况)。

14.所得的器件304结构显示于图5(g)和5(h)(横向注入情况)，通过遵循这些步骤，可以获得垂直注入设计。

关键优点包括以下：

·可以使用外异衬底101，因此剥落将不是问题。

·ELO III族氮化物层301上的高晶体品质器件层303导致更少的泄漏、更长的寿命和更高的输出功率。

·DBR镜407是曲面镜508，其中弯曲表面701是生长限制掩模104上的ELO翼部302的界面507，并且不需要特殊准备来平滑该表面。

·激光或化学剥离不会损坏VCSEL 304。

·在移除过程期间，ELO翼部界面507被ELO掩模104覆盖。

·替代地，本发明也可以通过在器件层303生长之前首先部分或全部移除生长限制掩模104来实践，以避免任何补偿效应，其中使开放窗口区506暴露于来自主衬底101的激光505不会对器件304造成任何损害。

第二实施方案

第二实施方案也是在异质衬底101的ELO翼部302上制造的长腔VCSEL 304，并且在衬底101移除之后，器件304从界面507上剥离。唯一的区别在于曲面镜508在主衬底101或ELO掩模104上预加工。来自开口区域105的ELO III族氮化物层301具有曲面镜508的形状，这消除了进一步树脂回流焊制造步骤并简化了工艺。

提供了具有III族氮化物模板102的主衬底101，并且生长限制掩模104或ELO掩模104放置在主衬底101的预加工弯曲表面701上。ELO III族氮化物层301可为条带，如图1(a)、1(b)、1(c)和1(d)，以及2(a)、2(b)、2(c)和2(d)中所述。从开口区域105生长基础n-GaNELO层301。实现了宽度适用于长腔VCSEL 304的ELO翼部302，并然后生长器件层303，如n-GaN层402、含有InGaN的有源区403、p-GaN层404等。

然后激活器件层303。ELO III族氮化物层301没有与邻近的ELO III族氮化物层301聚结，并因此实现了p-GaN层404的激活，因为非聚结区处的侧壁为氢扩散提供了更好的通道。然后，对于电流阻挡区405，沉积硬掩模(例如Ti/Au)以在离子布植期间保护孔区域。在布植之后，用加热的王水移除硬掩模，并在隧道结406再生长之前直接清洁样品。替代地，也可以选择ITO作为电流扩散层406。通过MOCVD生长由高掺杂n++GaN隧穿层，继之以n-GaN电流扩散层402和n++GaN接触层402构成的隧道结406。此后，p-GaN层404再次通过侧壁而被再激活。

沉积由交替的SiO₂/Ta₂O₅双层对构成的p侧DBR镜407，并且通过光刻限定DBR镜407周围的p-触点金属409。透明载体衬底501粘结到器件304的p侧。然后，使用激光或化学剥离来移除主衬底101。

在化学蚀刻中溶解ELO翼部界面507上的ELO掩模104，然后在ELO界面507的弯曲形状701上沉积由Ta₂O₅/SiO₂双层构成的n侧DBR 407，如图7(c)和7(d)所显示。具体地，图7(c)显示了在基板501附接之前的顶侧成品长腔VCSEL 304，并且图7(d)显示了使用ELO界面507的弯曲表面701的最终VCSEL器件304。这种设计特别地专门用于长腔VCSEL 304，其中谐振腔长度大于20μm。然后，在ELO界面507上限定n-金属焊盘408用于垂直电流注入。替代地，也可以使用顶侧金属触点408进行横向注入。

示例过程包括以下步骤：

1.在主衬底101或ELO掩模104上制备弯曲表面701。

2.在异质衬底101上的GaN模板102上生长通常大于20μm的基础ELO III族氮化物层301，其中ELO III族氮化物层301呈现弯曲表面701的形状。在这种情况下，ELO III族氮化物层301是UID GaN层401。

3.在基础ELO III族氮化物层301上依次生长以下器件层303：用于包覆和n-接触的n-GaN层402(1000nm厚)、作为有源区403的InGaN多量子阱和GaN势垒、AlGaN电子阻挡层405(50nm)、p-GaN(300nm厚)和p++GaN(10nm厚)层404。

4.执行离子布植以限定孔。

5.在表面清洁之后，再生长n++GaN(10nm厚)以完成隧道结406。

6.沉积n-GaN层402(10-100nm厚)用于容纳和电流扩散。

7.干法蚀刻台面以限定器件304。

8.沉积平坦介电DBR镜407。

9.沉积触点408、409，以及倒装芯片结合/附接到透明载体501。

11.通过LLO或化学蚀刻移除衬底101。

12.溶解ELO翼部界面507上的ELO掩模104。

13.在ELO翼部界面507的弯曲表面701上沉积介电DBR镜407。

14.干法蚀刻界面507的选择性部分以暴露曲面镜407外部的n-GaN层402并沉积触点408、409。

15.所得的器件304结构显示于图7(c)和7(d)(横向注入情况)，并且通过遵循这些步骤，可以获得垂直注入设计。

关键优点包括以下：

·可以使用外异衬底101，并且剥落将不是问题。

·由ELO III族氮化物层301所致的高晶体品质器件层303导致更少的泄漏、更长的寿命和更高的输出功率。

·DBR镜407的弯曲表面701是生长限制掩模104上的ELO翼部302的界面507，并且因此不需要特殊准备来平滑该表面。

·弯曲表面701制造在主衬底101或ELO掩模104上，因此界面507不经受进一步加工以形成曲率。

·激光或化学剥离不会损坏VCSEL 304。

·在移除过程期间，ELO翼部界面507被ELO掩模104覆盖。

第三实施方案

第三实施方案也是在异质衬底101的ELO翼部302上制造的长腔VCSEL 304，并且被剥离的器件304使用ELO翼部界面507用于第二DBR镜407。区别在于曲面镜508在VCSEL 304的p侧上加工。在这样做之前，如设计I-C中抛光基础ELO III族氮化物层301；然而，用于较长腔的层301、303生长在器件304的p侧上，并且在移除主衬底101之后使用ELO翼部界面507作为第二DBR 407。

包含腔体的III族氮化物层301、303可以通过MOCVD生长以具有大于8μm的总厚度。在器件304的p侧上生长隧道结406(即高掺杂p++/n++结)，继之以1-2μm的n-GaN 402或UIDGaN 401。顶部n-GaN 402或UID-GaN 401被加工成在孔上方具有弯曲表面，该孔以具有离子布植的电流阻挡区405限定。为了将透镜形状蚀刻到GaN 401、402中，被蚀刻的层401、402必须与透镜的厚度一样厚或更厚，并且通常为数微米厚。欧姆触点408应当处于隧道结406的n-GaN 402或n++GaN上。UID GaN 401上的触点408代替有损n-GaN 402最小化了VCSEL 304腔体中的吸收损耗。

示例过程包括以下步骤：

1.在异质衬底101的GaN模板102上生长通常大于10μm的基础ELO III族氮化物层301。ELO III族氮化物层301包含UID GaN层401。

2.抛光可以或不可用于控制腔厚度。

4.执行离子布植以限定孔。

5.在表面清洁之后，再生长n++GaN(10nm厚)以完成隧道结406。

6.沉积n-GaN层402(1000nm厚)用于容纳和电流扩散以及UID GaN层401(3μm)用于透镜加工。

7.干法蚀刻台面以限定器件304。

8.使用树脂的热回流焊，用RIE在UID-GaN层401向下至n-GaN层402蚀刻具有弯曲表面701的透镜形状。

9.在弯曲表面上沉积介电DBR镜407。

10.沉积触点408、409，以及倒装芯片结合载体501。

11.通过LLO或化学蚀刻移除衬底101。

12.溶解ELO翼部界面507上的ELO掩模104。

13.干法蚀刻界面507以暴露孔外部的n-GaN层402并沉积触点408、409。

14.在未触及的ELO翼部界面507上沉积平坦介电DBR 407，并且腔体显著更厚。

15.所得的器件304结构显示于图6(g)和6(h)(横向注入情况)，并且通过遵循这些步骤，可以获得垂直注入设计。

关键优点包括以下：

·可以使用外异衬底101，并且剥落将不是问题。

·DBR镜407的弯曲表面处于p侧表面上，因此可以外延地控制平滑度。

·平面DBR镜407制造在ELO翼部界面507上，因此两个镜407的表面准备均很简单。

·激光或化学剥离不会损坏VCSEL 304。

·在移除过程期间，ELO翼部界面507被ELO掩模104覆盖。

第四实施方案

在第四实施方案中，将短腔VCSEL 304制造在异质衬底101的ELO翼部302上，剥离器件304，然后将曲面镜508制造在ELO翼部界面507上。

提供了具有III族氮化物模板102的衬底101，并将生长限制掩模104或ELO掩模104放置在主衬底101上。III族氮化物模板102可为条带，如图1(a)、1(b)、1(c)和1(d)，以及2(a)、2(b)、2(c)和2(d)中所述。基础ELO III族氮化物层301从开口区域105生长，并且包含n-GaN层401。实现了宽度适用于长腔VCSEL 304的ELO翼部302，并然后生长剩余的器件层303，如含有InGaN的有源区403、p-GaN层404等。

然后激活p-GaN层404。因为ELO层301没有与邻近的ELO层301聚结，p-GaN层404的激活使用非聚结区处的侧壁实现，该侧壁为氢扩散提供了更好的通道。然后沉积硬掩模(例如Ti/Au)以在离子布植期间保护孔区域，从而创建电流阻挡区405。在布植之后，用加热的王水移除硬掩模，并在隧道结406再生长之前直接清洁样品。替代地，也可以选择ITO作为电流扩散器406。隧道结406包含通过MOCVD生长的高掺杂n++GaN隧穿层，继之以n-GaN电流扩散层402和n++GaN接触层402。此后，p-GaN层405再次通过侧壁而被再激活。

沉积由交替的SiO₂/Ta₂O₅双层对构成的DBR镜407，并且通过光刻限定DBR镜407周围的p-触点409。透明载体衬底501粘结到器件304的p侧。然后，使用激光或化学剥离来移除主衬底101。

在化学蚀刻中溶解ELO翼部界面507上的ELO掩模104，然后ELO III族氮化物层301被减薄至期望的谐振腔长度以实现短腔设计。沉积由Ta₂O₅/SiO₂双层构成的n侧DBR 407，如图5(i)和5(j)所显示。这种设计对于短腔VCSEL 304特别有用。然后，在ELO翼部界面507上限定n-触点408用于垂直电流注入。替代地，也可以使用顶侧触点408进行横向注入。

示例过程包括以下步骤：

1.在主衬底101上制备具有平坦表面的ELO掩模104。

2.在主衬底101上的GaN模板102上生长通常大于20μm的基础ELO III族氮化物层301。ELO III族氮化物层301包含UID-GaN层401。

3.在ELO III族氮化物层301上依次生长以下器件层303：用于包覆和n-接触的n-GaN层402(1000nm厚)、作为有源区403的InGaN多量子阱和GaN势垒、AlGaN电子阻挡层405(50nm)、p-GaN(300nm厚)和p++GaN(10nm厚)层404。

4.执行离子布植以限定孔。

5.在表面清洁之后，再生长n++GaN(10nm厚)以完成隧道结406。

6.沉积n-GaN层402(10-100nm厚)用于容纳和电流扩散。

7.干法蚀刻台面以限定器件304。

8.沉积平坦介电DBR镜407。

9.沉积触点408、409，以及倒装芯片结合/附接到透明载体501。

11.通过LLO或化学蚀刻移除衬底101。

12.溶解ELO翼部界面507上的ELO掩模104。

13.减薄ELO翼部界面507以达到所设计的短腔厚度。

14.在ELO翼部302的减薄表面上沉积介电DBR镜407。

15.干法蚀刻界面507的选择性部分以暴露孔外部的n-GaN层402并沉积触点408、409。

16.所得的器件304结构显示于图5(i)和5(j)(横向注入情况)，并且通过遵循这些步骤，可以获得横向注入设计。

关键优点包括以下：

·可以使用外异衬底101，并且剥落将不是问题。

·通过将VCSEL器件304粘结到载体501来减薄ELO翼部界面507。

·激光或化学剥离不会损坏VCSEL 304。

·在移除过程期间，ELO翼部界面507被ELO掩模104覆盖。

第五实施方案

在第五实施方案中，将短腔VCSEL 304制造在异质衬底101的ELO翼部302上，剥离器件304，然后将DBR镜407放置在ELO翼部界面507上。

提供了具有III族氮化物模板102的衬底101，并将生长限制掩模104或ELO掩模104放置在主衬底101上。III族氮化物模板102可为条带，如图1(a)、1(b)、1(c)和1(d)，以及2(a)、2(b)、2(c)和2(d)中所述。基础ELO III族氮化物层301从开口区域105生长，并且包含n-GaN层402。实现了宽度适用于长腔VCSEL 304的ELO翼部302，并且生长器件层303，如含有InGaN的有源区403、p-GaN层404等，如图6(a)和6(b)所显示。

激活器件层303。因为ELO III族氮化物层301没有与邻近的ELO III族氮化物层301聚结，p-GaN层404的激活更容易，因为非聚结区处的侧壁为氢扩散提供了更好的通道。然后沉积硬掩模(例如Ti/Au)以在离子布植期间保护孔区域，从而创建电流阻挡区405。在布植之后，用加热的王水移除硬掩模，并在隧道结406再生长之前直接清洁样品。替代地，也可以选择ITO作为电流扩散器406。隧道结406包含通过MOCVD生长的高掺杂n++GaN隧穿层，继之以n-GaN电流扩散层402和n++GaN接触层402。此后，p-GaN层404再次通过侧壁而被再激活。

在化学蚀刻中溶解ELO翼部界面507上的ELO掩模104，然后沉积由Ta₂O₅/SiO₂双层构成的n侧DBR镜407以形成VCSEL 304的第二DBR镜407，如图6(e)和6(f)所显示。这种设计尤其专门用于短腔VCSEL 304。然后，在ELO翼部界面507上限定n-触点408用于垂直电流注入。替代地，也可以使用顶侧n-触点408进行横向注入。

示例过程包括以下步骤：

1.在主衬底101上制备具有平坦表面的ELO掩模104。

2.在衬底101的GaN模板102上生长通常大于20μm的ELO III族氮化物层301。ELOIII族氮化物层301包含UID GaN层401。

3.从表面顶部减薄ELO III族氮化物层301(在该设计中，减薄是在主衬底101仍然附接的情况下执行的)。

4.在ELO III族氮化物层301上依次生长以下器件层303：用于包覆和n-接触的n-GaN层402(1000nm厚)、作为有源区403的InGaN多量子阱和GaN势垒、AlGaN电子阻挡层405(50nm)、p-GaN(300nm厚)和p++GaN(10nm厚)层404。

5.执行离子布植以限定孔。

6.在表面清洁之后，再生长n++GaN(10nm厚)以完成隧道结406。

7.沉积n-GaN层402(10-100nm厚)用于容纳和电流扩散。

8.干法蚀刻台面以限定器件304。

9.沉积平坦介电DBR镜407。

10.沉积触点408、409，以及倒装芯片结合/附接到载体501。

11.通过LLO或化学蚀刻移除衬底101。

12.溶解ELO翼部界面507上的ELO掩模104。

13.在ELO翼部界面507上沉积介电DBR镜407。

14.干法蚀刻界面507以暴露孔外部的n-GaN层402并沉积触点408、409。

15.所得的器件304结构显示于图6(e)和6(f)(横向注入情况)，并且通过遵循这些步骤，可以获得横向注入设计。

关键优点包括以下：

·可以使用外异衬底101，并且剥落将不是问题。

·在主衬底101仍然附接的情况下，在ELO层301上执行减薄。

·激光或化学剥离不会损坏器件304。

·在移除过程期间，ELO翼部界面507被ELO掩模104覆盖。

工艺步骤

图10是示出根据本发明制造半导体器件的方法1000的流程图。具体地，图10示出了用于制造VCSEL 304的方法1000。

框1001表示提供主衬底101的步骤。在该步骤中，主衬底101包含III族氮化物衬底101或其上沉积有III族氮化物模板102的外异衬底101。III族氮化物模板102由形成在主衬底上的一个或多个选择性生长辅助部分组成。

框1002表示在主衬底101上或上方沉积生长限制掩模104的步骤，其中生长限制掩模104可以被图案化。具体地，生长限制掩模104直接沉积到衬底101上，或者直接沉积到沉积在衬底101上的III族氮化物模板102上。III族氮化物模板102的使用可导致主衬底101的一个或多个非生长辅助部分与生长限制掩模104的底表面直接接触。

生长限制掩模104典型地为例如通过等离子体化学气相沉积(CVD)、溅射、离子束沉积(IBD)等沉积的绝缘膜，例如SiO₂、SiN、SiON、TiN等。

生长限制掩模104被制造成具有图案化表面，该图案化表面被转移到ELO III族氮化物层301的界面507。替代地，主衬底101被制造成具有图案化表面，该图案化表面被转移到生长限制掩模104并然后到ELO III族氮化物层301的界面507。

框1003表示在生长限制掩模104上形成一个或多个ELO III族氮化物层301的步骤——首先从生长限制掩模104中的开口区域105起，并然后在生长限制掩模104上横向形成，其中ELO III族氮化物层301可以或不可与相邻或邻近的ELO III族氮化物层301聚结。ELO III族氮化物层301可包含UID GaN层401和/或n型GaN层402。

框1004表示在ELO III族氮化物层301上形成至少一个VCSEL 304的步骤，其中VCSEL 304由III族器件层303构成，该III族器件层至少包括生长在ELO III族氮化物层301上或上方的n型III族氮化物层402与p型III族氮化物层404之间的III族氮化物有源区403，并且ELO III族氮化物层301和III族器件层303一起包含岛状III族氮化物半导体层301、303。

在一个实施方案中，III族器件层303可包括：UID GaN层401、用于包覆和n-接触的n-GaN层402、作为有源区403的InGaN多量子阱和GaN势垒、p-GaN和p++GaN层404、电子阻挡层405、隧道结406或透明导电层406。

优选地，III族器件层303生长在ELO III族氮化物层301的翼部302上。此外，VCSEL304的发光孔制作在ELO III族氮化物层301的翼部302上。在可制造多个VCSEL 304的情况下，第一和第二VCSEL 304的III族氮化物器件层303制造在ELO III族氮化物层301的相邻翼部302上。

框1005表示通过常规光刻方法在大部分被平坦表面区覆盖的ELO III族氮化物层301的翼部302上制造发光器件304(如VCSEL 304)的步骤。该步骤可以包括执行离子布植以限定孔，蚀刻台面以限定器件304等。

框1006表示将限定VCSEL 304的谐振腔的至少一个第一DBR镜407放置在III族氮化物器件层303上或上方的步骤。具体地，将限定VCSEL 304的谐振腔的DBR镜407放置在III族氮化物器件层303的p侧上。

DBR镜407可以形成在p型III族氮化物层404上或上方，使得p型III族氮化物层404介于III族氮化物有源区403与DBR镜407之间。

VCSEL 304还可包含处于p型III族氮化物层404上的一个或多个隧道结406层，并且DBR镜407形成在隧道结406层下方，使得ELO III族氮化物层301介于DBR镜407与隧道结406层之间。

VCSEL 304还可包含处于p型III族氮化物层404上的一个或多个隧道结406层，并且DBR镜407形成在隧道结406层上或上方，使得隧道结406层介于DBR镜407与p型III族氮化物层404之间。

该步骤可以包括在表面清洁之后，再生长n++GaN层以完成隧道结406，在隧道结406上或上方沉积额外的n型GaN层402用于电流扩散等。额外的n型III族氮化物层402具有用于DBR镜407的曲率形状。

框1007表示将器件304结构附接到载体501，然后从主衬底101移除ELO III族氮化物层301和VCSEL 304以暴露ELO III族氮化物层301的界面507的步骤。

具体地，具有DBR 407的III族氮化物器件层303的p侧附接到载体501或基板，然后使用LLO或化学蚀刻从主衬底101剥离ELO III族氮化物层301和III族氮化物器件层303。在ELO III族氮化物层301的翼部302的开放窗口区506处使用激光505以将ELO III族氮化物层301和III族氮化物器件层303从主衬底101剥离，使得ELO III族氮化物层301上生长的III族氮化物器件层303不受损坏。

该步骤包括溶解ELO翼部界面507上的生长限制掩模104，并使用RIE，使用树脂的热回流焊在UID-GaN层401中蚀刻具有弯曲表面701的曲面镜508形状。

框1008表示在ELO III族氮化物层301的界面507上放置至少一个限定VCSEL 304的谐振腔的第二DBR镜407的步骤。在一个实施方案中，DBR镜407放置在ELO III族氮化物层的翼部302上。

ELO III族氮化物层301的界面507可以具有用于DBR镜407的图案化表面，其中图案化表面包含用于DBR镜407的曲率形状701。

在VCSEL 304由第一和第二DBR镜407构成的实施方案中，第一DBR 407镜可以包含平面DBR镜407，第二DBR镜407可以包含平面DBR镜407或曲面DBR镜407，并且III族氮化物有源区403定位在第一与第二DBR镜407之间。

ELO III族氮化物层301可以占第一与第二DBR 407之间的谐振腔的大于50％，其中ELO III族氮化物层301包含UID GaN层401或n型GaN层402。ELO III族氮化物层301的界面507处于VCSEL 304的n侧。

在一个实施方案中，谐振腔的总腔长度大于8μm；替代地，主衬底101或ELO III族氮化物层107的界面507被减薄成使谐振腔的总腔长度减小至小于8μm。

框1009表示沉积用于VCSEL 304的触点408、409的步骤。在VCSEL 304包括隧道结406的一个实施方案中，触点可以包含n-触点408；在其它实施方案中，触点可以包含n-触点408与p-触点409两者。

该步骤可以包括蚀刻界面507的选择性部分以暴露n-GaN层402用于沉积金属n-触点408。

该步骤还可以包括形成用于使电流注入器件304中的横向注入配置或垂直注入配置，包括在器件304上沉积n-触点408和p触点409。这些配置允许器件304的组中的每个器件304被单独寻址或者与其它器件304一起被寻址。

框1010表示将器件304转移到基板、或其它外部载体上的步骤。在一个实施方案中，该步骤包括将包括岛状III族氮化物半导体层301、303在内的器件304倒装芯片结合到透明基板或其它外部载体。

框1011表示完成VCSEL 304制造的步骤。该步骤可包括封装VCSEL 304等。

框1012表示该方法的最终结果，即，完成的器件304，以及包括完成的器件304的任何应用。

参考文献

以下参考文献以引用方式并入本文：

1.美国专利申请公开号2017/0092810，由Raring等人于2014年6月11日提交，2017年3月30日公布，且标题为“Surface morphology of non-polar gallium nitridecontaining substrates.”

2.Applied Physics Express 13,041003(2020).

3.Applied Physics Express 12,044004(2009).

4.Sci.Rep.,8,10350(2018).

结论

本发明的优选实施方案的描述到此结束。本发明的一个或多个实施方案的前述描述是出于举例说明和描述的目的而呈现。其并不旨在穷举性或者将本发明限制于所公开的精确形式。鉴于上述教导，许多修改和变型是可能的。本发明的范围旨在不由该具体实施方式限定，而是由所附权利要求限定。

Claims

1.方法，所述方法包括：

提供主衬底；

在所述主衬底上沉积生长限制掩模；

在所述生长限制掩模上形成一个或多个外延横向过生长(ELO)III族氮化物层；

在所述ELO III族氮化物层上形成至少一个垂直腔面发射激光器(VCSEL)，其中所述VCSEL由III族氮化物器件层构成，所述III族氮化物器件层至少包括介于n型III族氮化物层与p型III族氮化物层之间的III族氮化物有源区；

从所述主衬底移除所述ELO III族氮化物层和所述VCSEL，以暴露所述ELO III族氮化物层的界面；以及

将至少一个限定所述VCSEL的谐振腔的分布式布拉格反射器(DBR)镜放置在所述ELOIII族氮化物层的所述界面上。

2.根据权利要求1所述的方法，其中在所述主衬底上形成选择性生长辅助部分。

3.根据权利要求1所述的方法，其中所述主衬底的非生长辅助部分与所述生长限制掩模的底表面直接接触。

4.根据权利要求1所述的方法，其中DBR镜放置在所述ELO III族氮化物层的翼部上。

5.根据权利要求1所述的方法，其中所述ELO III族氮化物层的所述界面具有用于DBR镜的图案化表面。

6.根据权利要求5所述的方法，其中所述图案化表面包含用于所述DBR镜的曲率形状。

7.根据权利要求5所述的方法，其中所述生长限制掩模被制造成具有所述图案化表面，所述图案化表面被转移到所述ELO III族氮化物层的所述界面。

8.根据权利要求5所述的方法，其中所述主衬底被制造成具有所述图案化表面，所述图案化表面被转移到所述ELO III族氮化物层的所述界面。

9.根据权利要求1所述的方法，其中所述VCSEL还包含处于所述p型III族氮化物层上的一个或多个隧道结层，并且DBR镜形成在所述隧道结层下方，使得所述ELO III族氮化物层介于所述DBR镜与所述隧道结层之间。

10.根据权利要求9所述的方法，其中所述DBR镜形成在所述p型III族氮化物层上或上方，使得所述p型III族氮化物层介于所述III族氮化物有源区与所述DBR镜之间。

11.根据权利要求1所述的方法，其中所述VCSEL还包含处于所述p型III族氮化物层上的一个或多个隧道结层，并且DBR镜形成在所述隧道结层上或上方，使得所述隧道结层介于所述DBR镜与所述p型III族氮化物层之间。

12.根据权利要求11所述的方法，其中所述VCSEL还包含处于所述隧道结层上或上方的额外的n型III族氮化物层，并且所述额外的n型III族氮化物层具有形成所述DBR镜的曲率形状。

13.根据权利要求1所述的方法，其中：

至少一个DBR镜包含第一和第二DBR镜，

第一DBR镜包含平面DBR镜，

第二DBR镜包含平面DBR镜或曲面DBR镜，并且

所述III族氮化物有源区定位在第一与第二DBR镜之间。

14.根据权利要求1所述的方法，其中所述ELO III族氮化物层占所述谐振腔的大于50％，并且所述ELO III族氮化物层包含GaN、无意掺杂的GaN、或n型GaN。

15.根据权利要求1所述的方法，其中所述谐振腔的总腔长度为大于8μm。

16.根据权利要求1所述的方法，其中所述ELO III族氮化物层的所述界面被减薄成使所述谐振腔的总腔长度减小至小于8μm。

17.根据权利要求1所述的方法，其中所述主衬底被减薄成使所述谐振腔的总腔长度减小至小于8μm。

18.根据权利要求1所述的方法，其中所述ELO III族氮化物层的所述界面处于所述VCSEL的n侧上。

19.根据权利要求18所述的方法，其中限定所述VCSEL的所述谐振腔的所述DBR镜放置在所述III族氮化物器件层的p侧上。

20.根据权利要求19所述的方法，其中将具有所述DBR的所述III族氮化物器件层的所述p侧附接到基板，并然后使用激光或化学蚀刻剂从所述主衬底剥离所述III族氮化物器件层。

21.根据权利要求20所述的方法，其中在所述ELO III族氮化物层的翼部的开放窗口区处使用所述激光以将所述III族氮化物器件层从所述主衬底剥离，使得所述ELO III族氮化物层上生长的所述III族氮化物器件层不受损坏。

22.根据权利要求1所述的方法，其中所述VCSEL的所述器件层制造在所述ELO III族氮化物层的翼部上。

23.根据权利要求22所述的方法，其中所述VCSEL的发光孔制作在所述ELO III族氮化物层的所述翼部上。

24.根据权利要求1所述的方法，其中所述至少一个VCSEL包含第一和第二VCSEL，并且所述第一和第二VCSEL的所述III族氮化物器件层制造在所述ELO III族氮化物层的相邻翼部上。

25.通过根据权利要求1所述的方法制造的垂直腔面发射激光器(VCSEL)。

26.器件，所述器件包含：

主衬底；

在所述主衬底上沉积的生长限制掩模；

在所述生长限制掩模上形成的一个或多个外延横向过生长(ELO)III族氮化物层；

在ELO III族氮化物层上形成的至少一个垂直腔面发射激光器(VCSEL)，其中所述VCSEL由III族氮化物器件层构成，所述III族氮化物器件层至少包括介于n型III族氮化物层与p型III族氮化物层之间的III族氮化物有源区；

其中从所述主衬底移除所述ELO III族氮化物层和所述VCSEL，以暴露所述ELO III族氮化物层的界面；并且

其中将至少一个限定所述VCSEL的谐振腔的分布式布拉格反射器(DBR)镜放置在所述ELO III族氮化物层的所述界面上。