CN118051191A - 一种支持参数化和并行访问的非易失存储器电路、装置 - Google Patents

Abstract

本发明提供一种支持参数化和并行访问的非易失存储器电路、装置，涉及数字电路技术领域。本发明电路包括非易失存储宏、本地控制模块、阵列控制模块；阵列控制模块连接N个并行本地控制模块，每个本地控制模块分别连接n个并行非易失存储宏。通过并行访问来划分不同的地址域，不同的地址域可同时执行不同的命令，设置队列以避免访问冲突与命令丢失，最大化减少因等待写入而浪费的时间，成倍提高非易失存储器的读写性能。根据不同应用场景的存储需求灵活配置非易失存储器的容量和带宽，提高了非易失存储器的设计效率。

Description

一种支持参数化和并行访问的非易失存储器电路、装置

技术领域

本发明涉及数字电路技术领域，尤其涉及一种支持参数化和并行访问的非易失存储器电路、装置。

背景技术

非易失存储器（NVM）是一种新型半导体技术，不需要持续供电来保留存储在计算设备中的数据信息，相较于掉电即损失数据的传统存储器如静态随机存取存储器SRAM，动态随机存取存储器DRAM来说，具有更长的保留时间；同时，非易失存储器NVM也因其高集成度，低漏电功耗等优势，被看作未来主流存储器的候选人之一。但是，因为非易失存储器NVM写入延迟高，IP可适配性差等问题，都成为其无法大规模使用的障碍。针对非易失存储器以上缺陷，本发明提出并行访问技术来提高其写入速度，引入参数化配置来扩展其应用场景。

发明内容

本发明创造的目的是设计一种支持参数化和并行访问的非易失存储器电路、装置。非易失存储器NVM写入延迟过高一直是非易失存储器NVM无法取代SRAM成为主流存储器的重要问题之一。通过并行访问，可以成数倍提高非易失存储器NVM的吞吐量，从而大幅减少存储器与处理器之间数据处理速度的鸿沟。通过参数化配置，可以让非易失存储器快速适应不同的应用场景的容量与位宽需求。

并行访问技术是指多条指令可以在同时执行来提高访问速率的一种技术，在多核处理器中，可以采用并行访问技术大幅提高处理器整体的速度以及CPU利用率。比如，当外部将多条命令同时送入处理器中，CPU1正在处理相应的命令，此时多传入的命令就会自动转到CPU2处，如果CPU2仍在执行命令，便会继续寻找下一个空闲的CPU，以此类推。这种多核并行的结构，相较于串行访问，大大提高的访问速率。因此，我们采用处理器中并行访问思想，设计出一种支持并行访问的非易失存储器，可以成倍提升读写性能。

此外，为适应多种需求，我们加入了参数化配置，可对于不同容量和位宽的需求对非易失存储器进行快速设计。在已固定大小的非易失存储器IP中，针对不同的应用场景配置相对应的存储大小，搭配相适应的内存阵列，便是利用参数化配置技术得以实现。将多个IP核按照最佳阵列排列，在减小能耗的同时最大程度发挥内存使用率。并且得益于参数化配置，我们可以调整数据带宽，并行度等关键信息。

本发明设计了一种可参数化配置的并且支持并行访问的非易失存储器设计电路，包括非易失存储宏、本地控制模块、阵列控制模块；阵列控制模块连接N个并行本地控制模块，每个本地控制模块分别连接n个并行非易失存储宏；

所述阵列控制模块根据需求配置本地控制模块与非易失存储宏的数量，并将外部命令传入给各个本地控制模块，根据使用需求通过参数化例化的方式配置存储容量与位宽。

所述非易失存储宏为非易失存储器，可以提供多种非易失存储，包括阻变随机存储器（RRAM）和磁性随机存储器（MRAM）。

其中，MRAM工作流程如下：

写入：一次写操作会写入8个数据，8个周期输入8个数据与8个存储器y地址YADDR，第9个周期输入存储器x地址XADDR；

读出：一次读操作读出1个数据，延迟一个周期。

RRAM工作流程如下：

写入：一次写操作会写入32个word，32个周期输入32个数据与32个YADDR，第33个周期输入XADDR；

读出：一次读操作读出1个word，延迟一个周期。

所述本地控制模块包括地址域识别模块，命令/数据/地址队列模块，非易失存储宏控制模块；其中地址域识别模块对阵列控制模块的传入命令进行地址域识别，若传入命令处于该本地控制模块的地址域，则执行；否则则忽略；命令/数据/地址队列模块识别传入命令属于所处本地控制模块的地址域，将输入命令暂存到队列中，若队列已满，则拉高busy信号，表明此时外部不可以输入命令，直到busy信号拉低；由于输入命令地址域的未知性，如连续输入相同地址域的命令，会发生本地控制模块上一命令未执行完毕，又输入下一个命令的情况，从而导致命令冲突与丢失。因此，若连续输入多个命令同时避免冲突，需要暂存后续命令，等待当前命令执行完毕；非易失存储宏控制模块将需执行命令转换为非易失存储宏可执行操作，并且配置非易失存储宏的载入、写入、读出操作及其操作流程，以适配多种非易失存储介质。

本地控制模块主要将存储器地址空间进行地址域划分，采取队列暂存后续命令，避免同时输入命令时可能导致的命令丢失与访问冲突，进而实现同时执行多个访问命令。此外，配置非易失存储宏控制模块操作流程，例如RRAM写操作需要进行32次Load操作，MRAM写操作需要进行8次Load操作，配置通用操作流程以支配多种非易失存储介质。同时，简化非易失存储宏操作，一个命令实现其读写流程。

参数化配置的工作流程：所述阵列控制模块根据所需存储容量，配置非易失存储宏的数量，根据所需存储位宽，配置本地控制模块的数量和单个本地控制模块对应的非易失存储宏数量。

并行访问的工作流程：外部应用输入访问命令，阵列控制将命令分别传入各个本地控制模块；不同的本地控制模块对应不同的地址域，如果输入命令的访问地址不在当前本地控制模块的地址域中，则忽略该命令；如果输入命令的地址在当前当前本地控制模块的地址域中，则将输入命令暂存到队列中。若队列未满，则可以继续接收外部输入的命令，并重复与上述流程类似的操作；若队列已满，则拉高busy信号，表明此时外部不可以输入命令，直到busy信号拉低。通过增加暂存命令的数量，实现多个本地控制模块同时执行多个命令。若并行度为N，理论上可提高N倍的读写速度。

本发明还提供了一种支持参数化和并行访问的非易失存储器装置，包括上述电路，具体的，包括非易失存储宏、本地控制模块、阵列控制模块；阵列控制模块连接N个并行本地控制模块，每个本地控制模块分别连接n个并行非易失存储宏。

本发明在解决非易失读写性能的问题上，尤其是低写速度，展现了如下优势：

1、并行访问通过划分不同的地址域，不同的地址域可同时执行不同的命令，设置队列以避免访问冲突与命令丢失，最大化减少因等待写入而浪费的时间，成倍提高非易失存储器的读写性能。

2、参数化配置：可以根据不同应用场景的存储需求灵活配置非易失存储器的容量和带宽，提高了非易失存储器的设计效率；

3、本地控制模块中通过设置队列来暂存后续执行命令，从而避免多个命令输入产生的访问冲突与命令丢失。通过配置队列深度以适配不同并行度的需求。

4、提取非易失存储宏通用操作，例如载入Load、写入Write和读取Read等，再配置其操作流程，以适配多种非易失存储介质。

附图说明

图1支持参数化配置与并行访问的非易失存储器设计原理图。

图2为支持并行访问的本地控制模块示意图。

具体实施方式

为了更好地了解本发明的目的、结构及功能，下面结合附图，对本发明一种可参数化配置的并且支持并行访问的非易失存储器电路设计做进一步详细的描述。

一种支持参数化配置和并行访问的非易失存储器设计电路，如图1所示，以存储容量为32MB，位宽为512-bit为例，本实施例提供的电路包括阵列控制模块，本地控制模块，非易失存储宏；

阵列控制模块：根据使用需求通过参数化例化的方式配置存储容量与位宽，根据存储容量32MB，配置16个非易失存储宏，根据位宽512-bit，配置并行度为4，即4个本地控制模块。

非易失存储宏提供非易失存储，本实施例为磁性随机存储器MRAM，容量为16Mb，频率为48MHz，位宽为128-bit；存储器x地址XADDR范围为0-4096，存储器y地址YADDR范围为0-31.

MRAM工作流程：

写入：一次写操作会写入8个128-bit，8个周期输入8个128-bit与8个YADDR，第9个周期输入XADDR；

读出：一次读操作读出1个128-bit，延迟一个周期；

本地控制模块如图2所示，包括地址域识别模块，命令队列模块，数据队列模块，地址队列模块，非易失存储宏控制模块；本地控制模块主要将存储器地址空间进行地址域划分，采取队列暂存后续命令，避免同时输入命令时可能导致的命令丢失与访问冲突，进而实现同时执行多个访问命令，配置非易失存储宏控制模块操作流程，例如RRAM写操作需要进行32次Load操作，MRAM写操作需要进行8次Load操作，配置通用操作流程以支配非易失存储。同时，简化非易失存储宏操作，一个命令实现其读写流程。具体如下：

上层应用输入命令、数据和地址，地址域识别模块根据输入地址判定是否属于该本地控制模块对应的地址域。如果输入地址属于，则将输入命令、数据和地址传入命令/数据/地址队列；如果不属于，则忽略该命令、数据和地址。如图1所示，每个本地控制模块同时控制4个MRAM宏，数据位宽为128*4=512-bit。每个本地控制模块对应的XADDR地址域大小为4096，共4个本地控制模块，其对应XADDR地址域范围分别为0-4096；4096-8191；8192-12287；12288-16383。

由于输入命令地址域的未知性，如连续输入相同地址域的命令，会发生本地控制模块上一命令未执行完毕，又输入下一个命令的情况，从而导致命令冲突与丢失。因此，若连续输入多个命令同时避免冲突，需要暂存后续命令，等待当前命令执行完毕；命令/数据/地址队列容量为2，即可以暂存2个读/写命令。

非易失存储宏控制模块：根据需执行命令（读/写），转换为对应的非易失存储宏可执行操作。此外，提取非易失存储宏通用操作，例如载入、写入和读出等，再配置其操作流程，以适配多种非易失存储介质；

参数化配置的工作流程：根据应用的存储容量，配置非易失存储宏的数量，根据应用的存储位宽，配置单个本地控制模块对应的非易失存储宏数量和本地控制模块的数量。

并行访问的工作流程：外部应用输入访问命令，阵列控制模块接收到命令并且将命令同时输入给所有的本地控制模块；不同的本地控制模块对应不同的地址域，输入命令所处XADDR地址域对应的本地控制模块执行命令，其余本地控制模块忽略该命令；执行命令的本地控制模块将命令暂存到队列中，若队列已满，则拉高busy；若队列未满，则阵列控制模块继续传入命令，下一条命令所处XADDR地址域对应的本地控制模块执行命令，如果该本地控制模块不同于上一条命令的本地控制模块，则实现了同时执行多个命令；若该本地控制模块依旧是上一条命令的本地控制模块，则继续暂存该命令，直到队列满溢。通过增加暂存命令的数量，实现多个本地控制模块同时执行多个命令，并行度为4，理论上提高了4倍读写速度。

本实施例还提供了一种支持参数化和并行访问的非易失存储器装置，包括非易失存储宏、本地控制模块、阵列控制模块；阵列控制模块连接N个并行本地控制模块，每个本地控制模块分别连接n个并行非易失存储宏；

所述阵列控制模块根据需求配置本地控制模块与非易失存储宏的数量，并将外部命令传入给各个本地控制模块；

所述非易失存储宏为非易失存储器；

所述本地控制模块包括地址域识别模块，命令/数据/地址队列模块，非易失存储宏控制模块；其中地址域识别模块对阵列控制模块的传入命令进行地址域识别，若传入命令处于该本地控制模块的地址域，则执行；否则则忽略；命令/数据/地址队列模块将传入命令暂存到队列中，若队列已满，则拉高busy信号，表明此时外部不可以输入命令，直到busy信号拉低；非易失存储宏控制模块将需执行命令转换为非易失存储宏可执行操作，并且配置非易失存储宏的载入、写入、读出操作及其操作流程。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质，在本发明的精神和原则之内，对以上实施例所作的任何简单的修改、等同替换与改进等，均仍属于本发明技术方案的保护范围之内。

Claims (5)

1.一种支持参数化和并行访问的非易失存储器电路，其特征在于，包括非易失存储宏、本地控制模块、阵列控制模块；阵列控制模块连接N个并行本地控制模块，每个本地控制模块分别连接n个并行非易失存储宏；

所述阵列控制模块根据需求配置本地控制模块与非易失存储宏的数量，并将外部命令传入给各个本地控制模块；

所述非易失存储宏为非易失存储器；

所述本地控制模块包括地址域识别模块，命令/数据/地址队列模块，非易失存储宏控制模块；其中地址域识别模块对阵列控制模块的传入命令进行地址域识别，若传入命令处于该本地控制模块的地址域，则执行；否则则忽略；命令/数据/地址队列模块将传入命令暂存到队列中，若队列已满，则拉高busy信号，此时外部不可以输入命令，直到busy信号拉低；非易失存储宏控制模块将需执行命令转换为非易失存储宏可执行操作，并且配置非易失存储宏的载入、写入、读出操作及其操作流程。

2.根据权利要求1所述的一种支持参数化和并行访问的非易失存储器电路，其特征在于，所述阵列控制模块根据所需存储容量，配置非易失存储宏的数量，根据所需存储位宽，配置本地控制模块的数量和单个本地控制模块对应的非易失存储宏数量。

3.根据权利要求1所述的一种支持参数化和并行访问的非易失存储器电路，其特征在于，所述非易失存储器包括阻变随机存储器、磁性随机存储器；

其中磁性随机存储器操作流程如下：

写入：一次写操作会写入8个数据，8个周期输入8个数据与8个存储器y地址YADDR，第9个周期输入存储器x地址XADDR；

读出：一次读操作读出1个数据，延迟一个周期；

阻变随机存储器操作流程如下：

写入：一次写操作会写入32个word，32个周期输入32个数据与32个YADDR，第33个周期输入XADDR；

读出：一次读操作读出1个word，延迟一个周期。

4.根据权利要求1所述的一种支持参数化和并行访问的非易失存储器电路，其特征在于，不同的本地控制模块对应不同的地址域。

5.一种支持参数化和并行访问的非易失存储器装置，其特征在于，所述装置包括权利要求1-4任一所述的电路。