CN118043957A - 用于半导体器件封装的加强框架 - Google Patents

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Abstract

本公开内容与半导体器件和其形成方法相关。更详细而言，本公开内容与具有形成在其上的加强框架的半导体封装器件相关。加强框架的并入改进了半导体封装器件的结构完整性，以减轻翘曲和/或塌陷，同时能够利用更薄的核心基板，从而改进所封装的器件之间的信号完整性和功率输送。

Description

用于半导体器件封装的加强框架
技术领域
本公开内容的实施方式大致与半导体器件相关。更具体地说，本文所描述的实施方式与利用加强框架的半导体器件封装和其形成方法相关。
背景技术
伴随着其他正在进行的小型化电子器件和部件的发展趋势，对更快的处理能力的需求对集成电路芯片、系统和封装结构的制造中所利用的材料、结构和工艺提出了对应的要求。
传统上，，由于容易在其中形成电气连接而且与有机复合物相关联的制造成本相对较低，因此集成电路已经在有机基板上制造。然而，随着电路密度的不断增加和电子器件的进一步小型化，由于维持器件缩放(scaling)和相关联的性能要求的材料结构分辨率的限制，有机基板的利用变得不切实际。此外，当用于半导体器件封装时，由于与半导体裸片(die)和其他硅基部件的热膨胀不匹配，有机基板呈现出较高的封装应力，这可能导致基板挠曲。而且，由于有机材料具有相对较小的弹性域，其挠曲通常会导致永久性的翘曲。
最近，2.5D和3D集成电路是利用硅基板来制造，以补偿与有机基板相关联的一些限制。硅基板的利用是由先进的电子安装和封装应用中所寻求的高频宽密度、低功率芯片间通信和异质集成的潜力所驱动的。然而，由于寻求更薄的硅基板来减少电路路径和电气连接的长度和距离，以提高电气性能，更薄的硅基板的刚性降低带来了类似的翘曲问题，特别是在组装和测试制造处理期间。
因此，本领域需要的是具有更高频宽和刚性的薄型半导体器件封装结构，以及形成这些结构的方法。
发明内容
本公开内容一般与电子安装结构和其形成方法相关。
在某些实施方式中，提供了一种半导体器件组件。该半导体器件组件包括：硅芯，具有与第二侧相对的第一侧，其中该硅芯具有从该第一侧穿过该硅芯到该第二侧的过孔；位于该第一侧和该第二侧上的氧化物层；以及通过该过孔并且具有在该第一侧和该第二侧处暴露的表面的一个或多个导电互连结构。该半导体器件组件进一步包括：位于该第一侧和该第二侧上的该氧化物层上方和该开口内的绝缘层；位于该第一侧上的第一再分布层；以及位于该第一侧上的该绝缘层和该第一再分布层上方的硅加强框架，该加强框架的外表面实质上沿着该半导体器件组件的周边设置。
在某些实施方式中，提供了一种半导体器件组件。该半导体器件组件包括：硅芯，具有与第二侧相对的第一侧，其中该硅芯具有从该第一侧穿过该硅芯延伸到该第二侧的过孔；位于该第一侧和该第二侧上并且电性耦合至地的金属层；以及通过该过孔并且具有在该第一侧和该第二侧处暴露的表面的一个或多个导电互连结构。该半导体器件组件进一步包括：，位于该第一侧和该第二侧上的该金属层上方和该过孔内的绝缘层；位于该第一侧上的第一再分布层；以及位于该第一侧上的该绝缘层和该第一再分布层上方的硅加强框架，该加强框架的外表面实质上沿着该半导体器件组件的周边设置。
在某些实施方式中，提供了一种半导体器件组件。该半导体器件组件包括：硅芯，具有与第二侧相对的第一侧，其中该硅芯具有从该第一侧穿过该硅芯延伸到该第二侧的过孔；位于该第一侧和该第二侧上的氧化物层；以及通过该过孔并且具有在该第一侧和该第二侧处暴露的表面的一个或多个导电互连结构。该半导体器件组件进一步包括：位于该第一侧和该第二侧上的该氧化物层上方和该过孔内的绝缘层；位于该第一侧上的第一再分布层；以及在该硅芯的该第一侧与该氧化物层接触的硅加强框架，该加强框架的外表面实质上沿着该硅芯的周边设置。
附图说明
为了能够详细理解本公开内容的上述特征，可以通过参考实施方式获得上文简要概述的本公开内容的更详细的描述，其中一些实施方式在附图中得到说明。然而，需要注意的是，附图只说明示例性的实施方式，因此不应被视为对本公开内容的范围的限制，因为本公开内容可以接受其他同等有效的实施方式。
图1A示意性地说明了依据本文所述的实施方式的示例半导体器件的横截面侧视图。
图1B示意性地说明了依据本文所述的实施方式的示例半导体器件的横截面侧视图。
图1C示意性地说明了依据本文所述的实施方式的示例半导体器件的横截面侧视图。
图1D示意性地说明了依据本文所述的实施方式的图1C的示例半导体器件的放大横截面侧视图。
图1E示意性地说明了依据本文所述的实施方式的示例半导体器件的俯视图。
图1F示意性地说明了依据本文所述的实施方式的示例半导体器件的俯视图。
图1G示意性地说明了依据本文所述的实施方式的示例半导体器件的俯视图。
图2是说明了依据本文所述的实施方式的用于形成图1A-图1D的半导体器件的工艺的流程图。
图3是说明了依据本文所述的实施方式的用于构造半导体器件的基板的工艺的流程图。
图4A-图4D示意性地说明了依据本文所述的实施方式的在图3中所描绘的工艺的不同阶段的基板的横截面侧视图。
图5是说明了依据本文所述的实施方式的用于在半导体核心组件的基板上形成绝缘层的工艺的流程图。
图6A-图6I示意性地说明了依据本文所述的实施方式的在图5中所描绘的工艺的不同阶段的基板的横截面侧视图。
图7是说明了依据本文所述的实施方式的用于在半导体核心组件的基板上形成绝缘层的工艺的流程图。
图8A-图8E示意性地说明了依据本文所述的实施方式的在图7中所描绘的工艺的不同阶段的基板的横截面侧视图。
图9是说明了依据本文所述的实施方式的用于在半导体核心组件中形成互连结构的工艺的流程图。
图10A-图10H示意性地说明了依据本文所述的实施方式，在图9中所描绘的工艺的不同阶段的半导体核心组件的横截面侧视图。
图11是说明了依据本文所述的实施方式的用于在半导体核心组件上形成再分布层的工艺的流程图。
图12A-图12L示意性地说明了依据本文所述的实施方式的在图11中所描绘的工艺的不同阶段的半导体核心组件的横截面侧视图。
图13是说明了依据本文所述的实施方式的用于在半导体核心组件上形成加强框架的工艺的流程图。
图14A-图14J示意性地说明了依据本文所述的实施方式的在图13中所描绘的工艺的不同阶段的半导体核心组件的横截面侧视图。
图15示意性地说明了依据本文所述的实施方式的示例半导体器件的横截面侧视图。
图16示意性地说明了依据本文所述的实施方式的示例半导体器件的横截面侧视图。
图17示意性地说明了依据所述的实施方式的示例半导体器件的横截面侧视图。
为了便于理解，在可能的情况下，使用了相同的附图标记来指明图式中共同的相同元素。可以预期，一个实施方式的元素和特征可以有益地并入其他实施方式，而无需进一步叙述。
具体实施方式
本公开内容与半导体器件和其形成方法相关。更详细而言，本公开内容与具有形成在其上的加强框架的半导体封装器件相关。
本文所述的半导体封装器件和方法可以用于形成同质和异质的高密度集成器件，包括半导体封装、倒装芯片球栅阵列(fcBGA或倒装芯片BGA)半导体封装、印刷电路板(PCB)组件、PCB间隔件组件、芯片载体和中间载体组件(例如，用于显卡)、记忆体堆叠等。在某些方面中，所公开的装置和方法旨在取代更传统的fcBGA封装结构，这些结构受限于通常用来形成这些各种结构的材料的固有性质。特别是，传统的fcBGA封装结构可能会因其部件之间的热膨胀不匹配而产生更大的机械应力，导致高比率的基板弯曲、翘曲和/或塌陷。当这些器件的基板被缩放以改进信号完整性和功率输送时，这种应力被进一步放大，导致其结构稳定性降低。因此，本文所公开的器件和方法提供了克服与上述传统fcBGA封装结构相关联的许多缺点的半导体封装器件。
图1A-图1D说明了依据本公开内容的某些实施方式的薄型半导体核心组件100的不同配置的横截面侧视图。半导体核心组件100可以用于半导体封装或其他器件的结构支撑和电气互连，这些半导体封装或其他器件可以利用任何合适的技术安装到该半导体核心组件，例如倒装芯片或晶片凸点。在某些例子中，半导体核心组件100可以作为表面安装的器件(如芯片或显卡)的载体结构。半导体核心组件100一般包括核心基板102，可选的钝化层104(示于图1A和图1C中)或金属包覆层114(示于图1B中)、绝缘层118和加强框架110。
在某些实施方式中，核心基板102包括由任何合适的基板材料形成的图案化(例如，结构化)基板。例如，核心基板102包括由III-V族化合物半导体材料、硅(其例如具有约1与约10欧姆-com之间的电阻率或约100W/mK的电导率)、结晶硅(例如Si<100>或Si<111>)、氧化硅、硅锗、掺杂或未掺杂的硅、未掺杂的高电阻率硅(例如，具有较低溶解氧含量和约5000与约10000欧姆-厘米之间的电阻率的浮动区硅)、掺杂或未掺杂的多晶硅、氮化硅、碳化硅(其例如具有约500W/mK的电导率)、石英、玻璃(例如，硼硅酸盐玻璃)、蓝宝石、氧化铝和/或陶瓷材料所形成的基板。在某些实施方式中，核心基板102包括单晶p型或n型硅基板。在某些实施方式中，核心基板102包括多晶p型或n型硅基板。在另一个实施方式中，核心基板102包括p型或n型硅太阳能基板。一般来说，用于形成核心基板102的基板可以有多边形或圆形的形状。例如，核心基板102可以包括实质正方形(有或没有倒角边缘)的硅基板，其横向尺寸介于约120毫米与约180毫米之间，如约150毫米，或介于约156毫米与约166毫米之间。在另一个例子中，核心基板102可以包括圆形的含硅晶片，其直径介于约20毫米与约700毫米之间，如约100毫米与约500毫米之间，例如约200毫米或约300毫米。
核心基板102的厚度T1介于约50微米与约1500微米之间，例如厚度T1介于约90微米与约780微米之间。例如，核心基板102的厚度T1介于约100微米与约300微米之间，例如厚度T1介于约110微米与约200微米之间，例如厚度T1为约170微米。在另一个例子中，核心基板102的厚度T1介于约70微米与约150微米之间，例如厚度T1介于约100微米与约130微米之间。在另一个例子中，核心基板102的厚度T1介于约700微米与约800微米之间，例如厚度T1介于约725微米与约775微米之间。
核心基板102进一步包括形成在其中的一个或多个贯穿基板的过孔103(例如通孔)，以使导电的电气互连结构能够穿过核心基板102进行布线。一般来说，一个或多个贯通基板的过孔103实质上是圆柱形的。然而，其他合适的贯通基板的过孔103的形态也在考虑之列。贯通基板的过孔103可以形成为穿过核心基板102的单一并隔离的贯通基板的过孔103，或者形成为一个或多个分组或阵列。在某些实施方式中，每个过孔103之间的最小间距P1(例如过孔中心间的间距)小于约1000微米，例如介于约25微米与约200微米之间。例如，间距P1介于约40微米与约150微米之间，如约100微米与约140微米之间，如约120微米。在某些实施方式中，该一个或多个贯通基板的过孔103的直径V1小于约500微米，例如直径V1小于约250微米。例如，贯通基板的过孔103的直径V1介于约25微米与约100微米之间，例如直径V1介于约30微米与约60微米之间。在某些实施方式中，贯通基板的过孔103的直径V1为约40微米。
图1A和图1C的可选的钝化层104可以形成在核心基板102的一个或多个表面上，包括第一表面108、第二表面106，以及贯通基板的过孔103的一个或多个侧壁101。在某些实施方式中，钝化层104实质上形成在核心基板102的所有外表面上，使得钝化层104实质上包围核心基板102。因此，钝化层104为核心基板102提供了保护性的外部阻挡层，以防止腐蚀和其他形式的损害。在某些实施方式中，钝化层104包括氧化物膜或层，如热氧化物层。在一些例子中，钝化层104的厚度介于约100纳米与约3微米之间，例如厚度介于约200纳米与约2.5微米之间。在一个例子中，钝化层104的厚度介于约300纳米与约2微米之间，例如厚度为约1.5微米。
在图1B所示的实施方式中，核心基板102包括替代钝化层104的金属包覆层114，其可以形成在该核心基板的一个或多个表面上，包括第一表面108、第二表面106以及贯通基板的过孔103的一个或多个侧壁101。在某些实施方式中，金属包覆层114实质上形成在核心基板102的所有外表面上，使得金属包覆层114实质上包围核心基板102。金属包覆层114用作参考层(例如接地层或电压供应层)而被设置在核心基板102上，以保护随后形成的互连结构免受电磁干扰，同时也屏蔽来自用于形成核心基板102的半导体材料(Si)的电信号。在某些实施方式中，金属包覆层114包括导电金属层，该导电金属层包括镍、铝、金、钴、银、钯、锡等。在某些实施方式中，金属包覆层114包括金属层，该金属层包括合金或纯金属，该合金或纯金属包括镍、铝、金、钴、银、钯、锡等。金属包覆层114的厚度一般介于约50纳米与约10微米之间，如约100纳米与约5微米之间。
绝缘层118形成在核心基板102、钝化层104或金属包覆层114的一个或多个表面上，并且可以实质上包裹住钝化层104、金属包覆层114和/或核心基板102。因此，绝缘层118可以延伸到贯通基板的过孔103中，并涂覆形成在侧壁101上的钝化层104或金属包覆层114，或直接涂复核心基板102，从而界定了图1A中所描绘的直径V2。在某些实施方式中，绝缘层118从核心基板102、钝化层104或金属包覆层114的外表面到绝缘层118的相邻外表面(例如主要表面105、107)的厚度T2小于约50微米，例如厚度T2小于约20微米。例如，绝缘层118的厚度T2介于约5微米与约10微米之间。
在某些实施方式中，绝缘层118是由基于聚合物的介电质材料形成的。例如，绝缘层118是由可流动的堆积材料形成的。因此，尽管下文称为“绝缘层”，但绝缘层118也可以被描述为介电层。在另一个实施方式中，绝缘层118是由具有陶瓷填料(如二氧化硅(SiO2)颗粒)的环氧树脂材料形成的。可以用于形成绝缘层118的陶瓷填料的其他例子包括氮化铝(AlN)、氧化铝(Al2O3)、碳化硅(SiC)、氮化硅(Si3N4、Sr2Ce2Ti5O16、硅酸锆(ZrSiO4)、硅灰石(CaSiO3)、氧化铍(BeO)、二氧化铈(CeO2)、氮化硼(BN)、钙铜钛酸(CaCu3Ti4O12)、氧化镁(MgO)、二氧化钛(TiO2)、氧化锌(ZnO)等。在一些例子中，用于形成绝缘层118的陶瓷填料的颗粒尺寸介于约40纳米与约1.5微米之间，如约80纳米与约1微米之间。例如，陶瓷填料的颗粒尺寸介于约200纳米与约800纳米之间，如约300纳米与约600纳米之间。在一些实施方式中，陶瓷填料包括尺寸小于核心基板102中相邻的贯通基板的过孔103的宽度或直径的约10％的颗粒，例如尺寸小于贯通基板的过孔103的宽度或直径的约5％的颗粒。
一个或多个贯通组件的过孔113形成为穿过绝缘层118，其中绝缘层118延伸到贯通基板的过孔103中。例如，贯通组件的过孔113可以形成在贯通基板的过孔103的中心内，并被设置在其中的绝缘层118所包围，从而创建了“孔中孔(via-in-via)”结构。相应地，绝缘层118形成贯通组件的过孔113的一个或多个侧壁109，其中贯通组件的过孔113的直径V2小于贯通基板的过孔103的直径V1。在某些实施方式中，贯通组件的过孔113的直径V2小于约100微米，例如小于约75微米。例如，贯通组件的过孔113的直径V2小于约50微米，例如小于约35微米。在某些实施方式中，贯通组件的过孔113的直径介于约25微米与约50微米之间，例如直径介于约35微米与40微米之间。
贯通组件的过孔113提供了通道，通过这些通道在半导体核心组件100中形成一个或多个电气互连结构144。在某些实施方式中，电气互连结构144被形成为穿过半导体核心组件100的厚度的一部分，如图1A-图1C所示。在某些其他实施方式中，电气互连结构144形成为穿过半导体核心组件100的整个厚度(即从半导体核心组件100的第一主要表面105到第二主要表面107)，并且具有与半导体核心组件100的总厚度相对应的纵向长度。在另一个实施方式中，电气互连结构144可以从半导体核心组件100的主要表面(例如图1A中描绘的主要表面105、107)突出。一般来说，电气互连结构可以具有约50微米与约1000微米之间的纵向长度，例如约200微米与约800微米之间的纵向长度。在一个例子中，电气互连结构144的纵向长度介于约400微米与约600微米之间，例如纵向长度为约500微米。电气互连结构144可以由集成电路、电路板、芯片载体等领域中使用的任何导电材料形成。例如，电气互连结构144是由金属材料形成的，如铜、铝、金、镍、银、钯、锡等。
在某些实施方式中，电气互连结构144的横向厚度等于其中形成有这些电气互连结构的贯通组件的过孔113的直径V2。在某些实施方式中，半导体核心组件100进一步包括形成在其上的粘合层140和/或晶种层142，用于电气互连结构144的电气隔离，如图1D所示。在某些实施方式中，粘合层140形成在绝缘层118的与电气互连结构144相邻的表面上，包括贯通组件的过孔113的侧壁。因此，如图1C中所描绘，电气互连结构144的横向厚度小于其中形成有这些电气互连结构的贯通组件的过孔113的直径V2。在又一个实施方式中，电气互连结构144只覆盖贯通组件的过孔113的侧壁表面，因此可以具有穿过其中的中空芯。
粘合层140可以由任何合适的材料形成，包括但不限于钛、氮化钛、钽、氮化钽、锰、氧化锰、钼、氧化钴、氮化钴等。在某些实施方式中，粘合层140的厚度介于约10纳米与约300纳米之间，如约50纳米与约150纳米之间。例如，粘合层140的厚度介于约75纳米与约125纳米之间，例如约100纳米。
可选的晶种层142包括导电材料，包括但不限于铜、钨、铝、银、金或任何其他合适的材料或其组合。晶种层142可以形成在粘合层140上或直接形成在贯通组件的过孔113的侧壁上(例如形成在绝缘层118上，中间没有粘合层)。在某些实施方式中，晶种层142的厚度介于约50纳米与约500纳米之间，如约100纳米与约300纳米之间。例如，晶种层142的厚度介于约150纳米与约250纳米之间，例如约200纳米。
在某些实施方式中，半导体核心组件100进一步包括形成在半导体核心组件100的第一侧175和/或第二侧177上的一个或多个再分布层150。在某些实施方式中，再分布层150是由与绝缘层118实质相同的材料形成的(例如基于聚合物的介电质材料)，并因此形成绝缘层118的延伸部分。在其他实施方式中，再分布层150是由不同于绝缘层118的材料形成的。例如，再分布层150可以由光可限定(photodefinable)的聚酰亚胺材料、非光敏聚酰亚胺、聚苯并恶唑(PBO)、苯并环丁烯(BCB)、二氧化硅和/或氮化硅形成。在另一个例子中，再分布层150是由不同于绝缘层118的无机电介质材料形成的。在又一个例子中，一个或多个最外侧的再分布层150包括焊料层，在该焊料层上可以附接加强框架110(下文论述)。在某些实施方式中，再分布层150的厚度介于每个约5微米与约50微米之间，例如厚度介于每个约10微米与约40微米之间。例如，再分布层150的厚度介于每个约20微米与约30微米之间，例如每个约25微米。
再分布层150可以包括形成为通过再分布过孔153的一个或多个垂直再分布连接件154以及横向再分布连接件156，用于将电气互连结构144的接触点重新定位到半导体核心组件100的表面(如主要表面105、107)上的期望位置。在一些实施方式中，再分布层150可以进一步包括形成在主要表面105、107上的一个或多个外部电连接(未示出)，如球栅阵列或焊球。一般来说，再分布过孔153和垂直再分布连接件154相对于贯通组件的过孔113和电气互连结构144分别具有实质相似或更小的横向尺寸。例如，再分布过孔153的直径V3介于约2微米与约50微米之间，例如直径V3介于约10微米与约40微米之间，例如直径V3介于约20微米与约30微米之间。此外，分布层150可以包括形成在与垂直再分布连接件154和横向再分布连接件156相邻的表面(包括再分布过孔153的侧壁)上的粘合层140和晶种层142。
在核心基板102包括金属包覆层114的实施方式中，如图1B，金属包覆层114进一步与至少一个包覆层连接件116耦合，至少一个包覆层连接件116在半导体核心组件100的至少一个侧面上形成连接点。在某些实施方式中，金属包覆层114耦合至形成在半导体核心组件100的相对两侧上的两个包覆层连接件116(未示出)。包覆层连接件116可以连接到共同的地线，例如示例性的地线119，该地线由(例如在上方或下方)与半导体核心组件100堆叠在一起的一个或多个半导体器件使用。或者，包覆层连接件116连接到参考电压，如电源电压。如所描绘的，包覆层连接件116形成在绝缘层118中，并将金属包覆层114连接到包覆层连接件116的设置在半导体核心组件100的表面(例如主要表面107和105)上或该表面处的连接端，使得金属包覆层114可以连接到外部的公共地线或参考电压(在图1B中显示为与地线119的示例性连接)。
金属包覆层114可以经由包覆层连接件116和任何其他合适的耦合手段与外部地线119电性耦合。例如，包覆层连接件116可以通过半导体核心组件100的相对两侧的焊料凸点间接地耦合到外部地线119。在某些实施方式中，包覆层连接件116在耦合到外部地线119之前，可以首先通过单独的电子系统或器件进行布线。利用金属包覆层114与外部地线119之间的接地途径，可以减少或消除互连结构144和/或再分布连接件154、156之间的干扰，并防止与其耦合的集成电路短路，短路可能会损坏半导体核心组件100以及与其集成或堆叠在一起的任何系统或器件。
与电气互连结构144和再分布连接件154、156类似，包覆层连接件116是由任何合适的导电材料形成的，包括但不限于镍、铜、铝、金、钴、银、钯、锡等。包覆层连接件116是通过包覆层过孔123沉积或电镀的，这些包覆层过孔与贯通组件的过孔113或再分布过孔153实质相似，但只横穿半导体核心组件100的一部分(例如从其表面到核心基板102)。因此，包覆层过孔123可以形成为穿过在其上具有金属包覆层114的核心基板102的直接上方或下方的绝缘层118。此外，像电气互连结构144和再分布连接件154、156一样，包覆层连接件116可以完全填充包覆层过孔123，或沿其内周壁排列，从而具有中空芯。
在某些实施方式中，包覆层过孔123和包覆层连接件116的横向尺寸(例如，分别为直径和横向厚度)与直径V2实质相似。在某些实施方式中，粘合层140和晶种层142形成在包覆层过孔123上，因此包覆层过孔123可以具有与直径V2实质相似的直径，而包覆层连接件116可以具有小于直径V2的横向厚度(例如，如与直径V3实质相似的横向厚度)。在某些实施方式中，包覆层过孔123的直径为约5微米。
如图1A-图1C进一步示出，半导体核心组件100包括形成在其第一侧175和/或第二侧177的加强框架110。加强框架110为半导体核心组件100的整体结构提供了额外的刚性，从而减少或消除了在将半导体核心组件100集成到高密度集成器件(例如，半导体封装、PCB组件、PCB间隔件组件、芯片载体组件、中间载体组件、记忆体堆叠等)期间核心基板102翘曲或塌陷的风险。因此，通过将加强框架110与半导体核心组件100集成在一起，使得能够利用更薄的核心基板102，这有利于改进核心基板102两侧的部件之间的信号完整性和功率输送。在某些实施方式中，加强框架110也可以为与半导体核心组件100集成在一起的一个或多个半导体裸片(例如图1A-图1C所示的半导体裸片120)提供屏蔽效果。
一般来说，加强框架110具有多边形或圆环形的形状，并由包括任何合适的基板材料的图案化基板所形成。在某些实施方式中，加强框架110可以由包括与核心基板102实质相似的材料的基板形成，从而匹配其热膨胀系数(CTE)，并减少或消除组装期间的翘曲风险。例如，加强框架110可以由III-V族化合物半导体材料、硅(其例如具有约1与约10欧姆-com之间的电阻率或约100W/mK的电导率)、结晶硅(例如Si<100>或Si<111>)、氧化硅、硅锗、掺杂或未掺杂的硅、未掺杂的高电阻率硅(例如，具有较低溶解氧含量和约5000与约10000欧姆-厘米之间的电阻率的浮动区硅)、掺杂或未掺杂的多晶硅、氮化硅、碳化硅(其例如具有约500W/mK的电导率)、石英、玻璃(例如，硼硅酸盐玻璃)、蓝宝石、氧化铝和/或陶瓷材料所形成。在某些实施方式中，加强框架110包括单晶p型或n型硅。在某些实施方式中，加强框架110包括多晶p型或n型硅。
加强框架110的厚度T3介于约50微米与约1500微米之间，例如厚度T3介于约100微米与约1200微米之间。例如，加强框架110的厚度T3介于约200微米与约1000微米之间，例如厚度T3介于约400微米与约800微米之间，例如厚度T3为约775微米。在另一个例子中，加强框架110的厚度T3介于约100微米与约700微米之间，例如厚度T3介于约200微米与约500微米之间。在另一个例子中，加强框架110的厚度T3介于约800微米与约1400微米之间，例如厚度T3介于约1000微米与约1200微米之间。在又一个例子中，加强框架110的厚度大于约1200微米。
加强框架110可以经由任何合适的方法附接至半导体核心组件100。例如，如图1A-图1C所示，加强框架110可以经由粘合剂111附接至半导体核心组件100，该粘合剂可以包括层压粘合剂材料、裸片附接膜、粘合剂膜、胶水、蜡等。在某些实施方式中，粘合剂111是一层未固化的电介质材料，该电介质材料类似于绝缘层118的电介质材料，例如具有陶瓷填料的环氧树脂材料。在某些实施方式中，加强框架110附接至主要表面105或107上的绝缘层118(图1A-图1B)。在某些其他的实施方式中，加强框架110附接到核心基板102，例如附接在表面108或106上，或附接到钝化层104或金属包覆层114(图1C)。在这样的实施方式中，绝缘层118的期望部分可以经由例如激光烧蚀来移除，以便能够将加强框架110附接到核心基板102。
如上所述，加强框架110被图案化成形成穿过其中的一个或多个开口117，在某些实施方式中，这些开口可以将一个或多个半导体裸片120(或其他器件)接收在其中。因此，开口117使半导体裸片120能够直接集成(例如，堆叠)到半导体核心组件100的绝缘层118或核心基板102中的任一者上，而不需要互连结构进一步延伸穿过加强框架110。在另一个的实施方式中，加强框架110也可以为裸片120提供机械和/或电气屏蔽效果。例如，如图1B所示，加强框架110可以包括在其上形成并与地线115连接的金属包覆层112，其可以为设置在开口117内的裸片120提供电磁干扰(EMI)屏蔽效果。在这样的实施方式中，金属包覆层112可以包括与金属包覆层114实质相同的材料，并经由与金属包覆层114实质相似的工艺形成。例如，金属包覆层112可以由镍置换电镀或其他无电或电解电镀工艺形成。在某些实施方式中，加强框架110由高电阻率的硅形成，并作为半导体核心组件100的绝缘体。
一个或多个开口117可以有任何合适的形态和尺寸，以便在其中容纳例如半导体裸片120或其他期望的器件。例如，在某些实施方式中，开口117可以有实质四边形或多边形的形状。在某些实施方式中，开口117可以有实质圆形或不规则的形状。在某些实施方式中，一个或多个开口117具有侧壁121，这些侧壁实质上是锥形的(即，有角度的)(如图1A-图1C所示)、实质上是垂直的(例如，相对于例如表面107正交)。
在某些实施方式中，一个或多个开口117的横向尺寸D1介于约0.5毫米与约50毫米之间，例如横向尺寸D1介于约3毫米与约12毫米之间，例如横向尺寸D1介于约8毫米与约11毫米之间，这可能取决于在封装或系统制造期间要放置在其中的半导体裸片120或其他器件的尺寸和数量。半导体裸片120一般包括多个集成电子电路，这些集成电子电路形成在基板材料(例如一块半导体材料)上和/或内。在某些实施方式中，开口117的尺寸与要放置在其中的半导体裸片120的横向尺寸实质相似。例如，每个开口117可以被形成为其横向尺寸超过半导体裸片120的那些横向尺寸小于约150微米，如小于约120微米，如小于100微米。
半导体裸片120可以是任何合适的裸片或芯片类型，包括存储器裸片、微处理器、复杂的片上系统(SoC)或标准裸片。合适类型的存储器裸片包括DRAM裸片或NAND闪存存储器裸片。在另一个例子中，半导体裸片120包括数字裸片、模拟裸片或混合裸片。一般来说，半导体裸片120可以由与核心基板102和/或加强框架110的材料实质相似的材料形成，例如硅材料。利用由核心基板102和/或加强框架110的相同或类似材料形成的半导体裸片120，有利于它们之间的CTE匹配，从而基本上消除了组装期间的翘曲发生。
如图1A-图1C所示，每个半导体裸片120设置为与半导体核心组件100的其中一个主要表面105、107相邻，并且其触点122经由焊料凸点124与一个或多个再分布连接件154、156电性耦合。在某些实施方式中，触点122和/或焊料凸点124是由与互连结构144和再分布连接件154、156的材料实质相似的材料形成的。例如，触点122和焊料凸点124可以由导电材料形成，如铜、钨、铝、银、金或任何其他合适的材料或其组合。
在某些实施方式中，焊料凸点124包括C4焊料凸点。在某些实施方式中，焊料凸点124包括C2(带焊料帽的铜柱)焊料凸点。利用C2焊料凸点可以使间距长度能够减少，并使半导体核心组件100的热和/或电气性质能够得到改进。焊料凸点124可以通过任何合适的晶片凸点工艺形成，包括但不限于电化学沉积(ECD)和电镀。
图1E-图1G说明了依据本公开内容的某些实施方式的薄型半导体核心组件100的不同配置的俯视图。特别是，图1E-图1G说明了加强框架110的不同形态/布置。
在图1E中，半导体核心组件100包括圆角方形(squircular)(例如，具有圆角的矩形)的环形加强框架110，加强框架110包围设置在开口117内的半导体裸片120，并实质上沿着半导体核心组件100的横向周边走行。请注意，虽然图1E中的加强框架110被示为具有圆角，但倒角或直角的拐角也在考虑之列。
在图1F中，形成在半导体核心组件100上的加强框架110具有不规则的多边形形状，以容纳不同尺寸的多个半导体裸片120。单一的开口117形成在加强框架110中，但在每个半导体裸片120周围的不同横向尺寸内。
在图1G中，加强框架110具有矩形环状的形状，其被跨越半导体核心组件100的表面延伸的一个或多个横向肋条130分隔，从而形成多个开口117以容纳多个半导体裸片120。加强框架110中的肋条130的形成可以为半导体核心组件100提供额外的机械支撑/刚性。在某些实施方式中，肋条130可以以交叉或相交的图案设置在半导体核心组件100上。请注意，尽管图1G中的加强框架110被说明为具有直角拐角的矩形，但其他一般的形状和/或拐角的类型也在考虑之列。
如图1E-图1G所示，在某些实施方式中，加强框架110可以具有与半导体核心组件100实质匹配或实质相似的横向尺寸。因此，在这样的实施方式中，外侧横向尺寸L1和L2在半导体核心组件100的外侧横向尺寸的约500微米内，例如约300微米内。在某些实施方式中，横向L1和L2实质上彼此相等。
图2说明了依据本公开内容的某些实施方式的形成半导体核心组件(例如半导体核心组件100)的示例性方法200的流程图。方法200具有多个操作210、220、230、240和250。每个操作将参考图3-图14J进行更详细的描述。该方法可以包括在任何定义的操作之前、在两个定义的操作之间或在所有定义的操作之后进行的一个或多个额外的操作(除非上下文排除了这种可能性)。
一般来说，方法200包括以下步骤：在操作210处，构造第一基板以用作核心基板(例如核心基板102)，并构造第二基板以用作加强框架(例如加强框架110)，这将进一步参考图3和图4A-图4D进行更详细的描述。在操作220处，在核心基板上形成绝缘层，这将进一步参考图5、图6A-图6I、图7和图8A-图8E进行更详细的描述。在操作230处，穿过核心基板和绝缘层形成一个或多个互连结构，这将进一步参考图9和图10A-图10H进行更详细的描述。在操作240处，在绝缘层上形成一个或多个再分布层，以将互连结构的接触点重新定位到组装好的核心组件的表面上的期望位置，这将进一步参考图11和图12A-图12L进行更详细的描述。在操作250处，将加强框架附接至组装好的核心组件，这将进一步参考图13和图14A-图14J进行更详细的描述。
图3说明了依据本公开内容的某些实施方式的用于构造基板400的代表性方法300的流程图。方法300可以用于图案化核心基板和加强框架两者，如上面参考方法200的操作210所描述。图4A-图4D示意性地说明了依据本公开内容的某些实施方式的在图3中所代表的基板构造工艺300的各种阶段的基板400的横截面图。为了明确起见，图3和图4A-图4D在本文被一起描述。
方法300从操作310和对应的图4A开始。如上文参考核心基板102和/或加强框架110所描述的，基板400由任何合适的基板材料形成，包括但不限于III-V族化合物半导体材料、硅、结晶硅(例如，Si<100>或Si<111>)、氧化硅、硅锗、掺杂或未掺杂的硅、未掺杂的高电阻率硅、掺杂或未掺杂的多晶硅、氮化硅、碳化硅、石英、玻璃材料(例如，硼硅酸盐玻璃)、蓝宝石、氧化铝和/或陶瓷材料。在某些实施方式中，基板400是单晶p型或n型硅基板。在某些实施方式中，基板400是多晶p型或n型硅基板。在另一个实施方式中，基板400是p型或n型硅太阳能基板。
基板400可以进一步具有多边形或圆形的形状。例如，基板400可以包括实质正方形(有或没有倒角边缘)的硅基板，其横向尺寸介于约120毫米与约180毫米之间。在另一个例子中，基板400可以包括圆形的含硅晶片，其直径介于约20毫米与约700毫米之间，如约100毫米与约500毫米之间，例如约200毫米或约300毫米。除非另有指出，否则本文所述的实施方式和例子是在具有约50微米与约1500微米之间的厚度(例如约90微米与约780微米之间的厚度)的基板上进行的。例如，基板400的厚度介于约100微米与约300微米之间，例如厚度介于约110微米与约200微米之间，例如厚度为约140微米。
在操作310之前，基板400可以通过线锯、划线和断裂、机械磨料锯或激光切割来从大块材料切片和分离。切片通常会导致由其形成的基板表面出现机械缺陷或变形，如刮痕、微裂缝、剥离和其他机械缺陷。因此，在操作310处，将基板400暴露于第一损伤移除处理，以使其表面平滑和平面化，并移除机械缺陷，从而为以后的构造操作做准备。在一些实施方式中，基板400可以通过调整第一损伤处理的处理参数进一步减薄。例如，基板400的厚度可以随着对第一损伤移除处理的暴露增加而减少。
操作310处的第一损伤移除处理包括将基板400暴露于基板抛光处理和/或蚀刻处理，然后是冲洗和干燥处理。在一些实施方式中，操作310包括化学机械抛光(CMP)处理。在某些实施方式中，蚀刻处理是一种湿式蚀刻处理，包括缓冲蚀刻处理，该处理对期望材料(例如，污染物和其他不良化合物)的移除具有选择性。在其他实施方式中，蚀刻处理是利用各向同性的含水蚀刻处理的湿式蚀刻处理。任何合适的湿式蚀刻剂或湿式蚀刻剂组合可以用于湿式蚀刻处理。在某些实施方式中，将基板400浸入HF蚀刻水溶液中进行蚀刻。在另一个实施方式中，将基板400浸入KOH蚀刻水溶液中进行蚀刻。
在一些实施方式中，在蚀刻处理期间，蚀刻溶液被加热到约30摄氏度与约100摄氏度之间的温度，例如约40摄氏度和90摄氏度之间。例如，将蚀刻液加热到约70摄氏度的温度。在另一些实施方式中，操作310处的蚀刻处理是干式蚀刻处理。干式蚀刻处理的例子包括基于等离子体的干式蚀刻处理。基板400的厚度是通过控制基板400暴露于蚀刻处理期间所利用的蚀刻剂(例如，蚀刻溶液)的时间来调节的。例如，基板400的最终厚度随着对蚀刻剂的暴露增加而减少。或者，基板400可以在减少对蚀刻剂的暴露的情况下具有更大的最终厚度。
在操作320处，对当前已被平面化和实质上无缺陷的基板400进行图案化以在其中形成一个或多个特征403，例如用于穿过核心基板进行互连结构布线的过孔，和/或用于在核心基板内嵌入半导体裸片或其他器件的空腔(这将参考图16进行更详细的描述)，或用于在加强框架内放置一个或多个半导体裸片或其他器件的开口。出于说明而非限制的目的，图4B中的基板400的横截面中描绘了四个过孔403。
一般来说，特征403可以通过激光烧蚀(例如，直接激光图案化)来形成。可以利用任何合适的激光烧蚀系统来形成特征403。在一些例子中，激光烧蚀系统利用红外(IR)激光源。在一些例子中，激光源是皮秒紫外线(UV)激光。在其他例子中，激光是飞秒UV激光。在另一些例子中，激光源是飞秒绿色激光。激光烧蚀系统的激光源产生连续的或脉冲的激光束，以对基板400进行图案化。例如，激光源可以产生脉冲激光束，其频率介于5千赫与500千赫之间，例如介于10千赫与约200千赫之间。在一个例子中，激光源被配置为输送脉冲激光束，其波长介于约200纳米与约1200纳米之间，脉冲持续时间介于约10纳秒与约5000纳秒之间，输出功率介于约10瓦与约100瓦之间。激光源被配置为在基板400中形成任何期望的特征图案，包括上述的过孔、空腔和开口。
在一些实施方式中，基板400在被图案化之前可选地与载板(未示出)耦合。可选的载板可以为基板400在其图案化期间提供机械支撑，并可以防止基板400断裂。载板可以由任何合适的化学稳定和热稳定的刚性材料形成，包括但不限于玻璃、陶瓷、金属等。在一些例子中，载板的厚度介于约1毫米与约10毫米之间，如约2毫米与约5毫米之间。在某些实施方式中，载板具有纹理表面。在其他实施方式中，载板具有抛光或平滑的表面。基板400可以利用任何合适的临时粘合材料与载板耦合，包括但不限于蜡、胶水或类似的粘合材料。
在一些实施方式中，对基板400进行图案化可能会在基板400的表面中造成不需要的机械缺陷，包括剥离、裂缝和/或翘曲。因此，在执行操作320以在基板400中形成特征403之后，在操作330处，将基板400暴露于与操作310处的第一损伤移除处理实质相似的第二损伤移除和清洁处理，以使基板400的表面平滑并移除不需要的碎杂物。如上所述，第二损伤移除处理包括将基板400暴露于湿式或干式蚀刻处理，然后对其进行冲洗和干燥。进行蚀刻处理达预定的持续时间，以使基板400的表面平滑，特别是暴露于激光图案化操作的表面。在另一个方面中，蚀刻处理用来移除从图案化处理残留在基板400上的不需要的碎杂物。
在操作330处移除基板400中的机械缺陷之后，在操作340和图4D处，将基板400暴露于可选的钝化或金属化处理，以在其期望表面(例如基板400的所有表面)上生长或沉积钝化层(例如氧化层404)或金属层(例如金属包覆层414或金属屏蔽层412)。在某些实施方式中，钝化处理是热氧化处理。热氧化处理是在约800摄氏度与约1200摄氏度之间的温度下进行的，例如约850摄氏度与约1150摄氏度之间。例如，热氧化处理是在约900摄氏度与约1100摄氏度之间的温度下进行的，如约950摄氏度与约1050摄氏度之间的温度。在某些实施方式中，热氧化处理是一种利用水蒸气作为氧化剂的湿式氧化处理。在某些实施方式中，热氧化处理是一种利用分子氧作为氧化剂的干式氧化处理。可以预期，在操作340处，可以将基板400暴露于任何合适的钝化处理，以在其上形成氧化层404或任何其他合适的钝化层。所得的氧化层404的厚度一般介于约100纳米与约3微米之间，如约200纳米与约2.5微米之间。例如，氧化层404的厚度介于约300纳米与约2微米之间，例如约1.5微米。
或者，金属化处理可以是任何合适的金属沉积处理，包括无电沉积处理、电镀处理、化学气相沉积处理、蒸发沉积处理和/或原子层沉积处理。在形成金属包覆层414的例子中，金属包覆层414的至少一部分包括通过在基板400(例如n-Si基板或p-Si基板)的表面上进行直接置换或置换电镀而形成的沉积镍(Ni)层。例如，将基板400暴露于具有包括0.5MNiSO4和NH4OH的组成物的镍置换镀液，温度介于约60摄氏度与约95摄氏度之间，pH值为约11，时间介于约2分钟与约4分钟之间。在没有还原剂的情况下，将硅基板400暴露于负载有镍离子的水性电解质中，会在基板400的表面处引起局部氧化/还原反应，从而导致在其上镀覆金属镍。因此，镍置换电镀能够利用稳定的溶液在基板400的硅材料上选择性地形成薄而纯的镍层。此外，该处理是自限制的，因此，一旦基板400的所有表面都被镀覆(例如，没有可以在其上形成镍的剩余的硅)，反应就会停止。在某些实施方式中，镍金属包覆层414可以用作晶种层，用于电镀其他金属层，例如用于通过化学镀和/或电解电镀方法来电镀镍或铜。在另外的实施方式中，基板400在镍置换镀浴之前暴露于SC-1预清洁溶液和HF氧化物蚀刻溶液，以促进镍金属包覆层414与其的粘附。
在钝化或金属化后，基板400就准备好用作核心基板或加强框架，以形成核心组件，如半导体核心组件100。
图5和图7分别说明了依据本公开内容的某些实施方式的用于在核心基板602上形成绝缘层618的代表性方法500和700的流程图。核心基板602可能已经经由上述方法300进行了先前的结构化。依据本公开内容的某些实施方式，图6A-图6I示意性地说明了在图5中所描绘的方法500的不同阶段的核心基板602的横截面图，图8A-图8E示意性地说明了在图7中所描绘的方法700的不同阶段的核心基板602的横截面图。为了明确起见，图5和图6A-图6I在本文一起描述，类似地，图7和图8A-图8E在本文一起描述。
一般来说，方法500从操作502和图6A开始，其中将核心基板602在第一侧675上的第一表面606(现在具有形成在其中的过孔603和形成在其上的氧化层604)放置并粘贴在第一绝缘膜616a上。在某些实施方式中，第一绝缘膜616a包括由基于聚合物的电介质材料形成的一个或多个层。例如，第一绝缘膜616a包括由可流动的堆积材料形成的一个或多个层。在某些实施方式中，第一绝缘膜616a包括可流动的环氧树脂层618a。一般来说，环氧树脂层618a的厚度小于约60微米，例如介于约5微米与约50微米之间。例如，环氧树脂层618a的厚度介于约10微米与约25微米之间。
环氧树脂层618a可以由含陶瓷填料的环氧树脂形成，例如填充有(例如含有)二氧化硅(SiO2)颗粒的环氧树脂。可以用于形成绝缘膜616a的环氧树脂层618a和其他层的陶瓷填料的其他例子包括氮化铝(AlN)、氧化铝(Al2O3)、碳化硅(SiC)、氮化硅(Si3N4)、Sr2Ce2Ti5O16、硅酸锆(ZrSiO4)、硅灰石(CaSiO3)、氧化铍(BeO)、二氧化铈(CeO2)、氮化硼(BN)、钙铜钛酸(CaCu3Ti4O12)、氧化镁(MgO)、二氧化钛(TiO2)、氧化锌(ZnO)等。在一些例子中，用于形成环氧树脂层618a的陶瓷填料的颗粒尺寸介于约40纳米与约1.5微米之间，如约80纳米与约1微米之间。例如，用于形成环氧树脂层618a的陶瓷填料的颗粒尺寸介于约200纳米与约800纳米之间，如约300纳米与约600纳米之间。
在一些实施方式中，第一绝缘膜616a进一步包括一个或多个保护层。例如，第一绝缘膜616a包括聚对苯二甲酸乙二醇酯(PET)保护层622a，例如双轴PET保护层622a。然而，可以考虑任何合适数量的层和材料以及任何合适的层和材料的组合来用于第一绝缘膜616a。在一些实施方式中，整个绝缘膜616a的厚度小于约120微米，例如厚度小于约90微米。
在一些实施方式中，在将核心基板602粘贴到第一绝缘膜616a之后，核心基板602可以接着被放置在与核心基板602的第一侧675相邻的载体624上，以便在以后的处理操作期间提供额外的机械稳定。一般来说，载体624是由任何合适的机械稳定和热稳定的材料形成的，能够承受超过100摄氏度的温度。例如，在某些实施方式中，载体624包括聚四氟乙烯(PTFE)。在另一个例子中，载体624是由聚对苯二甲酸乙二醇酯(PET)形成。
在操作504和图6B处，将第一保护膜660粘贴到核心基板602的第二侧677的第二表面608。保护膜660在第二侧677上并且与第一绝缘膜616a相对地与核心基板602耦合，使得保护膜660覆盖过孔603。在某些实施方式中，保护膜660是由与保护层622a的材料相似的材料形成的。例如，保护膜660是由PET形成的，如双轴PET。然而，保护膜660可以由任何合适的保护材料形成。在一些实施方式中，保护膜660的厚度介于约50微米与约150微米之间。
在操作506处，将当前第一侧675粘贴到绝缘膜616a而第二侧677粘贴到保护膜660的核心基板602暴露于第一层压处理。在层压处理中，核心基板602暴露于升高的温度，导致绝缘膜616a的环氧树脂层618a软化并流入绝缘膜616a与保护膜660之间的开放空隙或容积，例如流入过孔603。因此，过孔603变得至少部分地被环氧树脂层618a的绝缘材料填充(例如，占据)，如图6C中的描绘。此外，核心基板602变得部分地被环氧树脂层618a的绝缘材料包围。
在核心基板602具有形成于其中的空腔的实施方式中(示于图16)，半导体裸片可以在操作506之前被放置在空腔内。然后，在操作506处，在环氧树脂层618a的层压之后，空腔也变得部分地被环氧树脂层618a填充，从而部分地将半导体裸片嵌入空腔内。
在某些实施方式中，层压处理是可以在热压器或其他合适的器件中执行的真空层压处理。在某些实施方式中，层压处理是通过使用热压处理执行的。在某些实施方式中，层压处理是在约80摄氏度与约140摄氏度之间的温度下执行介于约1分钟与约30分钟之间的时间。在一些实施方式中，层压处理包括施加约1psig与约150psig之间的压力，同时将约80摄氏度与约140摄氏度之间的温度施加到核心基板602和绝缘膜616a，持续介于约1分钟与约30分钟之间的时间。例如，层压处理是通过在约2分钟与10分钟之间的时间内施加约10psig与约100psig之间的压力以及约100摄氏度与约120摄氏度之间的温度来执行的。例如，层压处理是在约110摄氏度的温度下执行的，持续约5分钟的时间。
在操作508处，移除保护膜660，将核心基板602(当前环氧树脂层618a的层压绝缘材料至少部分地包围核心基板602并部分地填充过孔603)放置在第二保护膜662上。如图6D中所描绘，第二保护膜662在第一侧675附近耦合至核心基板602，使得第二保护膜662与绝缘膜616a的保护层622a抵靠(例如，相邻)设置。在一些实施方式中，当前与保护膜662耦合的核心基板602可以可选地放置在载体624上，以便在第一侧675提供额外的机械支撑。在一些实施方式中，在将保护膜662与核心基板602耦合之前，将保护膜662放置在载体624上。一般来说，保护膜662的成分与保护膜660实质相似。例如，保护膜662可以由PET形成，例如双轴PET。然而，保护膜662可以由任何合适的保护材料形成。在一些实施方式中，保护膜662的厚度介于约50微米与约150微米之间。
在将核心基板602与第二保护膜662耦合后，在操作510和图6E处，将与第一绝缘膜616a实质相似的第二绝缘膜616b放置在第二侧677之上，从而取代保护膜660。在某些实施方式中，第二绝缘膜616b被定位在核心基板602的第二侧677上，使得第二绝缘膜616b的环氧树脂层618b覆盖过孔603。在某些实施方式中，将第二绝缘膜616b放置在核心基板602上可以在绝缘膜616b与部分地包围核心基板602并部分地填充过孔603的环氧树脂层618a的已层压的绝缘材料之间形成一个或多个空隙。第二绝缘膜616b可以包括由类似于绝缘膜616a的基于聚合物的电介质材料形成的一个或多个层。如图6E中所描绘，第二绝缘膜616b包括与上述环氧树脂层618a实质类似的环氧树脂层618b。第二绝缘膜616b可以进一步包括由与保护层622a类似的材料(例如PET)形成的保护层622b。
在操作512处，将第三保护膜664放置在第二绝缘膜616b之上，如图6F中的描绘。一般来说，保护膜664的成分与保护膜660、662实质相似。例如，保护膜664是由PET形成的，例如双轴PET。然而，保护膜664可以由任何合适的保护材料形成。在一些实施方式中，保护膜664的厚度介于约50微米与约150微米之间。
在操作514和图6G处，将当前第二侧677粘贴到绝缘膜616b和保护膜664并且第一侧675粘贴到保护膜662和可选的载体624的核心基板602暴露于第二层压处理。与操作504处的层压处理类似，核心基板602暴露于升高的温度，导致绝缘膜616b的环氧树脂层618b软化并流入绝缘膜616b与环氧树脂层618a的已层压绝缘材料之间的任何开放的空隙或容积，从而使自身与环氧树脂层618a的绝缘材料集成在一起。因此，过孔603变得被两个环氧树脂层618a、618b的绝缘材料完全填充(例如包装、密封)。
在核心基板602具有形成于其中的空腔的实施方式中(示于图16)，半导体裸片可以在操作506之前被放置在空腔内。然后，在操作506和514处的环氧树脂层618a的层压之后，空腔变得被环氧树脂层618a填充，从而将半导体裸片嵌入空腔内。
在某些实施方式中，第二层压处理是可以在热压器或其他合适的器件中执行的真空层压处理。在某些实施方式中，层压处理是通过使用热压处理执行的。在某些实施方式中，层压处理是在约80摄氏度与约140摄氏度之间的温度下执行介于约1分钟与约30分钟之间的时间。在一些实施方式中，层压处理包括施加约1psig与约150psig之间的压力，同时将约80摄氏度与约140摄氏度之间的温度施加到核心基板602和绝缘膜616a，持续介于约1分钟与约30分钟之间的时间。例如，层压处理是通过在约2分钟与10分钟之间的时间内施加约10psig与约100psig之间的压力以及约100摄氏度与约120摄氏度之间的温度来执行的。例如，层压处理是在约110摄氏度的温度下执行的，持续约5分钟的时间。
在层压之后，核心基板602在操作516处从载体624脱离，保护膜662、664被移除，从而得到层压的中间核心组件612。如图6H中所描绘，中间核心组件612包括核心基板602，核心基板602具有穿过其中形成的一个或多个过孔603，这些过孔被绝缘膜616a、616b的绝缘电介质材料填充。环氧树脂层618a、618b的绝缘电介质材料可以进一步包裹核心基板602(其上可以形成有氧化层或金属层)，使得绝缘材料覆盖核心基板602的至少两个表面或侧面(例如，表面606、608)。在一些例子中，保护层622a、622b也在操作516处从中间核心组件612移除。一般来说，保护层622a和622b、载体624以及保护膜662和664是通过任何合适的机械处理从中间核心组件612移除的，例如从其上剥离。
在移除保护层622a、622b和保护膜662、664后，将中间核心组件612暴露于固化处理，使环氧树脂层618a、618b的绝缘电介质材料完全固化(即，通过化学反应和交联硬化)，从而形成绝缘层618。如所示，绝缘层618实质上包围着核心基板602，并填充了过孔603。例如，绝缘层618至少接触或包复核心基板602的主要横向表面(如表面606、608)。
在某些实施方式中，固化处理是在高温下执行的，以完全固化中间核心组件612。例如，固化处理是在约140摄氏度与约220摄氏度之间的温度下执行的，持续介于约15分钟与约45分钟之间的时间，例如，温度介于约160摄氏度与约200摄氏度之间，持续介于约25分钟与约35分钟之间的时间。例如，固化处理是在约180摄氏度的温度下执行的，持续约30分钟的时间。在另外的实施方式中，操作516处的固化处理是在环境(例如，大气)压力条件下或接近环境压力的条件下执行的。
固化后，在操作518处，穿过中间核心组件612钻出一个或多个贯通组件的过孔613，从而形成穿过中间核心组件612的整个厚度的通道，以便随后形成互连结构。在一些实施方式中，中间核心组件612可以被放置在载体上，例如载体624，以便在形成贯通组件的过孔613期间提供机械支撑。贯通组件的过孔613是穿过在核心基板602中形成并随后被绝缘层618填充的过孔603钻出的。因此，贯通组件的过孔613可以被填充在过孔603内的绝缘层618周向包围。
通过让绝缘层618的含陶瓷填料的环氧树脂材料沿着过孔603的壁排列，与利用传统的过孔绝缘衬垫或膜的其他传统互连结构相比，单分化的(singulated)半导体核心组件1270(这将参考图10G和图11以及图12K和图12L来描述)中导电硅基核心基板602与随后形成的互连结构1044(这将参考图9和图10A-图10H来描述)之间的电容耦合被大大降低。此外，绝缘层618的环氧树脂材料的可流动本质使封装和绝缘能够更加一致和可靠，从而通过最大限度地减少成品的半导体核心组件1270的漏电电流来提高电气性能。
在某些实施方式中，贯通组件的过孔613的直径小于约100微米，例如小于约75微米。例如，贯通组件的过孔613的直径小于约50微米，例如小于约35微米。在一些实施方式中，贯通组件的过孔613的直径介于约25微米与约50微米之间，例如直径介于约35微米与40微米之间。在某些实施方式中，贯通组件的过孔613是使用任何合适的机械工艺形成的。例如，贯通组件的过孔613是用机械钻孔处理形成的。在某些实施方式中，贯通组件的过孔613是通过激光烧蚀穿过中间核心组件612而形成的。例如，贯通组件的过孔613是使用紫外激光形成的。在某些实施方式中，用于激光烧蚀的激光源的频率介于约5千赫与约500千赫之间。在某些实施方式中，激光源被配置为输送脉冲激光束，脉冲持续时间介于约10纳秒与约100纳秒之间，脉冲能量介于约50微焦耳(μJ)与约500微焦耳之间。通过利用含有小的陶瓷填料颗粒的环氧树脂材料，可以进一步促进对小直径过孔(如贯通组件的过孔613)进行更精确和准确的激光图案化，因为其中的小陶瓷填料颗粒表现出减少的激光光的反射、散射、衍射，并且在激光烧蚀工艺期间将激光传输远离要在其中形成过孔的区域。
在一些实施方式中，贯通组件的过孔613在过孔603内(例如通过过孔603)形成，使得过孔603的侧壁上剩余的含陶瓷填料的环氧树脂材料(例如，电介质绝缘材料)的平均厚度介于约1微米与约50微米之间。例如，过孔603的侧壁上剩余的含陶瓷填料的环氧树脂材料的平均厚度介于约5微米与约40微米之间，如约10微米与约30微米之间。因此，在形成贯通组件的过孔613之后所得的结构可以被描述为“孔中孔”(例如，在核心结构的过孔内的电介质材料的中心形成的过孔)。在某些实施方式中，孔中孔结构包括由陶瓷颗粒填充的环氧树脂材料组成并设置在形成于过孔603的侧壁上的热氧化薄层上的电介质侧壁钝化。
在核心基板602上形成金属包覆层114、414的实施方式中，也可以在操作518处形成一个或多个包覆层过孔123，从而为包覆层连接件116提供通道(示于图1B中)。如上所述，包覆层过孔123形成于核心基板102上方和/或下方的绝缘层118中，以使金属包覆层114、414能够与包覆层连接件116耦合，使得金属包覆层114、414可以连接到外部公共地线或参考电压。在某些实施方式中，包覆层过孔123的直径小于约100微米，例如小于约75微米。例如，包覆层过孔123的直径小于约50微米，例如小于约35微米。在一些实施方式中，包覆层过孔123的直径介于约5微米与约25微米之间，例如直径介于约10微米与20微米之间。
在中间核心组件612具有嵌入其中的半导体裸片的实施方式中(示于图16中)，可以在绝缘层618中形成一个或多个额外的贯通组件的过孔613，这些过孔暴露出半导体裸片的一个或多个触点，以便随后进行互连。额外的贯通组件的过孔613可以随后被金属化，如下文进一步详细描述。
在形成贯通组件的过孔613和/或包覆层过孔123(示于图1B中)后，将中间核心组件612暴露于去污处理。在去污处理期间，在形成贯通组件的过孔613和/或包覆层过孔123期间由激光烧蚀造成的任何不需要的残留物和/或碎杂物都从中间核心组件612被移除。因此，去污处理为随后的金属化清洁了过孔。在某些实施方式中，去污处理是湿式去污处理。任何合适的溶剂、蚀刻剂和/或其组合都可以用于湿式去污处理。在一个例子中，可以利用甲醇作为溶剂，利用二水合氯化铜(II)(CuCl2-H2O)作为蚀刻剂。取决于残留物的厚度，中间核心组件612暴露于湿式去污处理的持续时间可以变化。在另一个实施方式中，去污处理是干式去污处理。例如，去污处理可以是用O2/CF4混合物气体的等离子体去污处理。等离子体去污处理可以包括通过在约60秒与约120秒之间的时间段内施加约700瓦的功率和以约10:1的比例(例如，100:10sccm)使O2:CF4流动来产生等离子体。在另外的实施方式中，去污处理是湿式和干式处理的组合。
在操作518处的去污处理之后，中间核心组件612已准备好在其中形成互连路径(例如，金属化)，这将在下面参考图9和图10A-10H进行描述。
如上所述，图5和图6A-图6I说明了用于形成中间核心组件612的代表性方法500。图7和图8A-图8E说明了依据本公开内容的某些实施方式，与方法500实质类似的替代方法700，但操作较少。方法700一般包括五个操作710-750。然而，方法700的操作710、740和750分别与方法500的操作502、516和518实质相似。因此，为了明确/简洁起见，本文仅描述图8B、图8C和图8D中所描绘的操作720、730和740。
在将第一绝缘膜616a固定到核心基板602的第一侧675的第一表面606后，在操作720和图8B处，将第二绝缘膜616b与相对侧677的第二表面608耦合。在一些实施方式中，第二绝缘膜616b被定位在核心基板602的表面608上，使得第二绝缘膜616b的环氧树脂层618b覆盖所有过孔603。如图8B中所描绘，过孔603在绝缘膜616a与616b之间形成一个或多个空隙或间隙。在一些实施方式中，第二载体625被粘贴到第二绝缘膜616b的保护层622b，以便在以后的处理操作期间提供额外的机械支撑。
在操作730和图8C处，将核心基板602(当前其相对两侧粘贴到绝缘膜616a和616b)暴露于单一的层压处理。在单一层压处理期间，将核心基板602暴露于升高的温度，导致两个绝缘膜616a、616b的环氧树脂层618a和618b软化，并流入绝缘膜616a、616b之间的过孔603所创建的开放空隙或容积。因此，过孔603变得被环氧树脂层618a和618b的绝缘材料填充。
在核心基板602具有形成于其中的空腔的实施方式中(示于图16)，半导体裸片可以在操作730之前被放置在空腔内。然后，在操作730处对环氧树脂层618a、618b进行层压后，空腔变得被环氧树脂层618a、618b填充，从而将半导体裸片嵌入空腔内。
与参考图5和图6A-图6I描述的层压处理类似，操作730处的层压处理可以是可以在热压器或其他合适的器件中执行的真空层压处理。在另一个实施方式中，层压处理是通过使用热压处理执行的。在某些实施方式中，层压处理是在约80摄氏度与约140摄氏度之间的温度下执行的，持续介于约1分钟与约30分钟之间的时间。在一些实施方式中，层压处理包括施加约1psig与约150psig之间的压力，同时将约80摄氏度与约140摄氏度之间的温度施加到核心基板602和绝缘膜616a、616b，持续介于约1分钟与约30分钟之间的时间。例如，层压处理是在约10psig与约100psig之间的压力以及约100摄氏度与约120摄氏度之间的温度下执行的，持续介于约2分钟与10分钟之间的时间。例如，操作730处的层压处理是在约110摄氏度的温度下执行的，持续约5分钟的时间。
在操作740处，将绝缘膜616a、616b的一个或多个保护层从核心基板602移除，从而形成层压的中间核心组件612。在一个例子中，将保护层622a、622b从核心基板602移除，因此中间核心组件612也从第一载体624和第二载体625脱离。一般来说，保护层622a、622b和载体624、625是通过任何合适的机械处理来移除的，如从其上剥离。如图8D中所描绘，中间核心组件612包括核心基板602，核心基板602具有在其中形成的一个或多个过孔603，这些过孔被环氧树脂层618a、618b的绝缘电介质材料填充。绝缘材料进一步包裹核心基板602，使得绝缘材料覆盖核心基板602的至少两个表面或侧面(例如表面606、608)。
在移除保护层622a、622b后，将中间核心组件612暴露于固化处理，以完全固化环氧树脂层618a、618b的绝缘电介质材料。绝缘材料的固化导致了绝缘层618的形成。如图8D中所描绘，并与对应于图6H的操作516相似，绝缘层618实质上包围着核心基板602并填充过孔603。
在某些实施方式中，固化处理是在高温下执行的，以完全固化中间核心组件612。例如，固化处理是在约140摄氏度与约220摄氏度之间的温度下执行的，持续介于约15分钟与约45分钟之间的时间，例如，温度介于约160摄氏度与约200摄氏度之间，持续介于约25分钟与约35分钟之间的时间。例如，固化处理是在约180摄氏度的温度下执行的，持续约30分钟的时间。在另外的实施方式中，操作740处的固化处理是在环境(例如，大气)压力条件下或接近环境压力的条件下执行的。
在操作740处的固化后，方法700与方法500的操作518实质相似。因此，穿过中间核心组件612钻出一个或多个贯通组件的过孔613和/或包覆层过孔123(示于图1B中)，然后将中间核心组件612暴露于去污处理。在完成去污处理后，中间核心组件612已经准备好在其中形成互连路径，如下文所述。
图9说明了依据本公开内容的某些实施方式的用于穿过中间核心组件612形成电气互连结构的代表性方法900的流程图。图10A-图10H示意性地说明了依据本公开内容的某些实施方式的在图9中所描绘的方法900的工艺的不同阶段的中间核心组件612的横截面图。为了明确起见，图9和图10A-图10H在本文被一起描述。
在某些实施方式中，穿过中间核心组件612形成的电气互连结构是由铜形成的。因此，方法900一般从操作910和图10A处开始，其中具有在其中形成的贯通组件的过孔613的中间核心组件612具有在其上形成的阻挡层或粘合层1040和/或晶种层1042。图10H中描绘了在中间核心组件612上形成的粘合层1040和晶种层1042的放大局部图，以供参考。粘合层1040可以形成在绝缘层618的期望表面上，例如与中间核心组件612的主要表面1005、1007以及贯通组件的过孔613和/或包覆层过孔123的侧壁相对应的表面，以协助促进粘附并阻止随后形成的晶种层1042、电气互连结构1044和/或包覆层连接件116(示于图1B中)的扩散。因此，在某些实施方式中，粘合层1040用作粘合层；在另一个实施方式中，粘合层1040用作阻挡层。然而，在这两个实施方式中，粘合层1040将在下文中被描述为“粘合层”。
在某些实施方式中，粘合层1040由钛、氮化钛、钽、氮化钽、锰、氧化锰、钼、氧化钴、氮化钴或任何其他合适的材料或其组合形成。在某些实施方式中，粘合层1040的厚度介于约10纳米与约300纳米之间，如约50纳米与约150纳米之间。例如，粘合层1040的厚度介于约75纳米与约125纳米之间，例如约100纳米。粘合层1040是通过任何合适的沉积工艺来形成的，包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)等。
晶种层1042可以形成在粘合层1040上或直接形成在绝缘层618上(例如在不形成粘合层1040的情况下)。在一些实施方式中，晶种层1042形成在绝缘层618的所有表面上，而粘合层1040仅形成在绝缘层618的期望表面或表面的期望部分上。例如，粘合层1040可以形成在主要表面1005、1007上，而不形成在贯通组件的过孔613和/或包覆层过孔123(示于图1B中)的侧壁上，而晶种层1042形成在主要表面1005、1007以及过孔的侧壁上。晶种层1042由导电材料形成，如铜、钨、铝、银、金或任何其他合适的材料或其组合。在某些实施方式中，晶种层1042的厚度介于约0.05微米与约0.5微米之间，例如厚度介于约0.1微米与约0.3微米之间。例如，晶种层1042的厚度介于约0.15微米与约0.25微米之间，例如约0.2微米。在某些实施方式中，晶种层1042的厚度介于约0.1微米与约1.5微米之间。与粘合层1040类似，晶种层1042是由任何合适的沉积处理形成的，例如CVD、PVD、PECVD、ALD干式处理、湿式化学镀处理等。在某些实施方式中，铜晶种层1042可以形成在中间核心组件612上的钼粘合层1040上。钼粘合层和铜晶种层的组合能够改进与绝缘层618的表面的粘附，并在操作970处的后续晶种层蚀刻处理期间减少导电互连线的底切。
在分别与图10B和图10C对应的操作920和930处，分别将旋涂/喷涂或干式抗蚀膜1050(如光刻胶)施加到中间核心组件612的两个主要表面1005、1007，并随后进行图案化。在某些实施方式中，抗蚀膜1050是经由选择性地暴露于UV辐射来图案化的。在某些实施方式中，在形成抗蚀膜1050之前，将粘合促进剂(未示出)施加到中间核心组件612。粘合促进剂通过为抗蚀膜1050产生界面粘合层，并通过移除中间核心组件612的表面上的任何水分，改进了抗蚀膜1050与中间核心组件612的粘附。在一些实施方式中，粘合促进剂是由双(三甲硅烷基)胺(bis(trimethylsilyl)amine)或六甲基二硅氮烷(hexamethyldisilizane；HMDS)和丙二醇单甲醚乙酸酯(propylene glycol monomethyl ether acetate；PGMEA)形成的。
在操作940处，将中间核心组件612暴露于抗蚀膜显影处理。如图10D中所描绘，抗蚀膜1050的显影导致贯通组件的过孔613和/或包覆层过孔123(示于图1B中)的暴露，这些过孔当前可能在其上形成有粘合层1040和/或晶种层1042。在某些实施方式中，膜显影处理是一种湿式处理，例如包括将抗蚀膜1050暴露于溶剂的湿式处理。在某些实施方式中，膜显影处理是利用含水蚀刻处理的湿式蚀刻处理。例如，膜显影处理是一种湿式蚀刻处理，它利用对期望材料有选择性的缓冲蚀刻处理。任何合适的湿式溶剂或湿式蚀刻剂组合都可以用于抗蚀膜的显影处理。
在分别与图10E和图10F对应的操作950和960处，电气互连结构1044通过暴露的贯通组件的过孔613形成，此后，移除抗蚀膜1050。在核心基板102上形成有金属包覆层114、414的实施方式中，在操作950处，包覆层连接件116(示于图1B中)也通过暴露的包覆层过孔123形成。互连结构1044和/或包覆层连接件116是通过任何合适的方法形成的，包括电镀和化学镀。在某些实施方式中，抗蚀膜1050是经由湿式处理移除的。如图10E和图10F中所描绘，电气互连结构1044可以完全填充贯通组件的过孔613(包覆层连接件116也可以完全填充包覆层过孔123)并在抗蚀膜1050被移除之后从中间核心组件612的表面1005、1007突出。在一些实施方式中，电气互连结构1044和/或包覆层连接件116可以只沿着过孔的侧壁排列，而没有完全填充过孔。在某些实施方式中，电气互连结构1044和/或包覆层连接件116是由铜形成的。在其他实施方式中，电气互连结构1044和/或包覆层连接件116可以由任何合适的导电材料形成，包括但不限于铝、金、镍、银、钯、锡等。
在操作970和图10G处，将其中形成有电气互连结构1044和/或包覆层连接件116的中间核心组件612暴露于晶种层蚀刻处理，以移除其外表面(例如表面1005、1007)上暴露的粘合层1040和晶种层1042。在一些实施方式中，在晶种层蚀刻处理之后，形成于互连结构与过孔侧壁之间的粘合层1040和/或晶种层1042可以保留。在某些实施方式中，晶种层蚀刻是一种湿式蚀刻处理，包括中间核心组件612的冲洗和干燥。在某些实施方式中，晶种层蚀刻处理是一种对诸如铜、钨、铝、银或金之类的期望材料有选择性的缓冲蚀刻处理。在其他实施方式中，蚀刻处理是含水蚀刻处理。任何合适的湿式蚀刻剂或湿式蚀刻剂组合都可以用于晶种层蚀刻处理。
请注意，在其中嵌入有半导体裸片的中间核心组件612的实施方式中(示于图16中)，可以执行操作910-970，以在一个或多个贯通组件的过孔内形成导电互连结构，从而形成半导体裸片上的触点。
在操作970处的晶种层蚀刻工艺之后，一个或多个半导体核心组件可以从中间核心组件612中单分出来，并用作全功能的半导体核心组件1270(例如，电子安装或封装结构)。例如，一个或多个半导体核心组件可以被单分出来，并用作电路板结构、芯片载体结构、集成电路封装等。或者，中间核心组件612可以在其上形成有一个或多个再分布层1260(示于图12J和图12K中)，以将电气互连结构1044的外部接触点重新布线到最终半导体核心组件的表面上的期望位置。
图11说明了依据本公开内容的某些实施方式的在还未单分为半导体核心组件1270的中间核心组件612上形成再分布层1260的代表性方法1100的流程图。图12A-图12K示意性地说明了依据本公开内容的某些实施方式的在图11中所描绘的方法1100的不同阶段的中间核心组件612的横截面图。为了明确起见，图11和图12A-图12K在本文被一起描述。
方法1100与上述的方法500、700和900实质相似。一般来说，方法1100从操作1102和图12A处开始，其中绝缘膜1216被粘贴到中间核心组件612，之后被层压。绝缘膜1216与绝缘膜616a、616b实质相似。在某些实施方式中，如图12A中所描绘，绝缘膜1216包括环氧树脂层1218和一个或多个保护层。例如，绝缘膜1216可以包括保护层1222。任何合适的层和绝缘材料的组合都可以考虑用于绝缘膜1216。在一些实施方式中，可选的载体1224与绝缘膜1216耦合以增加支撑。在一些实施方式中，保护膜(未示出)可以与绝缘膜1216耦合。
一般来说，环氧树脂层1218的厚度小于约60微米，例如介于约5微米与约50微米之间。例如，环氧树脂层1218的厚度介于约10微米与约25微米之间。在某些实施方式中，环氧树脂层1218和PET保护层1222的组合厚度小于约120微米，例如厚度小于约90微米。绝缘膜1216，特别是环氧树脂层1218，被粘贴到具有暴露的电气互连结构1044的中间核心组件612的表面，如主要表面1005。
在放置绝缘膜1216之后，将中间核心组件612暴露于与关于操作506、514和730描述的层压处理实质相似的层压处理。将中间核心组件612暴露于升高的温度，以软化绝缘膜1216的环氧树脂层1218，该环氧树脂层随后与绝缘层618结合。因此，环氧树脂层1218变得与绝缘层618集成在一起并形成其延伸部分，因此下文将描述为单一的绝缘层618。环氧树脂层1218和绝缘层618的集成进一步导致扩大的绝缘层618包裹着先前暴露的电气互连结构1044。
在操作1104和图12B处，将保护层1222和载体1224通过机械手段从中间核心组件612移除，并将中间核心组件612暴露于固化处理，以使新扩大的绝缘层618完全硬化。在某些实施方式中，固化处理与参考操作516和740描述的固化处理实质相似。例如，固化处理是在约140摄氏度与约220摄氏度之间的温度下执行的，持续介于约15分钟与约45分钟之间的时间。
然后，在操作1106和图12C处，通过激光烧蚀对中间核心组件612进行选择性的图案化。操作1106处的激光烧蚀处理在新扩大的绝缘层618中形成一个或多个再分布过孔1253，并暴露出期望的电气互连结构1044，以用于其接触点的再分布。在某些实施方式中，再分布过孔1253的直径实质上与贯通组件的过孔613的直径相似或更小。例如，再分布过孔1253的直径介于约5微米与约600微米之间，如直径介于约10微米与约50微米之间，如约20微米与约30微米之间。在某些实施方式中，操作1106处的激光烧蚀处理是利用CO2激光执行的。在某些实施方式中，操作1106处的激光烧蚀处理是利用UV激光执行的。在另一个实施方式中，操作1106处的激光烧蚀处理是利用绿色激光执行的。在一个例子中，激光源可以产生脉冲激光束，其频率介于约100千赫与约1000千赫之间。在一个例子中，激光源被配置为输送波长介于约100纳米与约2000纳米之间的脉冲激光束，脉冲持续时间介于约10E-4纳秒与约10E-2纳秒之间，脉冲能量介于约10微焦耳与约300微焦耳之间。
在金属包覆层114、414形成在核心基板102上的实施方式中(示于图1B中)，中间核心组件612也可以在操作1106处被图案化，以形成穿过延伸的绝缘层618的一个或多个包覆层过孔123。因此，对于具有一个或多个再分布层的半导体核心组件，包覆层过孔123可以与再分布过孔1253同时形成，而不是在操作518或750处与贯通组件的过孔613一起形成包覆层过孔123。然而，在某些其他的实施方式中，包覆层过孔123可以最初在操作518或750处被图案化，之后用包覆层连接件116进行金属化，然后在操作1106处穿过延伸的绝缘层618进行延伸或延长。
在操作1108和图12D处，在绝缘层618的一个或多个表面上可选地形成粘合层1240和/或晶种层1242。在某些实施方式中，粘合层1240和晶种层1242分别与粘合层1040和晶种层1042实质相似。例如，粘合层1240由钛、氮化钛、钽、氮化钽、锰、氧化锰、钼、氧化钴、氮化钴或任何其他合适的材料或其组合形成。在某些实施方式中，粘合层1240的厚度介于约10纳米与约300纳米之间，如厚度介于约50纳米与约150纳米之间。例如，粘合层1240的厚度介于约75纳米与约125纳米之间，例如约100纳米。粘合层1240可以通过任何合适的沉积处理来形成，包括但不限于CVD、PVD、PECVD、ALD等。
晶种层1242由导电材料形成，如铜、钨、铝、银、金或任何其他合适的材料或其组合。在某些实施方式中，晶种层1242的厚度介于约0.05微米与约0.5微米之间，例如约0.1微米与约0.3微米之间。例如，晶种层1242的厚度介于约0.15微米与约0.25微米之间，例如约0.2微米。与粘合层1240类似，晶种层1242可以由任何合适的沉积处理形成，例如CVD、PVD、PECVD、ALD干式处理、湿式化学镀处理等。在某些实施方式中，在中间核心组件612上形成钼粘合层1240和铜晶种层1242，以减少在操作1122处的后续晶种层蚀刻处理期间形成的底切。
在分别与图12E、图12F和图12G对应的操作1110、1112和1114处，将旋涂/喷涂或干式抗蚀膜1250(例如光刻胶)施加在中间核心组件612的晶种表面上，并随后进行图案化和显影。在某些实施方式中，在放置抗蚀膜1250之前，将粘合促进剂(未示出)施加到中间核心组件612。抗蚀膜1250的曝光和显影导致了再分布过孔1253的打开，并在某些实施方式中，导致包覆层过孔123的打开。因此，抗蚀膜1250的图案化可以通过选择性地将抗蚀膜1250的部分暴露于UV辐射，随后通过湿式处理(如湿式蚀刻处理)对抗蚀膜1250进行显影来执行。在某些实施方式中，抗蚀膜显影处理是一种湿式蚀刻处理，它利用对期望材料有选择性的缓冲蚀刻处理。在其他的实施方式中，抗蚀膜显影处理是利用含水蚀刻处理的湿式蚀刻处理。任何合适的湿式蚀刻剂或湿式蚀刻剂组合都可以用于抗蚀膜的显影处理。
在分别与图12H和图12I对应的操作1116和1118处，再分布连接件1244通过暴露的再分布过孔1253形成，之后，移除抗蚀膜1250。在某些实施方式中，包覆层连接件116也在操作1116处通过暴露的包覆层过孔123形成。在某些实施方式中，抗蚀膜1250是经由湿式处理移除的。如图12H和图12I中所描绘，再分布连接件1244填充再分布过孔1253，并在抗蚀膜1250被移除后可以从中间核心组件612的表面突出。在某些实施方式中，再分布连接件1244是由铜形成的。在其他实施方式中，再分布连接件1244是由任何合适的导电材料形成的，包括但不限于铝、金、镍、银、钯、锡等。可以利用任何合适的方法来形成再分布连接件1244，包括电镀和无电沉积。
在操作1120和图12J处，将具有在其上形成的再分布连接件1244的中间核心组件612暴露于与操作970的处理实质相似的晶种层蚀刻处理。在某些实施方式中，晶种层蚀刻是一种湿式蚀刻处理，包括中间核心组件612的冲洗和干燥。在某些实施方式中，晶种层蚀刻处理是一种湿式蚀刻处理，它利用对晶种层1242的期望材料有选择性的缓冲蚀刻处理。在其他实施方式中，蚀刻处理是利用含水蚀刻处理的湿式蚀刻处理。任何合适的湿式蚀刻剂或湿式蚀刻剂组合都可以用于晶种层蚀刻处理。
在操作1120处的晶种层蚀刻处理完成后，一个或多个额外的再分布层1260可以利用上述的顺序和处理在中间核心组件612上形成，如图12L所示。例如，一个或多个额外的再分布层1260可以形成在第一再分布层1260和/或中间核心组件612的相对表面上，如主要表面1007。在某些实施方式中，一个或多个额外的再分布层1260可以由基于聚合物的电介质材料形成，例如可流动的堆积材料，其与第一再分布层1260和/或绝缘层618的材料不同。例如，在一些实施方式中，绝缘层618可以由填充有陶瓷纤维的环氧树脂形成，而第一再分布层和/或任何额外的再分布层1260则由聚酰亚胺、BCB和/或PBO形成。或者，在形成期望数量的再分布层1260后，在操作1122和图12K处，在形成期望数量的再分布层1260后，可以从中间核心组件612单分出一个或多个半导体核心组件1270。
上面参考图1-图12L所描述的方法和结构与具有高I/O密度和相对较小的垂直尺寸的薄型封装架构相关，因此促进改进信号完整性和功率输送。如前所述，由于其部件之间的CTE不匹配，和/或用于这种薄型封装结构的相对较长但狭窄(例如，薄)的基板，在其组装/制造期间可能会发生不需要的基板翘曲和/或基板塌陷。因此，在上述封装结构上形成加强框架可以减少或消除翘曲的发生，而不会对整个封装功能性有负面影响。
图13说明了依据本公开内容的某些实施方式的利用例如如上所述的中间核心组件612来形成具有加强框架1410的fcBGA型封装结构的代表性方法1300的流程图。图14A-图14J示意性地说明了在方法1300的不同阶段的中间核心组件612的横截面图。为了明确起见，图13和图14A-图14J在本文被一起描述。
请注意，虽然图13和图14A-图14J的操作被描述为利用中间核心组件612，但其方法也可以在先前单分的半导体核心组件1270上执行。此外，尽管图13和图14A-图14J是参考在fcBGA型封装结构上形成加强框架来描述的，但下面描述的操作也可以在其他类型的器件上执行，如PCB组件、PCB间隔件组件、芯片载体和中间载体组件(例如用于显卡)、存储器堆叠等。
方法1300一般从操作1302和图14A开始，其中焊接掩模1466a被施加到中间核心组件612的“前侧”或“器件侧”表面。例如，焊接掩模1466a被施加到中间核心组件612的主要表面1005。一般来说，焊接掩模1466a的厚度介于约10微米与约100微米之间，例如介于约15微米与约90微米之间。例如，焊接掩模1466a的厚度介于约20微米与约80微米之间。
在某些实施方式中，焊接掩模1466a是一种热固性环氧树脂液体，其通过图案化的编织网丝印在中间核心组件612的器件侧的绝缘层618上。在某些实施方式中，焊接掩模1466a是液体光可成像焊接掩模(liquid photo-imageable solder mask,LPSM)或液体光可成像油墨(liquid photo-imageable ink,LPI)，其被丝印或喷涂到中间核心组件612的器件侧上。然后，在随后的操作中，对液体光可成像焊接掩模1466a进行曝光和显影，以形成期望的图案。在其他实施方式中，焊接掩模1466a是干膜光可成像焊接掩模(dry-filmphoto-imageable solder mask,DFSM)，其被真空层压在中间核心组件612的器件侧上，然后在后续操作中曝光和显影。在这样的实施方式中，在焊接掩模1466a中界定图案后，执行热固化或紫外固化。
在操作1304和图14B处，将中间核心组件612翻转过来，并且将第二焊接掩模1466b施加到中间核心组件612的“背侧”或“非器件侧”表面。例如，焊接掩模1466b被施加到中间核心组件612的主要表面1007。一般来说，焊接掩模1466b与焊接掩模1466a实质相似，然而在某些实施方式中，焊接掩模1466b是选自上述焊接掩模的类型/材料的与焊接掩模1466a不同的类型或材料。
在操作1306和图14C处，将中间核心组件612翻转回去，并对焊接掩模1466a进行图案化，以在其中形成过孔1403a。过孔1403a在中间核心组件612的器件侧暴露出期望的互连结构1044和/或再分布连接件1244，以将指定信号路由到正在制造的封装的外表面。
在某些实施方式中，焊接掩模1466a可以经由上述方法进行图案化。在另一些实施方式中，焊接掩模1466a是通过例如激光烧蚀来图案化的。在这样的实施方式中，激光烧蚀图案化处理可以利用CO2激光、UV激光或绿色激光执行。例如，激光源可以产生脉冲激光束，其频率介于约100千赫与约1000千赫之间。在一个例子中，激光源被配置为输送波长介于约100纳米与约2000纳米之间的脉冲激光束，脉冲持续时间介于约10E-4纳秒与约10E-2纳秒之间，脉冲能量介于约10微焦耳与约300微焦耳之间。
在操作1308和图14D处，将中间核心组件612再次翻转过去，并对焊接掩模1466b进行图案化，以在其中形成过孔1403b。与过孔1403a类似，过孔1403b在中间核心组件612上暴露出期望的互连结构1044和/或再分布连接件1244，以将指定信号路由到正在制造的封装的外表面。一般来说，焊接掩模1466b可以经由上述任何方法形成，包括激光烧蚀。
在对中间核心组件612的两侧进行图案化后，在操作1310和图14E处，中间核心组件612被传输到固化架，在该固化架上，附接有焊接掩模1466a、1466b的中间核心组件612被完全固化。在某些实施方式中，固化处理是在约80摄氏度与约200摄氏度之间的温度下执行的，持续介于约10分钟与约80分钟之间的时间，例如，温度介于约90摄氏度与约200摄氏度之间，持续介于约20分钟与约70分钟之间的时间。例如，固化处理在约180摄氏度的温度下执行，持续约30分钟的时间，或在约100摄氏度的温度下执行，持续约60分钟的时间。在另外的实施方式中，操作1310处的固化处理是在环境(例如，大气)压力条件下或接近环境压力的条件下执行的。
在操作1312和图14F处，在中间核心组件612的器件侧和非器件侧两者上执行电镀处理，以分别在中间核心组件612的器件侧(例如，包括表面1005的一侧，所示为朝上)和非器件侧(例如，包括表面1007的一侧，所示为朝下)形成导电层1470a和1470b。如图14F所示，电镀导电层1470a、1470b通过器件侧的过孔1403a和非器件侧的过孔1403b延伸互连结构1044和/或再分布连接件1244，以促进它们与其他器件和/或封装结构的电连接。
每个导电层1470a和1470b是由通过化学镀形成的一个或多个金属层形成的。例如，在某些实施方式中，每个导电层1470a和1470b包括由化学镀镍浸金(electrolessnickel immersion gold,ENIG)或化学镀镍化学镀钯浸金(electroless nickelelectroless palladium immersion gold,ENEPIG)形成的覆盖有薄的金层和/或钯层的化学镀镍层。然而，其他金属材料和电镀技术也在考虑之列，包括软铁磁性金属合金和高导电性纯金属。在某些实施方式中，导电层1470a和/或1470b是由铜、铬、锡、铝、镍铬、不锈钢、钨、银等的一个或多个层形成的。
在某些实施方式中，每个导电层1470a和/或1470b在中间核心组件612的器件侧或非器件侧具有约0.2微米与约20微米之间的厚度，例如介于约1微米与约10微米之间。在导电层1470a和1470b的电镀期间，暴露的互连结构1044和/或再分布连接件1244从中间核心组件612并穿过焊接掩模1466a、1466b进一步向外延伸，以促进在后续的制造操作中与其他器件进一步耦合。
在操作1314和图14G处，在中间核心组件612的器件侧和非器件侧两者上执行焊盘焊接(solder-on-pad；SOP)处理，以分别在中间核心组件612的器件侧和非器件侧形成焊垫1480a和1480b。例如，在某些实施方式中，将焊料施加到过孔1403a、1403b，然后进行回流焊，接着进行诸如压印(coining)的平坦化处理，以形成焊垫1480a、13480b的实质平坦表面。
在操作1316和图14H处，将粘合剂1490施加到焊接掩模1466a的期望区域/表面(其例如在器件侧)，加强框架1410将附接在这些区域/表面上。在某些实施方式中，粘合剂1490包括层压的粘合剂材料、裸片附接膜、粘合剂膜、胶水、蜡等。在某些实施方式中，粘合剂1490是一层与绝缘层618的电介质材料类似的电介质材料，例如具有陶瓷填料的环氧树脂材料。粘合剂1490可以通过机械轧制、压制、层压、旋涂、刮刀法(doctor-blading)等方式施加到焊接掩模1466a。
然而，在某些实施方式中，将粘合剂1490直接施加到加强框架1410，然后将其附接到中间核心组件612的焊接掩模1466a，而不是将粘合剂1490施加到焊接掩模1466a。在这样的实施方式中，当使用裸片附接膜或粘合剂膜作为粘合剂1490时，在加强框架1410被结构化/图案化时，该膜可以被修剪成加强框架1410的横向尺寸。
在将粘合剂1490施加到中间核心组件612上之后，在操作1318和图14I处，将加强框架1410附接到粘合剂1490。如所示，加强框架1410包括一个或多个开口1417，在后续的操作中可以将半导体裸片附接在其内。为了形成开口1417，在操作1316之前，可以经由上述参考图3和图4A-4D所描述的方法对加强框架1410进行图案化。
在操作1320和图14J处，将一个或多个半导体裸片1420经由焊料凸点1424与通过中间核心组件612的器件侧的开口1417暴露的焊垫1480a电性耦合；球栅阵列(BGA)1440被安装到非器件侧的焊垫1480b；并且中间核心组件612被单分成一个或多个电气功能的fcBGA型封装器件1400(在单分的半导体核心组件1270上执行图13和图14A-图14J的操作的实施方式中，不需要进一步的单分)。在某些实施方式中，BGA 1440经由电化学沉积来形成，以形成C4型或C2型凸点。在某些实施方式中，半导体裸片1420经由倒装芯片裸片附接处理耦合到焊垫1480a，其中半导体裸片1420被倒置，其触点或结合垫1422被连接到焊垫1480a。在某些例子中，触点1422和焊垫1480a的连接是经由大量回流或热压结合(thermo-compression bonding；TCB)完成的。在这样的例子中，毛细管底部填充(underfill)、不导电糊剂或不导电膜可以在半导体裸片1420与中间核心组件612之间层压。在某些实施方式中，半导体裸片1420和/或BGA 1440在加强框架1410的附接之前被耦合到中间核心组件612，此后中间核心组件612被单分。
在单分后，每个单分的封装器件1400此后可以与其他半导体器件和封装以各种2.5D和3D布置和架构(例如同质或异质3D堆叠系统)集成在一起。一般来说，当将加强框架(例如加强框架1410)合并到封装器件1400中，然后将其集成到更大的堆叠系统中时，封装器件1400的翘曲的有益减少进一步延伸到整个系统。也就是说，加强封装器件1400的结构完整性，进而又减少了整个集成系统的翘曲或塌陷的可能性。
图15示意性地说明了依据本文所述的实施方式的示例堆叠系统1500的横截面侧视图，该系统集成了上面形成有加强框架1410的封装器件1400，从而改进了系统1500的结构完整性。如所示，除了封装器件1400，示例系统1500进一步包括：可以垂直堆叠或并排设置的一个或多个PCB 1520；在存储器裸片与中央处理单元(CPU)核心或逻辑裸片之间具有大并行互连密度的高带宽存储器(HBM)模块1530；以及一个或多个热交换器1510。在图15的例子中，封装器件1400的半导体裸片1420可以代表图形处理单元(GPU)，其经由穿过核心基板602设置的互连结构1044以及焊料凸点1424和BGA 1440与HBM 1530电性耦合。封装器件1400可以经由例如形成在其非器件侧的再分布连接件1244和形成在PCB 1520上的针脚连接器1522与PCB 1520电性连接。
热交换器1510(例如散热器)的集成通过传输由例如半导体裸片1420、HBM 1530和/或硅核心基板602所传导的热，改进了封装器件1400的散热和热特性，从而改进了系统1500的散热和热特性。改进的散热，进而又进一步提高了翘曲的可能性。合适类型的热交换器1510包括针式散热器、直式散热器、扩口式散热器等，它们可以由任何合适的材料形成，如铝或铜。在某些实施方式中，热交换器1510是由挤压铝形成的。在某些实施方式中，热交换器1510直接与集成在系统1500内的一个或多个半导体裸片附接，例如半导体裸片1420和HBM模块1530的一个或多个裸片，如图15所示。在其他实施方式中，热交换器1510直接地或经由绝缘层618间接地与核心基板602附接。这种布置与传统的PCB相比特别有益，因为传统的PCB是由导热率低的玻璃强化环氧树脂层压结构形成的，对其来说，增设热交换器不会有什么价值。
图16示意性地说明了依据本文所述的实施方式的封装器件1400的器件配置1600的横截面侧视图，该封装器件除了堆叠在其上的至少一个半导体裸片1420以外，还具有嵌入在其中的至少一个半导体裸片1620。半导体裸片1620可以是任何合适的裸片或芯片类型，包括存储器裸片、微处理器、复杂的片上系统(SoC)或标准裸片。合适类型的存储器裸片包括DRAM裸片或NAND闪存存储器裸片。在另一个例子中，半导体裸片1620包括数字裸片、模拟裸片或混合裸片。一般来说，半导体裸片1620可以由与核心基板602、半导体裸片1402和/或加强框架110的材料实质相似的材料形成，例如硅材料。利用由核心基板102、半导体裸片1420和/或加强框架110的相同或类似材料形成的半导体裸片1620，有利于它们之间的CTE匹配，从而基本上消除了组装期间的翘曲发生。
如图16所示，每个半导体裸片1620被设置在形成于封装器件1400的核心基板602中的空腔1603内，并通过绝缘层618进一步嵌入其中，使得其所有侧面都与绝缘层618接触。空腔1603可以通过上面参考图3和图4A-图4D所描述的方法(例如激光烧蚀)形成在核心基板602中，并且半导体裸片1620可以在绝缘层618层压在核心基板602上之前，被放置在空腔1603中(见上面参考图5、图6A-图6I、图7和图8A-图8E的描述)。
在某些实施方式中，每个空腔1603的横向尺寸介于约0.5毫米与约50毫米之间，例如介于约3毫米与约12毫米之间，例如介于约8毫米与约11毫米之间，这取决于在器件制造期间嵌入其中的半导体裸片1620的尺寸和数量。在某些实施方式中，空腔1603的尺寸与嵌入(例如集成)在其中的半导体裸片1620的横向尺寸实质相似。例如，每个空腔1603被形成为使其横向尺寸超过半导体裸片1620的那些横向尺寸达小于约150微米，如小于约120微米，如小于100微米。减少空腔1603和嵌入其中的半导体裸片1620的尺寸差异可以减少此后所需的间隙填充电介质材料(例如，绝缘层618)的量。
在绝缘层618的层压之后，贯通组件的过孔613可以形成在绝缘层618中，以暴露半导体裸片1620的一个或多个触点1622，并且互连结构1044和/或再分布连接件1244可以例如通过贯通组件的过孔613进行电镀，以将半导体裸片1620与封装器件1400的表面电性连接(见上面参考图9和图10A-图10H的描述)(这里，半导体裸片1620被电性路由到封装器件1400的器件侧的表面1005)。互连结构1044和/或再分布连接件1244可以进一步经由例如焊接凸点等与一个或多个器件和/或系统电性耦合。例如，如图16所示，非器件侧的互连结构1044和再分布连接件1244经由BGA 1440与PCB 1520电性耦合。
图17示意性地说明了依据本文所述的实施方式的封装器件1400的另一个器件配置1700的横截面侧视图。如图17所示，盖体1710被附接到加强框架1410，并覆盖堆叠在封装器件1400上并与之电性耦合的半导体裸片1420。一些传统的集成电路，如微处理器或GPU，在操作期间会产生大量的热量，必须将其传输出去，以避免器件损坏甚至停机。对于这样的器件，盖体1710用作保护盖以及导热途径。此外，盖体1710为封装器件1400提供了额外的结构补强，该封装器件已经包括形成在其上的加强框架1410。因此，与传统的封装结构相比，器件配置1700有利于改进散热和热特性，以及改进结构完整性。
一般来说，盖体1710具有多边形或圆环形的形状，并由包括任何合适的基板材料的图案化基板所形成。在某些实施方式中，盖体1710可以由包括与加强框架1410和核心基板602实质相似的材料的基板形成，从而匹配其热膨胀系数(CTE)，并减少或消除组装期间器件配置1700翘曲的风险。例如，盖体1710可以由III-V族化合物半导体材料、硅(其例如具有约1与约10欧姆-com之间的电阻率或约100W/mK的电导率)、结晶硅(例如Si<100>或Si<111>)、氧化硅、硅锗、掺杂或未掺杂的硅、未掺杂的高电阻率硅(例如，具有较低溶解氧含量和约5000与约10000欧姆-厘米之间的电阻率的浮动区硅)、掺杂或未掺杂的多晶硅、氮化硅、碳化硅(其例如具有约500W/mK的电导率)、石英、玻璃(例如，硼硅酸盐玻璃)、蓝宝石、氧化铝和/或陶瓷材料所形成。在某些实施方式中，盖体1710包括单晶p型或n型硅。在某些实施方式中，盖体1710包括多晶p型或n型硅。
盖体1710的厚度T4介于约50微米与约1500微米之间，例如厚度T4介于约100微米与约1200微米之间。例如，盖体1710的厚度T4介于约200微米与约1000微米之间，例如厚度T4介于约300微米与约775微米之间，例如厚度T4为约750微米或775微米。在另一个例子中，盖体1710的厚度T4介于约100微米与约700微米之间，例如厚度T4介于约200微米与约500微米之间。在另一个例子中，盖体1710的厚度T4介于约800微米与约1400微米之间，例如厚度T4介于约1000微米与约1200微米之间。在又另一个例子中，盖体1710的厚度T4大于约1200微米。
盖体1710经由任何合适的方法附接到加强框架1410。例如，如图17所示，盖体1710可以经由粘合剂1790与加强框架1410附接，该粘合剂可以包括层压的粘合剂材料、裸片附接膜、粘合剂膜、胶水、蜡等。在某些实施方式中，粘合剂1790是一层未固化的电介质材料，其类似于绝缘层618的电介质材料，例如具有陶瓷填料的环氧树脂材料。
盖体1710除了被附接到加强框架1410之外，盖体1710还经由热界面材料(TIM)层1792间接附接到半导体裸片1420，以便为半导体裸片1420提供导热途径。一般来说，TIM层1792消除了半导体裸片1420与盖体1720之间的空气间隙或空间，以消除其之间的界面的空气间隙或空间(这些空气间隙或空间起到热绝缘的作用)，以最大限度地提高导热和散热。在某些实施方式中，TIM层1792包括导热膏、导热粘合剂(例如胶水)、导热带、底部填充材料或灌封化合物。在某些实施方式中，TIM层1792是与绝缘层618的材料实质相似的可流动电介质材料的薄层，例如带有氧化铝或氮化铝填料的可流动环氧树脂。
总而言之，本文所述的方法和器件架构与实施传统加强技术的半导体封装方法和结构(如并入可能会产生不需要的天线效应的金属加强层(如虚设铜加强层)、缝合接地过孔等)相比提供了多种优势。这样的优势包括构建例如倒装芯片型的BGA封装结构，在集成(例如嵌入或堆叠)的硅半导体裸片、硅基板核心以及硅加强框架之间具有匹配的CTE，从而大大减少或消除了组装和处理期间的翘曲。利用本文所述的加强框架，可以进一步能够用更薄但更宽的封装基板进行更大的芯片到基板凸点-间距缩放，以用于高性能计算(HPC)应用。由于加强框架可以通过硅基板构造方法来进行图案化，加强框架可以很容易地与目前的封装组装方法集成在一起，从而产生成本和时间效率高的缓解翘曲的解决方案。
虽然上述内容是针对本公开内容的实施方式，但在不偏离其基本范围的情况下，可以设计出本公开内容的其他和进一步的实施方式，并且其范围是由随附权利要求书确定的。

Claims (20)

1.一种半导体器件组件，包括：
硅芯，包括：
第一侧，所述第一侧与第二侧相对，
其中所述硅芯具有从所述第一侧穿过所述硅芯到所述第二侧的过孔；
氧化物层，所述氧化物层位于所述第一侧和所述第二侧上；以及一个或多个导电互连结构，所述一个或多个导电互连结构通过所述过孔，并且具有在所述第一侧和所述第二侧处暴露的表面；
绝缘层，所述绝缘层位于所述第一侧和所述第二侧的所述氧化物层上方和所述过孔内；
第一再分布层，所述第一再分布层位于所述第一侧上；以及
硅加强框架，所述硅加强框架位于所述第一侧上的所述绝缘层和所述第一再分布层上方，所述加强框架的外表面实质上沿着所述半导体器件组件的周边设置。
2.根据权利要求1所述的半导体器件组件，其中所述硅加强框架由与所述硅芯实质相同的材料所形成。
3.根据权利要求1所述的半导体器件组件，其中所述硅加强框架所具有的热膨胀系数(CTE)与所述硅芯的CTE实质匹配。
4.根据权利要求1所述的半导体器件组件，其中所述硅加强框架中形成有开口。
5.根据权利要求4所述的半导体器件组件，其中所述半导体器件组件进一步包括设置在所述硅加强框架的所述开口内的第一半导体裸片。
6.根据权利要求5所述的半导体器件组件，其中所述第一半导体裸片通过倒装晶片附接电性耦合至所述再分布层的一个或多个触点。
7.根据权利要求5所述的半导体器件组件，其中所述硅加强框架所具有的热膨胀系数(CTE)与所述硅芯的CTE和所述第一半导体裸片的CTE实质匹配。
8.根据权利要求5所述的半导体器件组件，进一步包括：第二半导体裸片，所述第二半导体裸片通过球栅阵列(BGA)电性耦合至所述半导体器件组件的所述第二侧上的一个或多个电触点。
9.根据权利要求1所述的半导体器件组件，其中所述硅芯的厚度小于约200微米，并且其中所述加强框架的厚度大于约500微米。
10.根据权利要求1所述的半导体器件组件，其中所述硅加强框架具有形成在所述硅加强框架的一个或多个表面上方的金属层。
11.根据权利要求10所述的半导体器件组件，其中所述金属层包括镍。
12.根据权利要求1所述的半导体器件组件，进一步包括：半导体裸片，所述半导体裸片设置在所述硅芯的空腔内，并且嵌入在所述绝缘层内，其中所述半导体裸片的6个或更多个表面与所述绝缘层接触。
13.一种半导体器件组件，包括：
硅芯，包括：
第一侧，所述第一侧与第二侧相对，
其中所述硅芯具有从所述第一侧穿过所述硅芯延伸到所述第二侧的过孔；
金属层，所述金属层位于所述第一侧和所述第二侧上，并且与电性耦合至地；以及
一个或多个导电互连结构，所述一个或多个导电互连结构通过所述过孔，并且具有在所述第一侧和所述第二侧处暴露的表面；
绝缘层，所述绝缘层位于所述第一侧和所述第二侧上的所述金属层上方和所述过孔内；
第一再分布层，所述第一再分布层位于所述第一侧上；以及
硅加强框架，所述硅加强框架位于所述第一侧上的所述绝缘层和所述第一再分布层上方，所述加强框架的外表面实质上沿着所述半导体器件组件的周边设置。
14.根据权利要求13所述的半导体器件组件，其中所述硅加强框架由与所述硅芯实质相同的材料所形成。
15.根据权利要求14所述的半导体器件组件，其中所述硅加强框架所具有的热膨胀系数(CTE)与所述硅芯的CTE实质匹配。
16.根据权利要求13所述的半导体器件组件，其中所述硅加强框架中形成有开口。
17.根据权利要求16所述的半导体器件组件，其中所述半导体器件组件进一步包括设置在所述硅加强框架的所述开口内的第一半导体裸片。
18.根据权利要求17所述的半导体器件组件，其中所述第一半导体裸片通过倒装晶片附接电性耦合至所述再分布层的一个或多个触点。
19.根据权利要求17所述的半导体器件组件，其中所述硅加强框架所具有的热膨胀系数(CTE)与所述硅芯的CTE和所述第一半导体裸片的CTE实质匹配。
20.一种半导体器件组件，包括：
硅芯，包括：
第一侧，所述第一侧与第二侧相对，
其中所述硅芯具有从所述第一侧穿过所述硅芯延伸到所述第二侧的过孔；
氧化物层，所述氧化物层位于所述第一侧和所述第二侧上；以及一个或多个导电互连结构，所述一个或多个导电互连结构通过所述过孔，并且具有在所述第一侧和所述第二侧处暴露的表面；
绝缘层，所述绝缘层位于所述第一侧和所述第二侧的所述氧化物层上方和所述过孔内；
第一再分布层，所述第一再分布层位于所述第一侧上；以及
硅加强框架，硅加强框架在所述硅芯的所述第一侧上与所述氧化物层接触，所述加强框架的外表面实质上沿着所述硅芯的周边设置。
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