CN118041357A

CN118041357A - 一种面向存内计算的低功耗sar adc装置

Info

Publication number: CN118041357A
Application number: CN202410318307.XA
Authority: CN
Inventors: 张盛; 柯悦
Original assignee: Shenzhen International Graduate School of Tsinghua University
Current assignee: Shenzhen International Graduate School of Tsinghua University
Priority date: 2024-03-20
Filing date: 2024-03-20
Publication date: 2024-05-14

Abstract

一种面向存内计算的低功耗SAR ADC装置，包括包含采样电路、比较器、CDAC电容阵列、以及SAR LOGIC；其中，所述采样电路将模拟信号初步处理后，传递给所述比较器；所述比较器通过动态Latch进行信号比较，并将比较结果传递给所述SAR LOGIC；所述SAR LOGIC根据比较结果，通过真单相时钟分频器TSPC‑DFF优化逻辑时序，以控制所述CDAC电容阵列进行相应操作；所述CDAC电容阵列根据所述SAR LOGIC的控制，通过开关切换电容极板以实现信号处理，并将处理后的信号反馈给所述比较器进行下一轮的比较。该SAR ADC装置实现小面积、高速和低能耗，提升能效。

Description

一种面向存内计算的低功耗SAR ADC装置

技术领域

本发明涉及数字处理技术领域，特别是涉及一种面向存内计算的低功耗SAR ADC装置。

背景技术

SAR ADC的基本结构通常包括采样电路、比较器、电容阵列、SAR LOGIC等。在完成电路设计后，通过流片进行芯片测试以验证所设计方法的可靠性。

目前深度学习加速面临的巨大挑战是在计算单元和内存单元之间频繁的数据来回移动，也就是冯·诺依曼架构的“存储墙”和“功耗墙”问题。为此，存内计算(CIM)被认为是一种有前途的范例，因为它将计算直接引入内存子阵列，通过在数据所在的原位进行计算，从根本上颠覆冯·诺伊曼架构。然而，对于CIM混合信号计算来说，通常采用列共享ADC的方式，随着计算量的增加，设计CIM宏的主要挑战之一是模拟/数字域转换器处理多比特信息的巨大开销，ISAAC架构报告称，ADC占CIM总功率的58％，占总面积的31％，如大多数报告的CIM设计所示，ADC是面积/功率效率的主要瓶颈。因此，在硬件限制下，如何设计一个紧凑的低功耗ADC应用于CIM阵列中是追求CIM能效的一个痛点。

一般而言，提高CIM的能效至关重要，而最重要的一点便是降低CIM中外围读出电路ADC的功耗，因此，如何降低CIM中ADC的能耗进而提高CIM的能效是本领域的重要课题之一。

需要说明的是，在上述背景技术部分公开的信息仅用于对本申请的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的主要目的在于克服上述背景技术的缺陷，提供一种面向存内计算的低功耗SAR ADC装置，实现应用于CIM场景下的低精度、高速、低功耗小面积SAR ADC，提高CIM的能效。

为实现上述目的，本发明采用以下技术方案：

一种面向存内计算的低功耗SAR ADC装置，包括包含采样电路、比较器、CDAC电容阵列、以及SAR LOGIC；其中，所述采样电路将模拟信号初步处理后，传递给所述比较器；所述比较器通过动态Latch进行信号比较，并将比较结果传递给所述SAR LOGIC；所述SARLOGIC根据比较结果，通过真单相时钟分频器TSPC-DFF优化逻辑时序，以控制所述CDAC电容阵列进行相应操作；所述CDAC电容阵列根据所述SAR LOGIC的控制，通过开关切换电容极板以实现信号处理，并将处理后的信号反馈给所述比较器进行下一轮的比较。

进一步地：

当时钟信号CLK_S处于高电平时，所述采样电路对模拟输入信号进行采样，将处理后的信号传递给所述比较器；

当时钟信号CLK_S变为低电平时，所述比较器的V_INN端连接到所述采样电路的输出端，而V_INP端则连接到所述CDAC电容阵列的输出端，所述SAR LOGIC控制比较器时钟CLK_C启动所述比较器，所述比较器通过动态Latch将输入信号与1/2的参考电压Vref进行比较，并将比较结果传输给所述真单相时钟分频器TSPC-DFF；

根据所述比较器的比较结果，所述SAR LOGIC通过所述真单相时钟分频器TSPC-DFF优化逻辑时序，并控制所述CDAC电容阵列进行相应操作；所述CDAC电容阵列处理后的信号反馈给所述比较器进行下一轮的比较。

进一步地，通过所述比较器中的动态Latch的输出OUTP、OUTN实现异步时序，输出OUTP、OUTN经过一级反相器后，再经过或门，生成比较完成信号valid。

进一步地，所述比较器中的动态Latch的输出OUTN经过一级反相器，OUTP保持，在RESET状态下，输出OUTN和OUTP通过NMOS晶体管和PMOS晶体管来控制，控制晶体管关断以保持上一状态，以减少所述比较器的输出的切换次数。

进一步地，所述输入信号大于1/2Vref时，所述比较结果使所述真单相时钟分频器TSPC-DFF的最高位保持为1；所述比较器完成一次比较后产生比较完成信号valid信号，valid信号在所述SAR LOGIC中通过数字逻辑处理，使所述比较器进行下一次比较；每次比较的结果反馈到所述CDAC电容阵列中，如果比较器的V_INN端的电压小于V_INP端，则所述CDAC电容阵列中相应的开关置0；依此类推，直至完成所有预定的比较次数。

进一步地，整个模数转换过程中，比较器的时钟CLK_C和比较完成信号valid根据需要翻转多次，完成一系列的采样、比较和反馈操作；每次比较后的结果存储在所述真单相时钟分频器TSPC-DFF中，并最终通过所述SAR ADC中置一的逻辑门将输出结果传给所述CDAC电容阵列，所述CDAC电容阵列根据电容阵列的比例选择切换电容开关，将输入信号的值逼近参考信号；经过逼近过程，所述真单相时钟分频器TSPC-DFF存储的多个比较结果作为最终的ADC输出。

进一步地，所述比较器配置有前置放大级以增强信号，

进一步地，所述CDAC电容阵列采用CMOS开关。

进一步地，所述CDAC电容阵列采用1fF的基准电容。

进一步地，所述1fF的基准电容采用插值结构的MOM电容。

本发明具有如下有益效果：

本发明提供应用于CIM场景下的高速、低功耗小面积的SAR ADC装置，采用异步单端输入架构，模块包含采样电路、比较器、CDAC和SAR LOGIC，其能够提高CIM的能效，结构简单，可移植性高，扩展性强。本发明的低功耗SAR ADC设计，通过采用异步单端输入架构，比较器采用动态Latch比较器，满足失调电压(offset)并消除比较器中的静态功耗，SARLOGIC采用真单相时钟分频器(TSPC-DFF)替代传统的主从触发器(MS-DFF)，优化逻辑时序，以去除冗余逻辑；本发明通过对整体架构的设计以及内部模块的优化，可以提高速度、降低功耗；有效解决了存内计算中外围电路能耗过大的问题。测试表明本发明显著降低了存内计算中外围电路的能量开销，整体提高了存内计算的能效。

优选方案中，本发明对各个模块协同工作的逻辑时序进行优化以进一步提高速度，降低功耗。

优选方案中，CDAC采用基准电容为1fF的CMOS开关电容阵列结构，以减小MOM电容在面积过大的问题并提高CDAC的建立稳定时间，

测试验证了本发明满足存内计算对低功耗ADC的需求，是一种高效、低功耗、高可靠性的SAR ADC。

本发明实施例中的其他有益效果将在下文中进一步述及。

附图说明

图1是本发明实施例的低功耗SAR ADC的设计流程图。

图2是本发明实施例的低功耗SAR ADC的设计架构图。

图3是本发明的低功耗SAR ADC的采样转换结果时序示意图。

图4是本发明实施例的低功耗SAR ADC的Symbol示意图。

图5是本发明的低功耗SAR ADC包含连线电阻、DECAP和封装连接线(bondingwire)的后仿输出结果。

图6是本发明的低功耗SAR ADC在两款不同CIM芯片中的能耗占比图。

具体实施方式

以下对本发明的实施方式做详细说明。应该强调的是，下述说明仅仅是示例性的，而不是为了限制本发明的范围及其应用。

低功耗SAR ADC设计的难点在于：对于一个传统异步SAR ADC而言，设其分辨率为N位，采样时间为t_sample，比较器比较的时间为t_comp，SAR逻辑时间为t_logic，DAC建立时间为t_DAC，reset时间为t_reset，ADC完成一次比较的时间

T_loop＝t_comp+t_logic+max{t_DAC,t_reset}

假设SAR ADC完成每次比较的时间相等，则N位SAR ADC转换成最终数

字信号输出所占用的时间为

T_sar≈t_sample+N·T_loop

SAR ADC必须在相应内完成比较器的判断、SAR逻辑控制、DAC精确建立至下次比较所需要的值，ADC在保证这些操作时间的同时想要进一步的降低每个模块的功耗很难做到的。如今，工艺水平的进步使得SAR逻辑执行操作的延时变小，进一步使功耗变小，但比较器需要保证每个corner的延时达到要求，尤其是在比较器差分输入端电压差比较小的时候，比较时间会非常大，在这种情况下，权衡功耗很难。而DAC的建立时间取决于电容阵列中基准电容的大小，电容值小，速度快，功耗也更小，但与此同时过小的电容在版图上很容易出现误差，影响最终ADC的精度。

本发明实施例提供一种面向存内计算的低功耗SAR ADC装置，包括包含采样电路、比较器、CDAC电容阵列、以及SAR LOGIC；其中，所述采样电路将模拟信号初步处理后，传递给所述比较器；所述比较器通过动态Latch进行信号比较，并将比较结果传递给所述SARLOGIC；所述SAR LOGIC根据比较结果，通过真单相时钟分频器TSPC-DFF优化逻辑时序，以控制所述CDAC电容阵列进行相应操作；所述CDAC电容阵列根据所述SAR LOGIC的控制，通过开关切换电容极板以实现信号处理，并将处理后的信号反馈给所述比较器进行下一轮的比较。

本发明的SAR ADC装置为低功耗SAR ADC设计，针对存内计算场景，采用异步单端输入架构，SAR LOGIC采用真单相时钟分频器(TSPC-DFF)替代传统的主从触发器(MS-DFF)，实现逻辑时序优化，去除冗余逻辑，具有高速和低功耗的特性，实现小面积、高速和低能耗，有效解决了CIM中ADC能耗问题，提升能效。

本发明实施例还进一步优化了比较器、电容阵列和SAR LOGIC的设计和/或逻辑时序、协同工作方式。

在一些实施例中，比较器采用带有前置放大级的动态Latch比较器来降低功耗。

在一些实施例中，CDAC电容阵列采用1fF的基准电容，利用CMOS开关采用成比例的电容阵列降低对电容准确性的要求设计，实现了小面积和高速的特性。

在一些实施例中，异步时序是通过比较器中Latch的输出OUTP、OUTN经过一级反相器，再经过或门生成比较完成信号valid实现的，输出OUTP、OUTN在RESET时为全1，所以经过反相器后再经过或门＝1，也就意味着OUTP、OUTN相异，比较完成。

在一些实施例中，比较器中Latch的输出OUTN经过一级反相器，OUTP保持，RESET状态下，分别经过NMOS晶体管和PMOS晶体管，两个晶体管关断，保持上一状态，这样减少了比较器的输出DOUT的切换次数，以降低功耗。

在一些实施例中，CDAC电容阵列采用1fF的基准电容，采用插值结构的MOM电容，以实现好的匹配并减少周围电路的干扰。

本发明实施例降低SAR ADC的功耗从电容阵列、比较器、SAR逻辑这三个方面入手，以下进一步描述具体实施例。

优选实施例中，比较器采用带有前置放大级的动态Latch比较器，动态Latch比较器相比于传统的运放比较器没有静态功耗，而通过在第一级设置放大级的方式又有效的减少了单动态Latch比较器的offset，使比较器的性能更加稳定。为了连接电容极板开关的快速切换，CDAC电容阵列使用CMOS开关，保证不同输入电压下开关均具有较小的导通电阻，同时由于开关驱动的电容较小，开关并不会占用过大的面积。在基准电容的选择上，综合热噪声、工艺电容误差、寄生电容和开关电容的切换方式这四个方面去考量，最终选择1fF。SARLOGIC模块中首先用真单相时钟分频器(TSPC-DFF)替代传统的主从触发器(MS-DFF)，动态的触发器避免了原本的D触发器的静态功耗，并通过优化逻辑时序，以去除冗余逻辑，将SARLOGIC中的时间以及功耗压到极限；通过对整体架构的设计以及内部模块的优化，可以提高速度、降低功耗，最终版图后仿完成指标后进行流片验证。

本发明实施例的SAR ADC作为模拟存内计算的重要模块之一，将乘累加计算的模拟结果转换成数字信号，便于后续数据处理，且通过避免放大器等高能耗元件，只需要单个比较器、小面积的电容阵列和数字逻辑模块，满足了低功耗，小面积，高采样率的特性。并且最终应用于两款存内计算芯片中进行流片，经过测试，性能达标，转换一次的能量极低，解决了存内计算中外围电路ADC能耗过大的问题，进而提高了存内计算的能效，在存内计算芯片中具有普适性。

如图1所示，在设计低功耗SAR ADC时，首先确定具体架构，之后进行电路设计，在设计完成后进行版图及后仿，如果后仿达到指标，则可以进行流片验证，如果无法达到指标则需在电路图重新设计，直至满足要求。对于CIM混合信号计算来说，通常采用列共享ADC的方式，这种方式通常需要考虑到布局和匹配，而用于CIM的ADC大多数都采用5bit的分辨率，在布局和精度的要求下，对比Flash ADC和SAR ADC，从面积、延迟、功耗和能量这几个方面考虑，最终确定为精度5bit、速度>600MS/s，且为低功耗小面积的SAR ADC。

为了避免片内使用高频时钟，同时提高采样速率，采用异步时序，这样也降低了功耗，模块仅设置单个时钟clkin，比较器的时钟由模块内部电路产生。对于5bit精度的异步ADC，采样率600MS/s，主时钟clkin的周期为1.5ns，其中0.3ns用于电容阵列reset和采样，1.2ns用于5次AD转换。一次AD转换时间为300ps，所以比较器的延时小于75ps，CDAC、SARLOGIC部分的延时各小于112.5ps。

图2给出了本发明实施例SAR ADC的整体架构图，下面将详细说明工作过程。模数转换过程如下：当CLK_S关闭为高关闭时，比较器的输入端均为0，同时，采样电路开始工作，对输入信号进行采样，将值保存在采样电路的电容上，CLK_S为0打开时，比较器的两个输入端V_INN端接采样电路，V_INP端接CDAC阵列，此时CDAC电容阵列最高位置1在SAR LOGIC中控制比较器的时钟CLK_C开始让比较器工作，比较器的V_INP端输入与1/2V_ref进行比较，比较器完成一次比较后，输出的值传输给真单相时钟分频器TSPC-DFF，如果输入大于1/2V_ref，则最高位仍然保持1，之后比较器完成一次比较后会产生valid信号，valid信号在SAR LOGIC中通过一些数字逻辑使比较器进行第二次比较，比较的结果同样反馈到CDAC电容阵列中，如果比较器的V_INN端的电压小于V_INP端，则使CDAC电容开关的第二位置0，以此类推，直至完成5次比较，逼近INN值。比较器比较5次的结果DOUT都存储在与比较器相连的触发器中，d<4:0>经过SAR ADC原理中置一的逻辑门将输出的结果dc<4:0>传给CDAC，CDAC根据电容阵列的比例选择切换电容开关最终将INP的值逼近INN，在逼近的过程中，触发器存储的五个结果为最终的ADC输出。在转换的过程中，比较器时钟将翻转5次，valid信号同样翻转5次，上述过程即可完成一次AD采样和转换。

图4是本发明实施例的SAR ADC的Symbol示意图，可以在CIM电路中进行调用直接应用。由于ADC中不同模块对于电压的需求是不同的，为了降低功耗，选择对内部的几个模块分别供电，有avdd_sar、avdd_com、avdd_cap、avdd，输入有来自CIM芯片输出的INN，时钟信号clkin，输出为5bit数据d<4:0>，实现异步功能的valid，以及触发器的5个时钟clk<4:0>。

SAR ADC内部模块的设计如下：

(1)为了低功耗，比较器采用带前置放大级的动态Latch比较器，输入共模0-600mv，差模信号±1mv，由于共模的范围是0-600mv，比较器放大级采用P管输入，第二级Latch的输入晶体管起始工作在饱和区，可以提供更高增益，加速比较速度，对于速度要求，主要是Latch的再生速度，需要增大gm，减小寄生电容，本质上是加快Latch状态转换的时间。输入选择P管。为了实现异步时序的功能，除了第一次比较是由主时钟触发以外，第二到第五次比较都是由valid信号触发的。Latch的输出OUTP、OUTN经过一级反相器，再经过或门生成比较完成信号valid(因为OUTP、OUTN reset时为全1，所以与非＝1也就意味着OUTP、OUTN相异，比较完成)，valid信号在SAR LOGIC中经过一系列延时，用于产生下一次比较的时钟信号。

(2)CDAC中单位电容的选取，一般综合热噪声、工艺电容误差、寄生电容和开关电容的切换方式这四个方面去考量，电容太大会导致相应的比较器带宽很大，开关也要很大，才能保证建立，然后使得功耗也很大，这里选择1fF的单位电容，较小面积的同时也提高CDAC电路的建立时间，但过小的MOM电容在版图中很难达到准确值，也容易受到周围电路的干扰，解决方法为通过开关电容阵列使电容值成比例，最终只需考虑失配问题即可，同时在版图中通过走顶层的线、走线离电容阵列远一点等合理的版图进行消除mismatch给电路带来的影响。

(3)异步时序是通过SAR LOGIC电路产生的，还用来产生对电容阵列CDAC的控制时钟信号，达到N次逐次逼近的效果，本发明中用动态TSPC触发器来替代传统的D触发器，大大降低了SAR LOGIC中的功耗，也提高了异步时序的速度。

(4)电路通过SAR ADC中的三个核心模块考虑，在满足速度需求的基础上尽可能地降低电路的功耗开销，达到低功耗设计的要求。

图5给出了版图完成后提取寄生，并且经过DECAP和bonding wire的后仿ADC输出结果，是将输出的5bit数据转换成模拟信号，与起初的输入sin信号进行对比，可以看出本发明的最终结果满足设计的指标要求，功能正常。

图6是本发明应用于QLC-ROM CIM和SRAM/ROM CIM这两款CIM芯片中经过流片后测试出的功耗占比图，在QLC-ROM CIM中占总能耗的36％，在SRAM/ROM CIM中占总能耗的25％。

以上内容是结合具体/优选的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，其还可以对这些已描述的实施方式做出若干替代或变型，而这些替代或变型方式都应当视为属于本发明的保护范围。在本说明书的描述中，参考术语“一种实施例”、“一些实施例”、“优选实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。尽管已经详细描述了本发明的实施例及其优点，但应当理解，在不脱离专利申请的保护范围的情况下，可以在本文中进行各种改变、替换和变更。

Claims

1.一种面向存内计算的低功耗SAR ADC装置，其特征在于，包括包含采样电路、比较器、CDAC电容阵列、以及SAR LOGIC；其中，所述采样电路将模拟信号初步处理后，传递给所述比较器；所述比较器通过动态Latch进行信号比较，并将比较结果传递给所述SAR LOGIC；所述SAR LOGIC根据比较结果，通过真单相时钟分频器TSPC-DFF优化逻辑时序，以控制所述CDAC电容阵列进行相应操作；所述CDAC电容阵列根据所述SAR LOGIC的控制，通过开关切换电容极板以实现信号处理，并将处理后的信号反馈给所述比较器进行下一轮的比较。

2.如权利要求1所述的面向存内计算的低功耗SAR ADC装置，其特征在于，

当控制信号CLK_S处于高电平时，所述采样电路对模拟输入信号进行采样，将处理后的信号传递给所述比较器；

3.如权利要求2所述的面向存内计算的低功耗SAR ADC装置，其特征在于，通过所述比较器中的动态Latch的输出OUTP、OUTN实现异步时序，输出OUTP、OUTN经过一级反相器后，再经过或门，生成比较完成信号valid。

4.如权利要求3所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述比较器中的动态latch的输出OUTN经过一级反相器，OUTP保持，在RESET状态下，输出OUTN和OUTP通过NMOS晶体管和PMOS晶体管来控制，控制晶体管关断以保持上一状态，以减少所述比较器的输出的切换次数。

5.如权利要求2至4任一项所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述输入信号大于1/2Vref时，所述比较结果使所述真单相时钟分频器TSPC-DFF的最高位保持为1；所述比较器完成一次比较后产生比较完成信号valid信号，valid信号在所述SARLOGIC中通过数字逻辑处理，使所述比较器进行下一次比较；每次比较的结果反馈到所述CDAC电容阵列中，如果比较器的V_INN端的电压小于V_INP端，则所述CDAC电容阵列中相应的开关置0；依此类推，直至完成所有预定的比较次数。

6.如权利要求2至5任一项所述的面向存内计算的低功耗SAR ADC装置，其特征在于，整个模数转换过程中，比较器的时钟CLK_C和比较完成信号valid根据需要翻转多次，完成一系列的采样、比较和反馈操作；每次比较后的结果存储在所述真单相时钟分频器TSPC-DFF中，并最终通过所述SAR ADC中置一的逻辑门将输出结果传给所述CDAC电容阵列，所述CDAC电容阵列根据电容阵列的比例选择切换电容开关，将输入信号的值逼近参考信号；经过逼近过程，所述真单相时钟分频器TSPC-DFF存储的多个比较结果作为最终的ADC输出。

7.如权利要求1至6任一项所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述比较器配置有前置放大级以增强信号。

8.如权利要求1至7任一项所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述CDAC电容阵列采用CMOS开关。

9.如权利要求8所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述CDAC电容阵列采用1fF的基准电容。

10.如权利要求9所述的面向存内计算的低功耗SAR ADC装置，其特征在于，所述1fF的基准电容采用插值结构的MOM电容。