CN118041346A - 一种应用于高频的带外部频率校准的时钟产生电路 - Google Patents
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 16
- 239000003990 capacitor Substances 0.000 claims description 50
- 101150110971 CIN7 gene Proteins 0.000 claims description 10
- 101150110298 INV1 gene Proteins 0.000 claims description 10
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims description 10
- HCUOEKSZWPGJIM-YBRHCDHNSA-N (e,2e)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N/O)\C(N)=O HCUOEKSZWPGJIM-YBRHCDHNSA-N 0.000 claims description 8
- 101001109689 Homo sapiens Nuclear receptor subfamily 4 group A member 3 Proteins 0.000 claims description 8
- 101000598778 Homo sapiens Protein OSCP1 Proteins 0.000 claims description 8
- 101001067395 Mus musculus Phospholipid scramblase 1 Proteins 0.000 claims description 8
- 102100022673 Nuclear receptor subfamily 4 group A member 3 Human genes 0.000 claims description 8
- 101150070189 CIN3 gene Proteins 0.000 claims description 7
- 101100508840 Daucus carota INV3 gene Proteins 0.000 claims description 7
- 101100286980 Daucus carota INV2 gene Proteins 0.000 claims description 4
- 101100397045 Xenopus laevis invs-b gene Proteins 0.000 claims description 4
- HCUOEKSZWPGJIM-IYNMRSRQSA-N (e,2z)-2-hydroxyimino-6-methoxy-4-methyl-5-nitrohex-3-enamide Chemical compound COCC([N+]([O-])=O)\C(C)=C\C(=N\O)\C(N)=O HCUOEKSZWPGJIM-IYNMRSRQSA-N 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 7
- 238000000034 method Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 7
- 230000009471 action Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000010355 oscillation Effects 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000004377 microelectronic Methods 0.000 description 1
- 230000010363 phase shift Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- 230000007306 turnover Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
- H02M3/073—Charge pumps of the Schenkel-type
- H02M3/075—Charge pumps of the Schenkel-type including a plurality of stages and two sets of clock signals, one set for the odd and one set for the even numbered stages
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
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Abstract
本发明涉及一种应用于高频的带外部频率校准的时钟产生电路包括：依次连接的电流镜电路、振荡器电路和频率校准电路；电流镜电路用于给产生偏置电流；振荡器电路用于产生时钟信号；频率校准电路，用于控制时钟产生电路的时钟输出逻辑，包括：第一逻辑状态和第二逻辑状态；第一逻辑状态时，频率校准电路输入高电平信号，输出与时钟信号同步的第一时钟控制信号；第二逻辑状态时，频率校准电路输入外部时钟信号，输出与外部时钟信号同步的第二时钟控制信号。本发明通过频率校准电路，形成了外部时钟信号优先的时钟输出逻辑，避免了振荡器电路所产生的时钟信号与外部时钟信号产生逻辑冲突，提高了时钟产生电路的工作性能。
Description
技术领域
本发明属于微电子技术领域，具体涉及一种应用于高频的带外部频率校准的时钟产生电路。
背景技术
Buck变换器作为一种常见的开关电感变换器，能实现降压功能，应用非常广泛。随着电子产品的发展，提高Buck变换器的功率密度和转换效率一直是其进行技术升级的要求。在可穿戴设备等便携式设备的供电应用中，为减少整个供电系统中无源器件的体积，需要增大Buck变换器的开关频率(一般在十几MHz以上)。因此，Buck变换器需要一个能产生稳定的高频时钟信号的时钟产生电路。
针对BUCK变换器对于高频率时钟信号的要求，时钟产生电路还需要解决以下问题：其一是由自激振荡产生的时钟信号会受到工艺误差的影响，表现出一定的偏差，以至于影响BUCK变换器的实际使用。其二是外部时钟信号在传入时，会与时钟电路自身所产生的时钟信号发生逻辑冲突，从而影响整体电路的工作。因此，需要一种能应用于高频，且能够解决外部时钟信号与产生的时钟信号之间的逻辑冲突的时钟产生电路。
发明内容
为了解决现有技术中存在的上述问题，本发明提供了一种应用于高频的带外部频率校准的时钟产生电路。本发明要解决的技术问题通过以下技术方案实现：
本发明提供了一种应用于高频的带外部频率校准的时钟产生电路，包括：依次连接的电流镜电路、振荡器电路和频率校准电路，其中，
所述电流镜电路，用于给所述振荡器电路提供偏置电流；
所述振荡器电路，用于产生时钟信号；
所述频率校准电路，用于控制时钟产生电路的时钟输出逻辑，并分别输出使能控制信号和时钟控制信号；
所述时钟产生电路的时钟输出逻辑包括：第一逻辑状态和第二逻辑状态；
在所述第一逻辑状态时，所述频率校准电路输入高电平的使能信号，分别输出第一使能控制信号和第一时钟控制信号，所述第一使能控制信号为高电平，所述第一时钟控制信号与所述时钟信号同步；
在所述第二逻辑状态时，所述频率校准电路输入外部时钟信号，分别输出第二使能控制信号和第二时钟控制信号，所述第二使能控制信号为高电平，所述第二时钟控制信号与所述外部时钟信号同步。
在本发明的一个实施例中，所述电流镜电路包括：PMOS管MP5、PMOS管MP6、PMOS管MP7、PMOS管MP8、偏置电流源I1、NMOS管MN7、NMOS管MN8、NMOS管MN9、NMOS管MN10、NMOS管MN11、NMOS管MN12、电阻R1和电阻Rtrim；
所述PMOS管MP5、所述PMOS管MP7和所述PMOS管MP8的源极均连接电源电压端VDD；
所述PMOS管MP5的栅极连接所述PMOS管MP8的栅极和漏极，漏极连接所述PMOS管MP6的源极；所述PMOS管MP6的栅极连接所述PMOS管MP7的栅极和漏极，漏极连接所述振荡器电路的偏置电流端；所述PMOS管MP7的漏极连接所述NMOS管MN8的漏极；
所述偏置电流源I1的第一端连接所述电源电压端VDD，第二端分别连接所述NMOS管MN7的漏极和所述NMOS管MN11的栅极；
所述NMOS管MN7的栅极分别连接其漏极和所述NMOS管MN8的栅极，源极连接所述NMOS管MN9的漏极；所述NMOS管MN8的源极连接所述NMOS管MN10的漏极；所述NMOS管MN9的栅极分别连接其漏极和所述NMOS管MN10的栅极；所述NMOS管MN9的源极、所述NMOS管MN10的源极和所述电阻Rtrim的第二端分别连接所述NMOS管MN12的漏极；
所述NMOS管MN11的漏极连接所述PMOS管MP8的漏极，源极连接所述电阻R1的第一端；所述电阻R1的第二端连接所述电阻Rtrim的第一端；
所述NMOS管MN12的源极连接接地端GND，栅极连接外部使能信号端，并作为所述振荡器电路的使能端。
在本发明的一个实施例中，所述电阻Rtrim包括：反相器INV3、电阻R2、电阻R3、电阻R4、NMOS管MN13、NMOS管MN14和NMOS管MN15；
所述反相器INV3的第一端连接外部控制信号端S1，第二端连接所述NMOS管MN13的栅极；
所述电阻R2、所述电阻R3和电阻R4依次串联；
所述NMOS管MN13的漏极连接所述电阻R2的第一端，源极连接所述电阻R2的第二端；所述NMOS管MN14的栅极连接外部控制信号端S2,漏极连接所述NMOS管MN13的源极，源极连接所述NMOS管MN15的漏极；所述NMOS管MN15的栅极连接外部控制信号端S3，漏极连接所述电阻R4的第一端，源极连接所述电阻R4的第二端。
在本发明的一个实施例中，，所述振荡器电路包括：PMOS管MP1、PMOS管MP2、电容C1、PMOS管MP3、PMOS管MP4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、反相器INV1、反相器INV2、NMOS管MN5、NMOS管MN6、电容C1和电容C2；
所述PMOS管MP1的源极连接所述PMOS管MP2的源极，并作为所述振荡器电路的偏置电流端；所述PMOS管MP1的栅极分别连接所述NMOS管MN1的栅极和所述PMOS管MP3的栅极，漏极分别连接所述NMOS管MN1的漏极和所述NMOS管MN5的栅极；
所述PMOS管MP3的源极连接所述电源电压端VDD，栅极连接所述PMOS管MP4的漏极，并作为所述振荡器电路的时钟信号输出端，漏极分别连接所述NMOS管MN3的漏极和所述PMOS管MP4的栅极；
所述NMOS管MN1的源极、所述NMOS管MN3的源极、所述NMOS管MN5的源极、所述NMOS管MN2的源极、所述NMOS管MN4的源极、所述NMOS管MN6的源极、所述电容C2的下极板和所述电容C3的下极板均连接所述NMOS管MN12的漏极；
所述电容C1的上极板连接所述PMOS管MP1的漏极，下极板连接所述PMOS管MP2的漏极；
所述NMOS管MN3的栅极分别连接所述反相器INV1的第一端和所述反相器INV2的第二端；所述NMOS管MN5的栅极连接所述电容C2的上极板，漏极连接所述述反相器INV1的第二端和所述反相器INV2的第一端；
所述PMOS管MP2的栅极分别连接所述NMOS管MN2的栅极和所述PMOS管MP4的栅极，漏极分别连接所述NMOS管MN2的漏极和所述NMOS管MN6的栅极；所述PMOS管MP4的源极连接所述电源电压端VDD，漏极连接所述NMOS管MN4的漏极；
所述NMOS管MN4的栅极连接所述反相器INV2的第一端；所述NMOS管MN6的栅极连接所述电容C3的上极板，漏极连接所述反相器INV2的第二端。
在本发明的一个实施例中，所述频率校准电路包括：电阻R5、反相器INV4、反相器INV5、反相器INV6、反相器INV7、反相器INV8、反相器INV9、电容C4、反相器INV10、反相器INV11、反相器INV12、电容C5、反相器INV13、反相器INV14、反相器INV15、反相器INV16、或非门NOR1、与非门NAND1、与非门NAND2和与非门NAND3；
所述电阻R5的第一端连接使能信号输入端EN，第二端连接所述反相器INV4的第一端，所述反相器INV4、所述反相器INV5、所述反相器INV6和所述反相器INV7依次串联，所述反相器INV7的第二端分别连接所述反相器INV8的第一端和所述反相器INV12的第一端；
所述反相器INV8、所述反相器INV9、所述反相器INV10和所述反相器INV11依次串联；所述电容C4串接在所述反相器INV9的第二端和所述接地端GND之间；
所述反相器INV11的第二端连接所述与非门NAND1的第一输入端，所述与非门NAND1的第二输入端连接所述或非门NOR1的输出端；
所述或非门NOR1的第一输入端连接所述振荡器电路的时钟信号输出端，第二输入端连接所述反相器INV16的第二端；所述反相器INV16的第一端分别连接所述外部使能信号端和所述与非门NAND3的第一输入端；
所述反相器INV12、所述反相器INV13、所述反相器INV14和所述反相器INV15依次串联，所述电容C5串接在所述反相器INV12的第二端和所述接地端GND之间；
所述反相器INV15的第二端作为所述频率校准电路的使能控制信号输出端；
所述与非门NAND1的输出端连接所述与非门的第一输入端；所述与非门NAND2的第二输入端连接所述反相器INV7的第二端，输出端连接所述与非门NAND3的第二输入端；所述与非门NAND3的输出端作为所述频率校准电路的时钟控制信号输出端。
与现有技术相比，本发明的有益效果在于：
本发明的应用于高频的带外部频率校准的时钟产生电路，通过振荡器电路(Oscillator，OSC)产生稳定的高频时钟信号。通过频率校准电路，形成了外部时钟信号优先的时钟输出逻辑，即在有外部时钟信号输入时，通过频率校准电路选择不输出由振荡器电路所产生的时钟信号，而是输出与外部时钟信号同步的时钟控制信号；在没有外部时钟信号输入时，则输出与振荡器电路所产生的时钟信号同步的时钟控制信号，既不会对振荡器电路的输出产生影响，也避免了与外部时钟信号产生逻辑冲突，提高了时钟产生电路的工作性能。
本发明通过在电流镜电路中设置可调节的电阻来使其输出的偏置电流与理论值相符合，从而减小了因工艺误差所产生的偏置电流偏差对输出的时钟控制信号的影响。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是本发明实施例提供的应用于高频的带外部频率校准的时钟产生电路的结构示意图；
图2是本发明实施例提供的电流镜电路和振荡器电路的电路结构示意图；
图3是本发明实施例提供的电阻Rtrim的电路结构示意图；
图4是本发明实施例提供的频率校准电路的电路结构示意图；
图5是本发明实施例提供的振荡器电路在2.7V时产生的仿真波形图；
图6是本发明实施例提供的频率校准电路的仿真波形图；
图7是本发明实施例提供的振荡器电路在5V时产生的仿真波形图。
具体实施方式
为了进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及具体实施方式，对依据本发明提出的一种应用于高频的带外部频率校准的时钟产生电路进行详细说明。
有关本发明的前述及其他技术内容、特点及功效，在以下配合附图的具体实施方式详细说明中即可清楚地呈现。通过具体实施方式的说明，可对本发明为达成预定目的所采取的技术手段及功效进行更加深入且具体地了解，然而所附附图仅是提供参考与说明之用，并非用来对本发明的技术方案加以限制。
实施例一
请参见图1，本发明提供了一种应用于高频的带外部频率校准的时钟产生电路，包括：依次连接的电流镜电路100、振荡器电路200和频率校准电路300，其中，电流镜电路100，用于给振荡器电路200提供偏置电流；振荡器电路200，用于产生时钟信号；频率校准电路300，用于控制时钟产生电路的时钟输出逻辑，并分别输出使能控制信号和时钟控制信号。
具体的，时钟产生电路的时钟输出逻辑包括：第一逻辑状态和第二逻辑状态；在第一逻辑状态时，频率校准电路300输入高电平的使能信号，分别输出第一使能控制信号和第一时钟控制信号，第一使能控制信号为高电平，第一时钟控制信号与时钟信号同步；而在第二逻辑状态时，频率校准电路300输入外部时钟信号，分别输出第二使能控制信号和第二时钟控制信号，第二使能控制信号为高电平，第二时钟控制信号与外部时钟信号同步。即通过频率校准电路300，形成了外部时钟信号优先的时钟输出逻辑，换句话说，在有外部时钟信号输入时，就输出外部时钟信号；没有外部时钟信号时，就输出振荡器电路200所产生的时钟信号，如此避免了与外部时钟信号产生逻辑冲突，也不影响时钟产生电路整体的工作。
在本实施例中，电流镜电路100，用于给振荡器电路200提供偏置电流，包括：PMOS管MP5、PMOS管MP6、PMOS管MP7、PMOS管MP8、偏置电流源I1、NMOS管MN7、NMOS管MN8、NMOS管MN9、NMOS管MN10、NMOS管MN11、NMOS管MN12、电阻R1和电阻Rtrim。
具体的，请参见图2，PMOS管MP5、PMOS管MP7和PMOS管MP8的源极均连接电源电压端VDD；PMOS管MP5的栅极连接PMOS管MP8的栅极和漏极，漏极连接PMOS管MP6的源极；PMOS管MP6的栅极连接PMOS管MP7的栅极和漏极，漏极连接振荡器电路200的偏置电流端；PMOS管MP7的漏极连接NMOS管MN8的漏极；偏置电流源I1的第一端连接电源电压端VDD，第二端分别连接NMOS管MN7的漏极和NMOS管MN11的栅极；NMOS管MN7的栅极分别连接其漏极和NMOS管MN8的栅极，源极连接NMOS管MN9的漏极；NMOS管MN8的源极连接NMOS管MN10的漏极；NMOS管MN9的栅极分别连接其漏极和NMOS管MN10的栅极；NMOS管MN9的源极、NMOS管MN10的源极和电阻Rtrim的第二端分别连接NMOS管MN12的漏极；NMOS管MN12的源极连接接地端GND，栅极连接外部使能信号端，并作为振荡器电路200的使能端；NMOS管MN11的漏极连接PMOS管MP8的漏极，源极连接电阻R1的第一端；电阻R1的第二端连接电阻Rtrim的第一端。
其中，NMOS管MN12起到了开关的作用，通过在其栅极输入外部使能信号VEN，实现对振荡器电路200使能输入控制开启的作用。
在本实施例中，通过外部控制信号控制电阻Rtrim的开启或关闭，从而改变NMOS管M11的栅源电压，进而改变了提供给振荡器电路200的偏置电流I2的大小，即通过可调节的电阻Rtrim来使电流镜电路100输出的偏置电流I2与其理论值相符合(理论值为不考虑工艺误差的影响的电流值)，减小了工艺误差的影响，以保证即使存在一定程度的工艺误差的前提下，本实施例的时钟产生电路仍然能够实现高频的时钟控制信号输出。进一步地，在本实施例中时钟控制信号的频率为20MHz。
具体地，通过改变控制信号，当减小电阻Rtrim的电阻值时，由于电阻Rtrim上的分压降低，NMOS管MN11的栅源电压会升高，从而该支路的电流值会随之增大，通过PMOS管MP8将电流信息转换为电压信息，使得PMOS管MP5的栅压减小，从而增大了偏置电流I2的电流值。
在本实施例中，电阻Rtrim的电路结构如图3所示，包括：反相器INV3、电阻R2、电阻R3、电阻R4、NMOS管MN13、NMOS管MN14和NMOS管MN15；反相器INV3的第一端连接外部控制信号端S1，第二端连接NMOS管MN13的栅极；电阻R2、电阻R3和电阻R4依次串联；NMOS管MN13的漏极连接电阻R2的第一端，源极连接电阻R2的第二端；NMOS管MN14的栅极连接外部控制信号端S2,漏极连接NMOS管MN13的源极，源极连接NMOS管MN15的漏极；NMOS管MN15的栅极连接外部控制信号端S3，漏极连接电阻R4的第一端，源极连接电阻R4的第二端。在NMOS管MN13导通时，其栅极通过反相器INV3连接的第一外部控制信号为低电平，在NMOS管MN13导通时关断时，该外部控制信号为高电平。而NMOS管MN14和NMOS管MN15的栅极分别连接的第二外部控制信号和第三外部控制信号均与第一外部控制信号相反。
在本实施例中，振荡器电路200的电路结构如图2所示，包括：PMOS管MP1、PMOS管MP2、电容C1、PMOS管MP3、PMOS管MP4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、反相器INV1、反相器INV2、NMOS管MN5、NMOS管MN6、电容C1和电容C2。
具体的，PMOS管MP1的源极连接PMOS管MP2的源极，并作为振荡器电路200的偏置电流端；PMOS管MP1的栅极分别连接NMOS管MN1的栅极和PMOS管MP3的栅极，漏极分别连接NMOS管MN1的漏极和NMOS管MN5的栅极；PMOS管MP3的源极连接电源电压端VDD，栅极连接PMOS管MP4的漏极，并作为振荡器电路200的时钟信号输出端，漏极分别连接NMOS管MN3的漏极和PMOS管MP4的栅极；NMOS管MN1的源极、NMOS管MN3的源极、NMOS管MN5的源极、NMOS管MN2的源极、NMOS管MN4的源极、NMOS管MN6的源极、电容C2的下极板和电容C3的下极板均连接NMOS管MN12的漏极；电容C1的上极板连接PMOS管MP1的漏极，下极板连接PMOS管MP2的漏极；NMOS管MN3的栅极分别连接反相器INV1的第一端和反相器INV2的第二端；NMOS管MN5的栅极连接电容C2的上极板，漏极连接述反相器INV1的第二端和反相器INV2的第一端；PMOS管MP2的栅极分别连接NMOS管MN2的栅极和PMOS管MP4的栅极，漏极分别连接NMOS管MN2的漏极和NMOS管MN6的栅极；PMOS管MP4的源极连接电源电压端VDD，漏极连接NMOS管MN4的漏极；NMOS管MN4的栅极连接反相器INV2的第一端；NMOS管MN6的栅极连接电容C3的上极板，漏极连接反相器INV2的第二端。
值得注意的是，振荡器电路200包括了两条时钟产生环路，且两条时钟产生环路具有良好的匹配性能，能够满足Buck变换器的应用场景要求，其中，第一条时钟产生环路包括：PMOS管MP1、NMOS管MN1、NMOS管MN5、电容C2、反相器INV2、NMOS管MN3和PMOS管MP4；第二条时钟产生环路包括：PMOS管MP2、NMOS管MN2、NMOS管MN4、NMOS管MN6、电容C3、反相器INV1和PMOS管MP3。设置两条时钟产生环路的目的是，通过两条时钟产生环路来回产生振荡，即总有一个环路会处于工作状态，在其中一个环路工作完成之后，会激发另一个环路来进行工作。两个环路之间相互工作，共同构成了整个时钟周期，得到一个频率恒定的时钟信号。进一步地，为了能够产生连续且稳定的振荡，本实施例的振荡器电路200满足“巴克豪森准则”，即系统信号由输入到输出再反馈到输入的相差为360°，且增益为1，也即本实施例的每一条时钟产生环路的相移最多为180°。
以时钟信号CLK由低电平跳变为高电平为例，当外部使能信号VEN为高电平时，振荡器电路200才开始正常工作，电流镜电路100为振荡器电路200提供偏置电流I2，偏置电流I2对电容C2和C3进行周期性充电。在此之前，也即整个时钟产生电路所处的芯片还未接入电压源VDD与使能信号时，电路中所有的电压都为0，电容C2和C3上也没有电荷。接下来，外部使能信号VEN到达高电平，振荡器电路200开始振荡，若PMOS管MP1率先导通，也即振荡器电路200输出的时钟信号CLK为低电平，则偏置电流I2给电容C2充电，电容C2充电使得NMOS管MN5导通，NMOS管MN4的栅压为低电平，NMOS管MN4关断，NMOS管MN3的栅压为高电平，NMOS管MN3导通，PMOS管MP2和PMOS管MP4的栅压也均为低电平，两个PMOS管均导通。同时，PMOS管MP5、PMOS管MP1和NMOS管MN1的栅压也均为高电平，PMOS管MP5与PMOS管MP1关断，NMOS管MN1导通，振荡器电路200输出的时钟信号CLK跳变为高电平，偏置电流I2也不再为电容C2和电容C3充电。
由于振荡器电路200内部的两条时钟产生环路完全对称，故时钟信号CLK再由高电平恢复为低电平的过程此处不再赘述，当时钟信号CLK恢复为低电平后，振荡器电路200完成了一个周期的充放电，得到了一个完整周期的时钟脉冲信号。再随着振荡器电路200不断循环，得到了一个频率恒定的时钟信号。
根据电流给电容进行充放电的公式I＝C2dV/dt，并做变换可以得到V＝It/C，其中，I为充电电流，C为充电电容的电容值，V为充电电容上的电压值，t为时间。令NMOS管MN5和NMOS管MN6的导通时的导通电压为VR，当两个充电电容C2和C3的充放电电路完全匹配时，将得到占空比为0.5的时钟信号。其中，得到的时钟信号的周期T，
在本实施例中，频率校准电路300的电路结构如图4所示，包括：电阻R5、反相器INV4、反相器INV5、反相器INV6、反相器INV7、反相器INV8、反相器INV9、电容C4、反相器INV10、反相器INV11、反相器INV12、电容C5、反相器INV13、反相器INV14、反相器INV15、反相器INV16、或非门NOR1、与非门NAND1、与非门NAND2和与非门NAND3。
具体的，电阻R5的第一端连接使能信号输入端EN，第二端连接反相器INV4的第一端，反相器INV4、反相器INV5、反相器INV6和反相器INV7依次串联，反相器INV7的第二端分别连接反相器INV8的第一端和反相器INV12的第一端；反相器INV8、反相器INV9、反相器INV10和反相器INV11依次串联；电容C4串接在反相器INV9的第二端和接地端GND之间；反相器INV11的第二端连接与非门NAND1的第一输入端，与非门NAND1的第二输入端连接或非门NOR1的输出端；或非门NOR1的第一输入端连接振荡器电路200的时钟信号输出端，第二输入端连接反相器INV16的第二端；反相器INV16的第一端分别连接外部使能信号端和与非门NAND3的第一输入端；反相器INV12、反相器INV13、反相器INV14和反相器INV15依次串联，电容C5串接在反相器INV12的第二端和接地端GND之间；反相器INV15的第二端作为频率校准电路300的使能控制信号输出端；与非门NAND1的输出端连接与非门的第一输入端；与非门NAND2的第二输入端连接反相器INV7的第二端，输出端连接与非门NAND3的第二输入端；与非门NAND3的输出端作为频率校准电路300的时钟控制信号输出端。
在第一逻辑状态时，频率校准电路300的使能信号输入端输入高电平的使能信号，外部使能信号VEN同时为高电平，振荡器电路200正常工作，x1_out的节点电压为高电平，频率校准电路300的使能控制信号输出端输出的使能控制信号EN_out也为高电平，x4_out的节点电压也为高电平，频率校准电路300的时钟控制信号输出端输出的时钟控制信号CLK_out和x5_out的节点电压都与振荡器电路200的时钟信号输出端输出的时钟信号CLK保持同步，输出频率为20MHz的时钟控制信号，用于供给时钟产生电路所在的芯片的内部电路使用。
在第二逻辑状态时，频率校准电路300的使能信号输入端输入20MHz的外部时钟信号，x1_out同步为20MHz的时钟信号，由于设置于电容C4和C5前端的反相器均采用宽长比极小的PMOS管，因此，当反相器INV9和反相器INV12接入低电平信号时，会使PMOS导通产生极小的充电电流，导致电容在还未上升到足够使下一级反相器翻转的电压时便又放电至0，使得x2_out和x3_out的节点电压始终保持在低电平信号。因此，使能控制信号EN_out始终为高点平，与频率校准电路300的输入高电平的使能信号时相同，频率校准电路300连接的后续电路也得以正常开启。而x4_out的节点电压始终为低电平，进而导致x5_out的节点电压时钟为高电平，从而不再与振荡器电路200的时钟信号输出的时钟信号CLK保持同步，即最终输出的时钟控制信号CLK_out与外部时钟信号同步，输出频率为20MHz的时钟控制信号。
在电源电压为2.7V，EN输入高电平时，本实施例的振荡器电路输出的时钟周期为49.98ns，开关频率为20.008MHz，占空比为0.5014。在电源电压为2.7V，EN输入20MHz的时钟信号时，本实施例的频率校准电路输出的时钟周期为50.11ns，开关频率为19.956MHz，占空比为0.5006。结合图5与图6，能够发现本实施例的应用于高频的带外部频率校准的时钟产生电路具有较好的匹配性能。
而在电源电压为5V，EN输入高电平时，本实施例的振荡器电路输出的时钟周期为52.46ns，开关频率为19MHz，占空比为0.503。对比图5与图7，能够发现本实施例的应用于高频的带外部频率校准的时钟产生电路在5V的电源电压输入时仍然有着良好的时钟输出。
本发明的应用于高频的带外部频率校准的时钟产生电路，通过振荡器电路产生稳定的高频时钟信号。通过频率校准电路，形成了外部时钟信号优先的时钟输出逻辑，即在有外部时钟信号输入时，通过频率校准电路选择不输出由振荡器电路所产生的时钟信号，而是输出与外部时钟信号同步的时钟控制信号；在没有外部时钟信号输入时，则输出与振荡器电路所产生的时钟信号同步的时钟控制信号，既不会对振荡器电路的输出产生影响，也避免了与外部时钟信号产生逻辑冲突，提高了时钟产生电路的工作性能。
本发明通过在电流镜电路中设置可调节的电阻来使其输出的偏置电流与理论值相符合，从而减小了因工艺误差所产生的偏置电流偏差对输出的时钟控制信号的影响。
应当说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (5)
1.一种应用于高频的带外部频率校准的时钟产生电路，其特征在于，包括：依次连接的电流镜电路(100)、振荡器电路(200)和频率校准电路(300)，其中，
所述电流镜电路(100)，用于给所述振荡器电路(200)提供偏置电流；
所述振荡器电路(200)，用于产生时钟信号；
所述频率校准电路(300)，用于控制时钟产生电路的时钟输出逻辑，并分别输出使能控制信号和时钟控制信号；
所述时钟产生电路的时钟输出逻辑包括：第一逻辑状态和第二逻辑状态；
在所述第一逻辑状态时，所述频率校准电路(300)输入高电平的使能信号，分别输出第一使能控制信号和第一时钟控制信号，所述第一使能控制信号为高电平，所述第一时钟控制信号与所述时钟信号同步；
在所述第二逻辑状态时，所述频率校准电路(300)输入外部时钟信号，分别输出第二使能控制信号和第二时钟控制信号，所述第二使能控制信号为高电平，所述第二时钟控制信号与所述外部时钟信号同步。
2.根据权利要求1所述的应用于高频的带外部频率校准的时钟产生电路，其特征在于，所述电流镜电路(100)包括：PMOS管MP5、PMOS管MP6、PMOS管MP7、PMOS管MP8、偏置电流源I1、NMOS管MN7、NMOS管MN8、NMOS管MN9、NMOS管MN10、NMOS管MN11、NMOS管MN12、电阻R1和电阻Rtrim；
所述PMOS管MP5、所述PMOS管MP7和所述PMOS管MP8的源极均连接电源电压端VDD；
所述PMOS管MP5的栅极连接所述PMOS管MP8的栅极和漏极，漏极连接所述PMOS管MP6的源极；所述PMOS管MP6的栅极连接所述PMOS管MP7的栅极和漏极，漏极连接所述振荡器电路(200)的偏置电流端；所述PMOS管MP7的漏极连接所述NMOS管MN8的漏极；
所述偏置电流源I1的第一端连接所述电源电压端VDD，第二端分别连接所述NMOS管MN7的漏极和所述NMOS管MN11的栅极；
所述NMOS管MN7的栅极分别连接其漏极和所述NMOS管MN8的栅极，源极连接所述NMOS管MN9的漏极；所述NMOS管MN8的源极连接所述NMOS管MN10的漏极；所述NMOS管MN9的栅极分别连接其漏极和所述NMOS管MN10的栅极；所述NMOS管MN9的源极、所述NMOS管MN10的源极和所述电阻Rtrim的第二端分别连接所述NMOS管MN12的漏极；
所述NMOS管MN11的漏极连接所述PMOS管MP8的漏极，源极连接所述电阻R1的第一端；所述电阻R1的第二端连接所述电阻Rtrim的第一端；
所述NMOS管MN12的源极连接接地端GND，栅极连接外部使能信号端，并作为所述振荡器电路(200)的使能端。
3.根据权利要求2所述的应用于高频的带外部频率校准的时钟产生电路，其特征在于，所述电阻Rtrim包括：反相器INV3、电阻R2、电阻R3、电阻R4、NMOS管MN13、NMOS管MN14和NMOS管MN15；
所述反相器INV3的第一端连接外部控制信号端S1，第二端连接所述NMOS管MN13的栅极；
所述电阻R2、所述电阻R3和电阻R4依次串联；
所述NMOS管MN13的漏极连接所述电阻R2的第一端，源极连接所述电阻R2的第二端；所述NMOS管MN14的栅极连接外部控制信号端S2,漏极连接所述NMOS管MN13的源极，源极连接所述NMOS管MN15的漏极；所述NMOS管MN15的栅极连接外部控制信号端S3，漏极连接所述电阻R4的第一端，源极连接所述电阻R4的第二端。
4.根据权利要求3所述的应用于高频的带外部频率校准的时钟产生电路，其特征在于，所述振荡器电路(200)包括：PMOS管MP1、PMOS管MP2、电容C1、PMOS管MP3、PMOS管MP4、NMOS管MN1、NMOS管MN2、NMOS管MN3、NMOS管MN4、反相器INV1、反相器INV2、NMOS管MN5、NMOS管MN6、电容C1和电容C2；
所述PMOS管MP1的源极连接所述PMOS管MP2的源极，并作为所述振荡器电路(200)的偏置电流端；所述PMOS管MP1的栅极分别连接所述NMOS管MN1的栅极和所述PMOS管MP3的栅极，漏极分别连接所述NMOS管MN1的漏极和所述NMOS管MN5的栅极；
所述PMOS管MP3的源极连接所述电源电压端VDD，栅极连接所述PMOS管MP4的漏极，并作为所述振荡器电路(200)的时钟信号输出端，漏极分别连接所述NMOS管MN3的漏极和所述PMOS管MP4的栅极；
所述NMOS管MN1的源极、所述NMOS管MN3的源极、所述NMOS管MN5的源极、所述NMOS管MN2的源极、所述NMOS管MN4的源极、所述NMOS管MN6的源极、所述电容C2的下极板和所述电容C3的下极板均连接所述NMOS管MN12的漏极；
所述电容C1的上极板连接所述PMOS管MP1的漏极，下极板连接所述PMOS管MP2的漏极；
所述NMOS管MN3的栅极分别连接所述反相器INV1的第一端和所述反相器INV2的第二端；所述NMOS管MN5的栅极连接所述电容C2的上极板，漏极连接所述述反相器INV1的第二端和所述反相器INV2的第一端；
所述PMOS管MP2的栅极分别连接所述NMOS管MN2的栅极和所述PMOS管MP4的栅极，漏极分别连接所述NMOS管MN2的漏极和所述NMOS管MN6的栅极；所述PMOS管MP4的源极连接所述电源电压端VDD，漏极连接所述NMOS管MN4的漏极；
所述NMOS管MN4的栅极连接所述反相器INV2的第一端；所述NMOS管MN6的栅极连接所述电容C3的上极板，漏极连接所述反相器INV2的第二端。
5.根据权利要求4所述的应用于高频的带外部频率校准的时钟产生电路，其特征在于，所述频率校准电路(300)包括：电阻R5、反相器INV4、反相器INV5、反相器INV6、反相器INV7、反相器INV8、反相器INV9、电容C4、反相器INV10、反相器INV11、反相器INV12、电容C5、反相器INV13、反相器INV14、反相器INV15、反相器INV16、或非门NOR1、与非门NAND1、与非门NAND2和与非门NAND3；
所述电阻R5的第一端连接使能信号输入端EN，第二端连接所述反相器INV4的第一端，所述反相器INV4、所述反相器INV5、所述反相器INV6和所述反相器INV7依次串联，所述反相器INV7的第二端分别连接所述反相器INV8的第一端和所述反相器INV12的第一端；
所述反相器INV8、所述反相器INV9、所述反相器INV10和所述反相器INV11依次串联；所述电容C4串接在所述反相器INV9的第二端和所述接地端GND之间；
所述反相器INV11的第二端连接所述与非门NAND1的第一输入端，所述与非门NAND1的第二输入端连接所述或非门NOR1的输出端；
所述或非门NOR1的第一输入端连接所述振荡器电路(200)的时钟信号输出端，第二输入端连接所述反相器INV16的第二端；所述反相器INV16的第一端分别连接所述外部使能信号端和所述与非门NAND3的第一输入端；
所述反相器INV12、所述反相器INV13、所述反相器INV14和所述反相器INV15依次串联，所述电容C5串接在所述反相器INV12的第二端和所述接地端GND之间；
所述反相器INV15的第二端作为所述频率校准电路(300)的使能控制信号输出端；
所述与非门NAND1的输出端连接所述与非门的第一输入端；所述与非门NAND2的第二输入端连接所述反相器INV7的第二端，输出端连接所述与非门NAND3的第二输入端；所述与非门NAND3的输出端作为所述频率校准电路(300)的时钟控制信号输出端。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202410189371.2A CN118041346A (zh) | 2024-02-20 | 2024-02-20 | 一种应用于高频的带外部频率校准的时钟产生电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| CN202410189371.2A CN118041346A (zh) | 2024-02-20 | 2024-02-20 | 一种应用于高频的带外部频率校准的时钟产生电路 |
Publications (1)
| Publication Number | Publication Date |
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| CN118041346A true CN118041346A (zh) | 2024-05-14 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| CN202410189371.2A Pending CN118041346A (zh) | 2024-02-20 | 2024-02-20 | 一种应用于高频的带外部频率校准的时钟产生电路 |
Country Status (1)
| Country | Link |
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| CN (1) | CN118041346A (zh) |
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