CN117999600A - 像素电路、像素驱动方法和显示装置 - Google Patents

像素电路、像素驱动方法和显示装置 Download PDF

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CN117999600A CN202280002977.XA CN202280002977A CN117999600A CN 117999600 A CN117999600 A CN 117999600A CN 202280002977 A CN202280002977 A CN 202280002977A CN 117999600 A CN117999600 A CN 117999600A
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郭玉珍
郑皓亮
肖丽
张晨阳
崔晓荣
玄明花
陈婉芝
曲燕
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Abstract

一种像素电路、像素驱动方法和显示装置。像素电路包括驱动电路(10)、发光元件和发光选通控制电路；驱动电路(10)用于驱动发光元件；发光选通控制电路在第一控制端提供的第一控制信号的控制下，根据第一发光控制电压端提供的第一发光控制电压和发光数据电压端提供的发光数据电压，形成发光元件的第二极与第一电压端之间的电流通路或形成驱动电路(10)与发光元件之间的电流通路，以控制驱动电路(10)能够控制发光元件发光。

Description

像素电路、像素驱动方法和显示装置 技术领域
本公开涉及显示技术领域，尤其涉及一种像素电路、像素驱动方法和显示装置。
背景技术
Micro-LED(微型发光二极管)具有高解析度、低功耗、高亮度、高对比、高色彩饱和度、反应速度快、厚度薄、寿命长等特性，成为未来显示的迭代者。目前市场上相继展出TV(电视)级Micro-LED产品，未来近距离显示的中小尺寸产品也逐步在扩展，即PPI(Pixels Per Inch，像素密度)的提高需求不断提升，高PPI设计需要像素电路结构简单，目前内部补偿电路结构较为复杂。
并且，Micro-LED显示产品在进行低灰阶显示时，进行低电流密度驱动的LED(发光二极管)芯片的亮度均一性相对较差，因此完成的像素驱动电路需要包含两个模块：一个是具有驱动晶体管的阈值补偿功能的补偿模块，另一个是具有脉宽调制功能的调光模块。而具有如上两个模块的内部补偿电路的结构复杂，不利于实现窄边框。
发明内容
在一个方面中，本公开实施例提供了一种像素电路，包括驱动电路、发光元件和发光选通控制电路；
所述驱动电路与所述发光元件的第一极电连接，用于驱动所述发光元件；所述发光选通控制电路分别与所述发光元件的第二极、第一控制端、第一发光控制电压端和发光数据电压端电连接，用于在第一控制端提供的第一控制信号的控制下，根据第一发光控制电压端提供的第一发光控制电压和所述发光数据电压端提供的发光数据电压，形成所述发光元件的第二极与第一电压端之间的电流通路，以控制所述驱动电路能够控制发光元件发光；或者，
所述驱动电路通过所述发光控制电路与所述发光元件电连接；所述发光 选通控制电路分别与所述驱动电路、第一控制端、第一控制电压端和发光数据电压端电连接，用于在所述第一控制信号的控制下，根据所述第一发光控制电压和所述发光数据电压，形成所述驱动电路与所述发光元件之间的电流通路，以控制所述驱动电路能够控制发光元件发光。
可选的，所述发光选通控制电路还与第二发光控制电压端电连接；所述发光选通控制电路还用于在所述第二发光控制电压端提供的第二发光控制电压的控制下，形成所述电流通路；
所述发光选通控制电路包括第一发光控制电路、第二发光控制电路、第一选通控制电路和第二选通控制电路；
所述第一发光控制电路分别与第一发光控制端、所述发光元件的第二极和第一电压端电连接，用于在所述第一发光控制端的电位的控制下，控制所述发光元件的第二极与所述第一电压端之间连通；
所述第二发光控制电路分别与第二发光控制端、所述发光元件的第二极和第一电压端电连接，用于在所述第二发光控制端的电位的控制下，控制所述发光元件的第二极与所述第一电压端之间连通；
所述第一选通控制电路分别与第一控制端、第一发光控制电压端和所述第一发光控制端电连接，用于在所述第一控制端提供的第一控制信号的控制下，将所述第一发光控制电压端提供的第一发光控制电压写入所述第一发光控制端；
所述第二选通控制电路分别与所述第一控制端、第二发光控制电压端、第二控制端、发光数据电压端和所述第二发光控制端电连接，用于在所述第一控制端提供的第一控制信号的控制下，将所述第二发光控制电压端提供的第二发光控制电压写入所述第二控制端，并在所述第二控制端的电位的控制下，将所述发光数据电压端提供的发光数据电压写入所述第二发光控制端。
可选的，本公开至少一实施例所述的像素电路还包括第一储能电路和第二储能电路；
所述第一储能电路的第一端与所述第一发光控制端电连接，所述第一储能电路的第二端与第一初始电压端电连接，所述第一储能电路用于储存电能；
所述第二储能电路的第一端与所述第二控制端电连接，所述第二储能电 路的第二端与第二初始电压端电连接，所述第二储能电路用于储存电能。
可选的，所述发光选通控制电路还与发光控制信号端电连接，还用于根据所述发光控制信号端提供的发光控制信号，形成所述电流通路；
所述发光选通控制电路包括第三发光控制电路、写入控制电路、第一控制电路和第三储能电路；
所述写入控制电路分别与所述第一控制端、第一发光控制电压端和写入节点电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述第一发光控制电压端与所述写入节点之间连通；
所述第一控制电路分别与所述第三发光控制电路的控制端、所述写入节点、所述发光数据电压端和发光控制信号端电连接，用于在所述写入节点的电位的控制下，控制将所述发光数据电压或所述发光控制信号端提供的发光控制信号写入所述第三发光控制电路的控制端；
所述第三发光控制电路分别与所述发光元件的第二极和第一电压端电连接，所述第三发光控制电路用于在其控制端的电位的控制下，形成所述电流通路；
所述第三储能电路的第一端与所述写入节点电连接，所述第三储能电路的第二端与初始电压端电连接，所述第三储能电路用于储存电能。
可选的，所述发光选通控制电路包括第四发光控制电路、第五发光控制电路、第三选通控制电路和第四储能电路；
所述第三选通控制电路分别与所述第一控制端、第一发光控制电压端和所述第四发光控制电路的控制端电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述第一发光控制电压端写入第一发光控制电压至所述第四发光控制电路的控制端；
所述第四发光控制电路还分别与所述发光元件的第二极与第一电压端电连接，用于在所述第四发光控制电路的控制端的电位的控制下，形成所述电流通路；
所述第五发光控制电路的控制端与所述发光数据电压端电连接，所述第五发光控制电路还分别与所述发光元件的第二极与第一电压端电连接，用于在所述第五发光控制电路的控制端的电位的控制下，形成所述电流通路；
所述第四储能电路的第一端与所述第四发光控制电路的控制端电连接，所述第四储能电路的第二端与初始电压端电连接，所述第四储能电路用于储存电能。
可选的，所述发光选通控制电路包括第六发光控制电路、第七发光控制电路、第四选通控制电路、第五选通控制电路和第五储能电路；
所述第四选通控制电路分别与第一控制端、第一发光控制电压端和所述第六发光控制电路的控制端电连接，用于在所述第一控制信号的控制下，控制所述第一发光控制电压端与所述第六发光控制电路的控制端之间连通；
所述第五选通控制电路分别与所述第六发光控制电路的控制端、所述发光数据电压端和所述第七发光控制电路的控制端电连接，用于在所述第六发光控制电路的控制端的电位的控制下，控制所述发光数据电压端与所述第七发光控制电路的控制端电连接；
所述第六发光控制电路分别与所述发光元件的第二极与所述第一电压端电连接，用于在所述第六发光控制电路的控制端的电位的控制下，形成所述电流通路；
所述第七发光控制电路分别与所述发光元件的第二极与所述第一电压端电连接，用于在所述第七发光控制电路的控制端的电位的控制下，形成所述电流通路
所述第五储能电路的第一端与所述第六发光控制电路的控制端电连接，所述第五储能电路的第二端与初始电压端电连接，所述第五储能电路用于储存电能。
可选的，所述第一发光控制电路包括第一晶体管，所述第二发光控制电路包括第二晶体管；
所述第一晶体管的控制极与所述第一发光控制端电连接，所述第一晶体管的第一极与所述发光元件的第二极电连接，所述第一晶体管的第二极与第一电压端电连接；
所述第二晶体管的控制极与所述第二发光控制端电连接，所述第二晶体管的第一极与所述发光元件的第二极电连接，所述第二晶体管的第二极与第一电压端电连接。
可选的，所述驱动电路包括驱动晶体管；所述第一晶体管的宽长比大于所述驱动晶体管的宽长比，所述第二晶体管的宽长比大于所述驱动晶体管的宽长比。
可选的，所述第一选通控制电路包括第三晶体管；
所述第三晶体管的控制极与所述第一控制端电连接，所述第三晶体管的第一极与所述第一发光控制电压端电连接，所述第三晶体管的第二极与所述第一发光控制端电连接；
所述第二选通控制电路包括第四晶体管和第五晶体管；
所述第四晶体管的控制极与所述第一控制端电连接，所述第四晶体管的第一极与所述第二发光控制电压端电连接，所述第四晶体管的第二极与所述第二控制端电连接；
所述第五晶体管的控制极与所述第二控制端电连接，所述第五晶体管的第一极与所述发光数据电压端电连接，所述第五晶体管的第二极与所述第二发光控制端电连接。
可选的，所述第三晶体管和所述第四晶体管都为n型晶体管，或者，所述第三晶体管和所述第四晶体管都为p型晶体管。
可选的，所述第一发光控制电压端与所述第二发控制电压端为同一电压端；
所述第一晶体管为n型晶体管，所述第五晶体管为p型晶体管；或者，所述第一晶体管为p型晶体管，所述第五晶体管为n型晶体管。
可选的，所述写入控制电路包括第六晶体管，所述第一控制电路包括第七晶体管和第八晶体管，所述第三发光控制电路包括第九晶体管；
所述第六晶体管的控制极与所述第一控制端电连接，所述第六晶体管的第一极与所述第一发光控制电压端电连接，所述第六晶体管的第二极与所述写入节点电连接；
所述第七晶体管的控制极与所述写入节点电连接，所述第七晶体管的第一极与所述发光数据电压端电连接，所述第七晶体管的第二极与所述第九晶体管的控制极电连接；
所述第八晶体管的控制极与所述写入节点电连接，所述第八晶体管的第 一极与所述发光控制信号端电连接，所述第八晶体管的第二极与所述第九晶体管的控制极电连接；
所述第九晶体管的第一极与所述发光元件的第二极电连接，所述第九晶体管的第二极与所述第一电压端电连接。
可选的，所述第六晶体管为n型晶体管，所述第六晶体管为氧化物晶体管。
可选的，所述第七晶体管为p型晶体管，所述第八晶体管为n型晶体管；或者，所述第七晶体管为n型晶体管，所述第八晶体管为p型晶体管。
可选的，所述第六晶体管为p型晶体管，所述第七晶体管为p型晶体管，所述第八晶体管为n型晶体管；或者，
所述第六晶体管为n型晶体管，所述第七晶体管为p型晶体管，所述第八晶体管为n型晶体管。
可选的，所述第三选通控制电路包括第十晶体管，所述第四发光控制电路包括第十一晶体管，所述第五发光控制电路包括第十二晶体管；
所述第十晶体管的控制极与所述第一控制端电连接，所述第十晶体管的第一极与所述第一发光控制电压端电连接，所述第十晶体管的第二极与所述第十一晶体管的控制极电连接；
所述第十一晶体管的第一极与所述发光元件的第二极电连接，所述第十一晶体管的第二极与所述第一电压端电连接；
所述第十二晶体管的控制极与所述发光数据电压端电连接，所述第十二晶体管的第一极与所述发光元件的第二极电连接，所述第十二晶体管的第二极与所述第一电压端电连接。
可选的，所述第十晶体管为n型晶体管，第十晶体管为氧化物晶体管。
可选的，所述第十晶体管、所述第十一晶体管和所述第十二晶体管都为n型晶体管；或者，
所述第十晶体管为n型晶体管，所述第十一晶体管为n型晶体管，所述第十二晶体管为p型晶体管；或者，
所述第十晶体管和所述第十二晶体管为p型晶体管，所述第十一晶体管为n型晶体管；或者，
所述第十晶体管、所述第十一晶体管和所述第十二晶体管都为p型晶体管；或者，
所述第十晶体管为n型晶体管，所述第十一晶体管和所述第十二晶体管都为p型晶体管。
可选的，所述第六发光控制电路包括第十三晶体管；所述第七发光控制电路包括第十四晶体管；所述第四选通控制电路包括第十五晶体管，所述第五选通控制电路包括第十六晶体管；
所述第十五晶体管的控制极与所述第一控制端电连接，所述第十五晶体管的第一极与第一发光控制电压端电连接，所述第十五晶体管的第二极与所述第十三晶体管的控制极电连接；
所述第十六晶体管的控制极与所述第十三晶体管的控制极电连接，所述第十六晶体管的第一极与所述发光数据电压端电连接，所述第十六晶体管的第二极与所述第十四晶体管的控制极电连接；
所述第十三晶体管的第一极与所述发光元件的第二极电连接，所述第十三晶体管的第二极与第一电压端电连接；
所述第十四晶体管的第一极与所述发光元件的第二极电连接，所述第十四晶体管的第二极与所述第一电压端电连接。
可选的，所述第十三晶体管、所述第十四晶体管和所述第十五晶体管都为n型晶体管，所述第十六晶体管为p型晶体管；或者，
所述第十三晶体管和所述第十四晶体管为n型晶体管，所述第十五晶体管和所述第十六晶体管为p型晶体管；或者，
所述第十三晶体管为n型晶体管，所述第十四晶体管、所述第十五晶体管和所述第十六晶体管都为p型晶体管；或者，
所述第十三晶体管、所述第十四晶体管和所述第十五晶体管都为n型晶体管，所述第十六晶体管为p型晶体管。
可选的，本公开至少一实施例所述的像素电路还包括数据写入电路和补偿通断电路；所述驱动电路的第一端与第二电压端电连接；所述驱动电路用于在其控制端的电位的控制下，产生驱动电流；
所述数据写入电路分别与第一扫描线、数据线和所述驱动电路的控制端 电连接，用于在所述第一扫描线提供的第一扫描信号的控制下，将所述数据线提供的数据电压写入所述驱动电路的控制端；
所述补偿通断电路分别与第二扫描线、外部补偿线和所述驱动电路的第二端电连接，用于在所述第二扫描线提供的第二扫描信号的控制下，控制所述外部补偿线与所述驱动电路的第二端之间连通。
可选的，所述像素电路还包括第六储能电路；
所述第六储能电路的第一端与所述驱动电路的控制端电连接，所述第六储能电路的第二端与所述驱动电路的第二端电连接，所述第六储能电路用于储存电能；或者，
所述第六储能电路的第一端与所述驱动电路的控制端电连接，所述第六储能电路的第二端与所述驱动电路的第一端电连接，所述第六储能电路用于储存电能。
可选的，所述数据写入电路包括第十七晶体管，所述补偿通断电路包括第十八晶体管，所述驱动电路包括驱动晶体管；
所述第十七晶体管的控制极与所述第一扫描线电连接，所述第十七晶体管的第一极与所述数据线电连接，所述第十七晶体管的第二极与所述驱动晶体管的栅极电连接；
所述第十八晶体管的控制极与所述第二扫描线电连接，所述第十八晶体管的第一极与所述外部补偿线电连接，所述第十八晶体管的第二极与所述驱动晶体管的第二极电连接；
所述驱动晶体管的第一极与所述第二电压端电连接；所述驱动晶体管的第二极与所述发光元件的第一极电连接。24、如权利要求23所述的像素电路，其特征在于，所述第十七晶体管、所述第十八晶体管和所述驱动晶体管都为n型晶体管；或者，所述第十七晶体管和所述驱动晶体管为p型晶体管，所述第十八晶体管为n型晶体管或p型晶体管。
可选的，所述第六储能电路包括存储电容；所述驱动电路包括驱动晶体管；
所述存储电容的第一端与所述驱动晶体管的控制极电连接，所述存储电容的第二端与所述驱动晶体管的第二极电连接；或者，
所述存储电容的第一端与所述驱动晶体管的控制极电连接，所述存储电容的第二端与所述驱动晶体管的第一极电连接。
可选的，本公开至少一实施例所述的像素电路还包括数据写入电路、补偿通断电路和第六储能电路；所述驱动电路的第一端与第二电压端电连接；所述驱动电路用于在其控制端的电位的控制下，产生驱动电流；
所述数据写入电路分别与第一扫描线、数据线和所述驱动电路的控制端电连接，用于在所述第一扫描线提供的第一扫描信号的控制下，将所述数据线提供的数据电压写入所述驱动电路的控制端；
所述补偿通断电路分别与第二扫描线、外部补偿线和所述驱动电路的控制端电连接，用于在所述第二扫描线提供的第二扫描信号的控制下，控制所述外部补偿线与所述驱动电路的控制端之间连通；
所述第六储能电路的第一端与所述驱动电路的控制端电连接，所述第六储能电路的第二端与所述驱动电路的第一端电连接，所述第六储能电路用于储存电能。
可选的，所述数据写入电路包括第十七晶体管，所述补偿通断电路包括第十八晶体管，所述驱动电路包括驱动晶体管；
所述第十七晶体管的控制极与所述第一扫描线电连接，所述第十七晶体管的第一极与所述数据线电连接，所述第十七晶体管的第二极与所述驱动晶体管的栅极电连接；
所述第十八晶体管的控制极与所述第二扫描线电连接，所述第十八晶体管的第一极与所述外部补偿线电连接，所述第十八晶体管的第二极与所述驱动晶体管的控制极电连接；
所述驱动晶体管的第一极与所述第二电压端电连接；所述驱动晶体管的第二极与所述发光元件的第一极电连接。
可选的，所述第十七晶体管、所述第十八晶体管和所述驱动晶体管都为p型晶体管。
在第二个方面中，本公开实施例还提供一种像素驱动方法，应用于上述的像素电路，所述像素驱动方法包括：
发光选通控制电路在第一控制信号的控制下，根据第一发光控制电压和 发光数据电压，形成发光元件的第二极与第一电压端之间的电流通路，以控制驱动电路能够控制发光元件发光；或者，
发光选通控制电路在所述第一控制信号的控制下，根据所述第一发光控制电压和所述发光数据电压，形成所述驱动电路与所述发光元件之间的电流通路，以控制所述驱动电路能够控制发光元件发光。
可选的，所述发光选通控制电路还与第二发光控制电压端电连接；所述发光选通控制电路包括第一发光控制电路、第二发光控制电路、第一选通控制电路和第二选通控制电路；
所述像素驱动方法包括：
第一选通控制电路在第一控制信号的控制下，将第一发光控制电压写入第一发光控制端；
第二选通控制电路在所述第一控制信号的控制下，将第二发光控制电压写入第二控制端，并在所述第二控制端的电位的控制下，将发光数据电压写入第二发光控制端；
所述第一发光控制电路在第一发光控制端的电位的控制下，控制发光元件的第二极与所述第一电压端之间连通；
第二发光控制电路在第二发光控制端的电位的控制下，控制发光元件的第二极与第一电压端之间连通。
可选的，所述发光选通控制电路还与发光控制信号端电连接；所述发光选通控制电路包括第三发光控制电路、写入控制电路和第一控制电路；
所述像素驱动方法包括：
写入控制电路在第一控制信号的控制下，控制第一发光控制电压端与写入节点之间连通；
第一控制电路在所述写入节点的电位的控制下，控制将发光数据电压或发光控制信号写入第三发光控制电路的控制端；
第三发光控制电路在其控制端的电位的控制下，形成所述电流通路。
可选的，所述发光选通控制电路包括第四发光控制电路、第五发光控制电路和第三选通控制电路；所述像素驱动方法包括：
所述第三选通控制电路在第一控制信号的控制下，控制第一发光控制电 压端写入第一发光控制电压至所述第四发光控制电路的控制端；
所述第四发光控制电路在其控制端的电位的控制下，形成所述电流通路；
所述第五发光控制电路在其控制端的电位的控制下，形成所述电流通路。
可选的，所述发光选通控制电路包括第六发光控制电路、第七发光控制电路、第四选通控制电路和第五选通控制电路；所述像素驱动方法包括：
所述第四选通控制电路在第一控制信号的控制下，控制第一发光控制电压端与所述第六发光控制电路的控制端之间连通；
所述第五选通控制电路在所述第六发光控制电路的控制端的电位的控制下，控制发光数据电压端与所述第七发光控制电路的控制端电连接；
所述第六发光控制电路在其控制端的电位的控制下，形成所述电流通路；
所述第七发光控制电路在其控制端的电位的控制下，形成所述电流通路。
在第三个方面中，本公开实施例提供一种显示装置，包括上述的像素电路。
附图说明
图1是本公开至少一实施例所述的像素电路的结构图；
图2是本公开至少一实施例所述的像素电路的结构图；
图3是本公开至少一实施例所述的像素电路的结构图；
图4是本公开至少一实施例所述的像素电路的结构图；
图5是本公开至少一实施例所述的像素电路的结构图；
图6是本公开至少一实施例所述的像素电路的结构图；
图7是本公开至少一实施例所述的像素电路的结构图；
图8是本公开至少一实施例所述的像素电路的结构图；
图9是本公开至少一实施例所述的像素电路的电路图；
图10是本公开如图9所示的像素电路的至少一实施例的工作时序图；
图11是本公开至少一实施例所述的像素电路的电路图；
图12是本公开如图11所示的像素电路的至少一实施例的工作时序图；
图13是图9所示的像素电路的至少一实施例的仿真工作时序图；
图14是本公开至少一实施例所述的像素电路的结构图；
图15是本公开至少一实施例所述的像素电路的电路图；
图16是本公开如图15所示的像素电路的至少一实施例的工作时序图；
图17是本公开至少一实施例所述的像素电路的电路图；
图18是本公开至少一实施例所述的像素电路的结构图；
图19是本公开至少一实施例所述的像素电路的电路图；
图20是本公开至少一实施例所述的像素电路的结构图；
图21是本公开至少一实施例所述的像素电路的电路图；
图22是本公开至少一实施例所述的像素电路的结构图；
图23是本公开至少一实施例所述的像素电路的电路图；
图24是本公开如图23所示的像素电路的至少一实施例的工作时序图；
图25是本公开至少一实施例所述的像素电路的电路图；
图26是本公开至少一实施例所述的像素电路的电路图；
图27是本公开至少一实施例所述的像素电路的电路图；
图28是本公开如图27所示的像素电路的至少一实施例的工作时序图；
图29是本公开如图27所示的像素电路的至少一实施例的仿真工作时序图；
图30是本公开至少一实施例所述的像素电路的电路图；
图31是本公开至少一实施例所述的像素电路的电路图；
图32是本公开至少一实施例所述的像素电路的电路图；
图33是本公开至少一实施例所述的像素电路的电路图；
图34是本公开至少一实施例所述的像素电路的电路图；
图35是本公开至少一实施例所述的像素电路的电路图；
图36是本公开至少一实施例所述的像素电路的结构图；
图37是本公开至少一实施例所述的像素电路的电路图；
图38是本公开如图37所示的像素电路的至少一实施例的工作时序图；
图39是本公开如图37所示的像素电路的至少一实施例的仿真工作时序图；
图40是本公开至少一实施例所述的像素电路的电路图；
图41是本公开至少一实施例所述的像素电路的电路图；
图42是本公开至少一实施例所述的像素电路的电路图；
图43是本公开至少一实施例所述的像素电路的电路图；
图44是本公开至少一实施例所述的像素电路的电路图。
具体实施方式
下面将结合本公开实施例中的附图，对本公开实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本公开一部分实施例，而不是全部的实施例。基于本公开中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本公开保护的范围。
本公开所有实施例中采用的晶体管均可以为三极管、薄膜晶体管或场效应管或其他特性相同的器件。在本公开实施例中，为区分晶体管除控制极之外的两极，将其中一极称为第一极，另一极称为第二极。
在实际操作时，当所述晶体管为三极管时，所述控制极可以为基极，所述第一极可以为集电极，所述第二极可以发射极；或者，所述控制极可以为基极，所述第一极可以为发射极，所述第二极可以集电极。
在实际操作时，当所述晶体管为薄膜晶体管或场效应管时，所述控制极可以为栅极，所述第一极可以为漏极，所述第二极可以为源极；或者，所述控制极可以为栅极，所述第一极可以为源极，所述第二极可以为漏极。
如图1所示，本公开至少一实施例所述的像素电路包括驱动电路10、发光元件F1和发光选通控制电路X1；
所述驱动电路10与所述发光元件F1的第一极电连接，用于驱动所述发光元件F1；
所述发光选通控制电路X1分别与所述发光元件F1的第二极、第一控制端GC、第一发光控制电压端VDT和发光数据电压端VF电连接，用于在第一控制端GC提供的第一控制信号的控制下，根据第一发光控制电压端VDT提供的第一发光控制电压和所述发光数据电压端VF提供的发光数据电压HF，形成所述发光元件F1的第二极与第一电压端V1之间的电流通路，以控制所述驱动电路10能够控制发光元件发光。
本公开至少一实施例所述的像素电路能够通过简单的结构来实现调光功 能，本公开实施例能够提出一种具有脉宽调制功能的实现低灰阶的外部补偿像素电路，利于实现高PPI(Pixels Per Inch，像素密度)。
在本公开至少一实施例中，HF可以为高频PWM(脉冲宽度调制)信号，
可选的，所述第一电压端可以为低电压端，但不以此为限。
如图2所示，本公开至少一实施例所述的像素电路包括驱动电路10、发光元件F1和发光选通控制电路X1；
所述驱动电路10通过所述发光选通控制电路X1与所述发光元件F1电连接；
所述发光选通控制电路X1分别与所述驱动电路10、第一控制端GC、第一控制电压端VDT和发光数据电压端VF电连接，用于在所述第一控制信号的控制下，根据所述第一发光控制电压和所述发光数据电压HF，形成所述驱动电路10与所述发光元件F1之间的电流通路，以控制所述驱动电路10能够控制发光元件F1发光。
本公开至少一实施例所述的像素电路能够通过简单的结构来实现调光功能，本公开实施例能够提出一种具有脉宽调制功能的实现低灰阶的外部补偿像素电路，利于实现高PPI(Pixels Per Inch，像素密度)。
可选的，所述发光选通控制电路还可以与第二发光控制电压端电连接；所述发光选通控制电路还用于在所述第二发光控制电压端提供的第二发光控制电压的控制下，形成所述电流通路；
所述发光选通控制电路包括第一发光控制电路、第二发光控制电路、第一选通控制电路和第二选通控制电路；
所述第一发光控制电路分别与第一发光控制端、所述发光元件的第二极和第一电压端电连接，用于在所述第一发光控制端的电位的控制下，控制所述发光元件的第二极与所述第一电压端之间连通；
所述第二发光控制电路分别与第二发光控制端、所述发光元件的第二极和第一电压端电连接，用于在所述第二发光控制端的电位的控制下，控制所述发光元件的第二极与所述第一电压端之间连通；
所述第一选通控制电路分别与第一控制端、第一发光控制电压端和所述第一发光控制端电连接，用于在所述第一控制端提供的第一控制信号的控制 下，将所述第一发光控制电压端提供的第一发光控制电压写入所述第一发光控制端；
所述第二选通控制电路分别与所述第一控制端、第二发光控制电压端、第二控制端、发光数据电压端和所述第二发光控制端电连接，用于在所述第一控制端提供的第一控制信号的控制下，将所述第二发光控制电压端提供的第二发光控制电压写入所述第二控制端，并在所述第二控制端的电位的控制下，将所述发光数据电压端提供的发光数据电压写入所述第二发光控制端。
如图3所示，本公开实施例所述的像素电路包括驱动电路10、发光元件F1、第一发光控制电路11、第二发光控制电路12、第一选通控制电路13和第二选通控制电路14；
所述驱动电路10与所述发光元件F1的第一极电连接，用于驱动所述发光元件F1；
所述第一发光控制电路11分别与第一发光控制端E1、所述发光元件F1的第二极和第一电压端V1电连接，用于在所述第一发光控制端E1的电位的控制下，控制所述发光元件F1的第二极与所述第一电压端V1之间连通；
所述第二发光控制电路12分别与第二发光控制端E2、所述发光元件F1的第二极和第一电压端V1电连接，用于在所述第二发光控制端E2的电位的控制下，控制所述发光元件F1的第二极与所述第一电压端V1之间连通；
所述第一选通控制电路13分别与第一控制端GC、第一发光控制电压端VDT和所述第一发光控制端E1电连接，用于在所述第一控制端GC提供的第一控制信号的控制下，将所述第一发光控制电压端VDT提供的第一发光控制电压写入所述第一发光控制端E1；
所述第二选通控制电路14分别与所述第一控制端GC、第二发光控制电压端DT、第二控制端GD、发光数据电压端VF和所述第二发光控制端E2电连接，用于在所述第一控制端GC提供的第一控制信号的控制下，将所述第二发光控制电压端DT提供的第二发光控制电压写入所述第二控制端GD，并在所述第二控制端GD的电位的控制下，将所述发光数据电压端VF提供的发光数据电压HF写入所述第二发光控制端E2。
在本公开至少一实施例中，所述第一电压端可以为低电压端，但不以此 为限。
在本公开至少一实施例中，所述发光元件可以为Micro LED(微型发光二极管)或mini LED(迷你发光二极管)，但不以此为限。
本公开如图3所示的像素电路在工作时，显示周期包括先后设置的第一时间段和第二时间段；
在第一时间段，第一选通控制电路13在第一控制信号的控制下，将VDT提供的第一发光控制电压写入第一发光控制端E1；第二选通控制电路14在第一控制信号的控制下，将DT提供的第二发光控制电压写入第二控制端GD；所述第二选通控制电路14在所述第二控制端GD的电位的控制下，将发光数据电压HF写入第二发光控制端E2；
在第二时间段，当第一发光控制电路11在所述第一发光控制端E1的电位的控制下，控制所述发光元件F1的第二极与所述第一电压端V1之间连通时，驱动电路10驱动发光元件F1发光，进行PAM(Pulse Amplitude Modulation，脉冲幅度调制)调光工作；
在第二时间段，当第一发光控制电路11在第一发光控制端E1的电位的控制下，控制所述发光元件F1的第二极与所述第一电压端V1之间断开时，所述第二发光控制电路12在所述发光数据电压HF的电位的控制下，控制所述发光元件F1的第二极与所述第一电压端V1之间连通或断开，以进行PWM(脉冲宽度调制)调光工作，其中，HF为PWM信号。
本公开实施例所述的像素电路能够通过简单的结构来实现调光功能，本公开实施例能够提出一种具有脉宽调制功能的实现低灰阶的外部补偿像素电路，利于实现高PPI(Pixels Per Inch，像素密度)。
在本公开至少一实施例中，HF可以为高频PWM信号，本公开如图1所示的像素电路在工作时，在第二时间段，当第一发光控制电路11在第一发光控制端E1的电位的控制下，控制所述发光元件F1的第二极与所述第一电压端V1之间断开时，所述第二发光控制电路12在所述发光数据电压HF的电位的控制下，控制所述发光元件F1的第二极与所述第一电压端V1之间连通或断开，以进行PWM(脉冲宽度调制)调光工作，以控制发光元件F1短时高频发光，以实现低灰阶。
在本公开至少一实施例中，所述像素电路还可以包括第一储能电路和第二储能电路；
所述第一储能电路的第一端与所述第一发光控制端电连接，所述第一储能电路的第二端与第一初始电压端电连接，所述第一储能电路用于储存电能；
所述第二储能电路的第一端与所述第二控制端电连接，所述第二储能电路的第二端与第二初始电压端电连接，所述第二储能电路用于储存电能。
如图4所示，在图3所示的像素电路的实施例的基础上，本公开至少一实施例所述的像素电路还包括第一储能电路15和第二储能电路16；
所述第一储能电路15的第一端与所述第一发光控制端E1电连接，所述第一储能电路15的第二端与第一初始电压端I1电连接，所述第一储能电路15用于储存电能；所述第一初始电压端I1用于提供第一初始电压；
所述第二储能电路16的第一端与所述第二控制端GD电连接，所述第二储能电路16的第二端与第二初始电压端I2电连接，所述第二储能电路16用于储存电能；所述第二初始电压端I2用于提供第二初始电压。
在本公开至少一实施例中，第一初始电压端和第二初始电压端可以为同一初始电压端，但不以此为限。
本公开如图4所示的像素电路的至少一实施例在工作时，在第二时间段，第一储能电路15维持所述第一发光控制端E1的电位，所述第二储能电路16维持第二控制端GD的电位。
在本公开至少一实施例中，所述发光选通控制电路还与发光控制信号端电连接，还用于根据所述发光控制信号端提供的发光控制信号，形成所述电流通路；
所述发光选通控制电路包括第三发光控制电路、写入控制电路、第一控制电路和第三储能电路；
所述写入控制电路分别与所述第一控制端、第一发光控制电压端和写入节点电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述第一发光控制电压端与所述写入节点之间连通；
所述第一控制电路分别与所述第三发光控制电路的控制端、所述写入节点、所述发光数据电压端和发光控制信号端电连接，用于在所述写入节点的 电位的控制下，控制将所述发光数据电压或所述发光控制信号端提供的发光控制信号写入所述第三发光控制电路的控制端；
所述第三发光控制电路分别与所述发光元件的第二极和第一电压端电连接，所述第三发光控制电路用于在其控制端的电位的控制下，形成所述电流通路；
所述第三储能电路的第一端与所述写入节点电连接，所述第三储能电路的第二端与初始电压端电连接，所述第三储能电路用于储存电能。
在具体实施时，所述发光选通控制电路可以包括第三发光控制电路、写入控制电路和第一控制电路；写入控制电路在第一控制信号的控制下，将第一发光控制电压端提供的第一发光控制电压写入所述写入节点，第一控制电路在写入节点的电位的控制下，将发光数据电压或发光控制信号写入第三发光控制电路的控制端，第三发光控制电路在其控制端的电位的控制下，形成所述电流通路，所述第三储能电路用于维持所述写入节点的电位。
如图5所示，在图1所示的像素电路的实施例的基础上，在本公开至少一实施例所述的像素电路中，所述发光选通控制电路包括第三发光控制电路31、写入控制电路32、第一控制电路33和第三储能电路34；
所述写入控制电路32分别与所述第一控制端GC、第一发光控制电压端VDT和写入节点NW电连接，用于在所述第一控制端GC提供的第一控制信号的控制下，控制所述第一发光控制电压端VDT与所述写入节点NW之间连通；
所述第一控制电路33分别与所述第三发光控制电路31的控制端、所述写入节点NW、所述发光数据电压端VF和发光控制信号端EM电连接，用于在所述写入节点NW的电位的控制下，控制将所述发光数据电压端VF提供的发光数据电压HF或所述发光控制信号端EM提供的发光控制信号写入所述第三发光控制电路31的控制端；
所述第三发光控制电路31分别与所述发光元件F1的第二极和第一电压端V1电连接，所述第三发光控制电路31用于在其控制端的电位的控制下，形成所述电流通路；
所述第三储能电路34的第一端与所述写入节点NW电连接，所述第三储 能电路34的第二端与初始电压端I0电连接，所述第三储能电路用于储存电能。
本公开如图5所示的像素电路的至少一实施例在工作时，第一显示周期可以包括先后设置的第一写入阶段和第一发光阶段，第二显示周期可以包括先后设置的第二写入阶段和第二发光阶段；
在第一写入阶段，写入控制电路32在第一控制信号的控制下，控制第一发光控制电压端VDT与写入节点NW之间连通，第一控制电路33在所述写入节点NW的控制下，将所述发光控制信号端EM提供的发光控制信号写入所述第三发光控制电路31的控制端；
在第一发光阶段，第三储能电路34维持所述写入节点NW的电位；第一控制电路33在所述写入节点NW的控制下，将所述发光控制信号端EM提供的发光控制信号写入所述第三发光控制电路31的控制端；第三发光控制电路31在EM提供的发光控制信号的控制下，形成所述电流通路，在第一发光阶段的全部时间内，驱动电路10都驱动发光元件F1发光，以进行PAM调光；
在第二写入阶段，写入控制电路32在第一控制信号的控制下，控制第一发光控制电压端VDT与写入节点NW之间连通，第一控制电路33在所述写入节点NW的控制下，将所述发光数据电压HF写入所述第三发光控制电路31的控制端；
在第二发光阶段，第三储能电路34维持所述写入节点NW的电位；第一控制电路33在所述写入节点NW的控制下，将所述发光数据电压HF写入所述第三发光控制电路31的控制端；第三发光控制电路31在所述发光数据电压HF的控制下，形成所述电流通路，所述发光数据电压HF可以为高频PWM信号，以进行PWM调光。
可选的，所述发光选通控制电路包括第四发光控制电路、第五发光控制电路、第三选通控制电路和第四储能电路；
所述第三选通控制电路分别与所述第一控制端、第一发光控制电压端和所述第四发光控制电路的控制端电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述第一发光控制电压端写入第一发光控制电压至所述第四发光控制电路的控制端；
所述第四发光控制电路还分别与所述发光元件的第二极与第一电压端电连接，用于在所述第四发光控制电路的控制端的电位的控制下，形成所述电流通路；
所述第五发光控制电路的控制端与所述发光数据电压端电连接，所述第五发光控制电路还分别与所述发光元件的第二极与第一电压端电连接，用于在所述第五发光控制电路的控制端的电位的控制下，形成所述电流通路；
所述第四储能电路的第一端与所述第四发光控制电路的控制端电连接，所述第四储能电路的第二端与初始电压端电连接，所述第四储能电路用于储存电能。
在具体实施时，所述发光选通控制电路可以包括第四发光控制电路、第五发光控制电路和第三选通控制电路，第三选通控制电路在第一控制信号的控制下，将第一发光控制电压写入第四发光控制电路的控制端，第四发光控制端电路在其控制端的电位的控制下，形成所述电流通路；所述第五发光控制电路在发光数据电压的控制下，形成所述电流通路；所述第四储能电路维持所述第四发光控制电路的控制端的电位。
如图6所示，在图1所示的像素电路的实施例的基础上，在本公开所述的像素电路的至少一实施例中，所述发光选通控制电路包括第四发光控制电路41、第五发光控制电路42、第三选通控制电路43和第四储能电路44；
所述第三选通控制电路43分别与所述第一控制端GC、第一发光控制电压端VDT和所述第四发光控制电路41的控制端电连接，用于在所述第一控制端GC提供的第一控制信号的控制下，控制所述第一发光控制电压端VDT写入第一发光控制电压至所述第四发光控制电路41的控制端；
所述第四发光控制电路41还分别与所述发光元件F1的第二极和第一电压端V1电连接，用于在所述第四发光控制电路41的控制端的电位的控制下，形成所述电流通路；
所述第五发光控制电路42的控制端与所述发光数据电压端VF电连接，所述第五发光控制电路42还分别与所述发光元件F1的第二极和第一电压端V1电连接，用于在所述第五发光控制电路42的控制端的电位的控制下，形成所述电流通路；所述发光数据电压端VF用于提供发光数据电压HF；
所述第四储能电路44的第一端与所述第四发光控制电路41的控制端电连接，所述第四储能电路44的第二端与初始电压端I0电连接，所述第四储能电路44用于储存电能。
本公开如图6所示的像素电路的至少一实施例在工作时，第一显示周期包括先后设置的第一写入阶段和第一发光阶段，第二显示周期包括先后设置的第二写入阶段和第二发光阶段；
在第一写入阶段，所述第三选通控制电路43在第一控制信号的控制下，控制所述第一发光控制电压端VDT写入第一个第一发光控制电压至所述第四发光控制电路41的控制端；
在第一发光阶段，所述第四储能电路44维持所述第四发光控制电路41的控制端的电位；第四发光控制电路41在其控制端的电位的控制下，形成所述电流通路，在第一发光阶段的所有时间，所述驱动电路10驱动发光元件F1时间，以进行PAM调光；
在第二写入阶段，所述第三选通控制电路43在第一控制信号的控制下，控制所述第一发光控制电压端VDT写入第二个第一发光控制电压至所述第四发光控制电路41的控制端；
在第二发光阶段，所述第四储能电路44维持所述第四发光控制电路41的控制端的电位；所述第五发光控制电路42在发光数据电压HF的控制下，形成所述电流通路，以进行PWM调光；所述发光数据电压HF为高频PWM信号。
可选的，所述发光选通控制电路包括第六发光控制电路、第七发光控制电路、第四选通控制电路、第五选通控制电路和第五储能电路；
所述第四选通控制电路分别与第一控制端、第一发光控制电压端和所述第六发光控制电路的控制端电连接，用于在所述第一控制信号的控制下，控制所述第一发光控制电压端与所述第六发光控制电路的控制端之间连通；
所述第五选通控制电路分别与所述第六发光控制电路的控制端、所述发光数据电压端和所述第七发光控制电路的控制端电连接，用于在所述第六发光控制电路的控制端的电位的控制下，控制所述发光数据电压端与所述第七发光控制电路的控制端电连接；
所述第六发光控制电路分别与所述发光元件的第二极与所述第一电压端电连接，用于在所述第六发光控制电路的控制端的电位的控制下，形成所述电流通路；
所述第七发光控制电路分别与所述发光元件的第二极与所述第一电压端电连接，用于在所述第七发光控制电路的控制端的电位的控制下，形成所述电流通路；
所述第五储能电路的第一端与所述第六发光控制电路的控制端电连接，所述第五储能电路的第二端与初始电压端电连接，所述第五储能电路用于储存电能。
在具体实施时，所述发光选通控制电路可以包括第六发光控制电路、第七发光控制电路、第四选通控制电路、第五选通控制电路和第五储能电路，所述第四选通控制电路在所述第一控制信号的控制下，控制所述第一发光控制电压端与所述第六发光控制电路的控制端之间连通；所述第五选通控制电路在所述第六发光控制电路的控制端的电位的控制下，控制所述发光数据电压端与所述第七发光控制电路的控制端之间连通；所述第六发光控制电路在其控制端的电位的控制下，形成所述电流通路；所述第七发光控制电路在其控制端的电位的控制下，形成所述电流通路；所述第五储能电路维持所述第六发光控制电路的电位。
如图7所示，在图1所示的像素电路的实施例的基础上，在本公开所述的像素电路的至少一实施例中，所述发光选通控制电路包括第六发光控制电路51、第七发光控制电路52、第四选通控制电路53、第五选通控制电路54和第五储能电路55；
所述第四选通控制电路53分别与第一控制端GC、第一发光控制电压端VDT和所述第六发光控制电路51的控制端电连接，用于在所述第一控制端GC提供的第一控制信号的控制下，控制所述第一发光控制电压端VDT与所述第六发光控制电路51的控制端之间连通；
所述第五选通控制电路54分别与所述第六发光控制电路51的控制端、所述发光数据电压端VF和所述第七发光控制电路52的控制端电连接，用于在所述第六发光控制电路51的控制端的电位的控制下，控制所述发光数据电 压端VF与所述第七发光控制电路52的控制端电连接；
所述第六发光控制电路51分别与所述发光元件F1的第二极与所述第一电压端V1电连接，用于在所述第六发光控制电路51的控制端的电位的控制下，形成所述电流通路；
所述第七发光控制电路52分别与所述发光元件F1的第二极与所述第一电压端V1电连接，用于在所述第七发光控制电路52的控制端的电位的控制下，形成所述电流通路；
所述第五储能电路55的第一端与所述第六发光控制电路51的控制端电连接，所述第五储能电路55的第二端与初始电压端I0电连接，所述第五储能电路55用于储存电能。
本公开图7所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的写入阶段和发光阶段；
在写入阶段，所述第四选通控制电路53在第一控制信号的控制下，控制所述第一发光控制电压端VDT与所述第六发光控制电路51的控制端之间连通，以将VDT提供的第一发光控制电压至所述第六发光控制电路51；
在发光阶段，第五储能电路55维持第六发光控制电路51的控制端的电位；
当在写入阶段，VDT提供第一个第一发光控制电压时，在发光阶段，第六发光控制电路51在其控制端的电位的控制下，形成所述电流通路，以进行PAM调光；
在写入阶段，当VDT提供第二个第一发光控制电压时，第五选通控制电路54在所述第六发光控制电路51的控制端的电位的控制下，控制所述发光数据电压端VF与所述第七发光控制电路52的控制端之间连通；在发光阶段，第五储能电路55维持第六发光控制电路51的控制端的电位，第五选通控制电路54在所述第六发光控制电路51的控制端的电位的控制下，控制所述发光数据电压端VF与所述第七发光控制电路52的控制端之间连通，第七发光控制电路52在所述发光数据电压HF的控制下，形成所述电流通路，以进行PWM调光，HF可以为高频PWM信号。
可选的，所述第一发光控制电路包括第一晶体管，所述第二发光控制电 路包括第二晶体管；
所述第一晶体管的控制极与所述第一发光控制端电连接，所述第一晶体管的第一极与所述发光元件的第二极电连接，所述第一晶体管的第二极与第一电压端电连接；
所述第二晶体管的控制极与所述第二发光控制端电连接，所述第二晶体管的第一极与所述发光元件的第二极电连接，所述第二晶体管的第二极与第一电压端电连接。
在本公开至少一实施例中，所述驱动电路包括驱动晶体管；所述第一晶体管的宽长比大于所述驱动晶体管的宽长比，所述第二晶体管的宽长比大于所述驱动晶体管的宽长比。
在具体实施时，驱动晶体管的宽长比根据其产生的驱动电流的大小来具体决定，第一晶体管和第二晶体管为用于发光控制的开关管，第一晶体管的宽长比和第二晶体管的宽长比需满足在较小的漏源电压Vds下可以提供的最大电流大于驱动晶体管产生的驱动电流即可，因此将所述第一晶体管的宽长比设置为大于所述驱动晶体管的宽长比，将所述第二晶体管的宽长比设置为大于所述驱动晶体管的宽长比。
可选的，所述第一选通控制电路包括第三晶体管；
所述第三晶体管的控制极与所述第一控制端电连接，所述第三晶体管的第一极与所述第一发光控制电压端电连接，所述第三晶体管的第二极与所述第一发光控制端电连接。
可选的，所述第二选通控制电路包括第四晶体管和第五晶体管；
所述第四晶体管的控制极与所述第一控制端电连接，所述第四晶体管的第一极与所述第二发光控制电压端电连接，所述第四晶体管的第二极与所述第二控制端电连接；
所述第五晶体管的控制极与所述第二控制端电连接，所述第五晶体管的第一极与所述发光数据电压端电连接，所述第五晶体管的第二极与所述第二发光控制端电连接。
在本公开至少一实施例中，所述第三晶体管和所述第四晶体管都为n型晶体管，或者，所述第三晶体管和所述第四晶体管都为p型晶体管。
在本公开至少一实施例中，所述第一发光控制电压端与所述第二发控制电压端为同一电压端；
所述第一晶体管为n型晶体管，所述第五晶体管为p型晶体管；或者，所述第一晶体管为p型晶体管，所述第五晶体管为n型晶体管。
在具体实施时，可以将第一晶体管和第二晶体管设置为类型相反的晶体管，此时，所述第一发光控制电压端可以与第二发光控制电压端可以为同一电压端，可以减少采用的电压端的个数。
可选的，所述第一储能电路包括第一电容，所述第二储能电路包括第二电容；
所述第一电容的第一端与所述第一发光控制端电连接，所述第一电容的第二端与第一初始电压端电连接；
所述第二电容的第一端与所述第二控制端电连接，所述第二电容的第二端与第二初始电压端电连接。
如图8所示，在图4所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括数据写入电路61、补偿通断电路62和第六储能电路63；所述驱动电路10的第一端与第二电压端V2电连接；所述驱动电路10用于在其控制端的电位的控制下，产生驱动电流；
所述数据写入电路61分别与第一扫描线GA、数据线DA和所述驱动电路10的控制端电连接，用于在所述第一扫描线GA提供的第一扫描信号的控制下，将所述数据线DA提供的数据电压Vdata写入所述驱动电路10的控制端；
所述补偿通断电路62分别与第二扫描线GB、外部补偿线R1和所述驱动电路10的第二端电连接，用于在所述第二扫描线GB提供的第二扫描信号的控制下，控制所述外部补偿线R1与所述驱动电路10的第二端之间连通；
所述第六储能电路63的第一端与所述驱动电路10的控制端电连接，所述第六储能电路63的第二端与所述驱动电路10的第二端电连接，所述第六储能电路63用于储存电能。
本公开如图8所示的像素电路的至少一实施例在工作时，在第一时间段，所述数据写入电路61在第一扫描信号的控制下，将所述数据线DA提供的数 据电压Vdata写入所述驱动电路10的控制端；所述补偿通断电路62在第二扫描信号的控制下，控制所述外部补偿线R1与所述驱动电路10的第二端之间连通，实现驱动电路10中的驱动晶体管的阈值电压Vth的读取，完成补偿功能(实际对数据电压的补偿可以在相邻帧之间的空白时间段执行，但不以此为限)。
本公开实施例能够提供一种结构简单的具有阈值电压补偿和PWM调光功能的像素电路，利于实现高PPI。
在本公开至少一实施例中，第二电压端可以为高电压端，但不以此为限。
可选的，所述数据写入电路包括第十七晶体管，所述补偿通断电路包括第十八晶体管，所述驱动电路包括驱动晶体管；所述第六储能电路包括存储电容；
所述第十七晶体管的控制极与所述第一扫描线电连接，所述第十七晶体管的第一极与所述数据线电连接，所述第十七晶体管的第二极与所述驱动晶体管的栅极电连接；
所述第十八晶体管的控制极与所述第二扫描线电连接，所述第十八晶体管的第一极与所述外部补偿线电连接，所述第十八晶体管的第二极与所述驱动晶体管的第二极电连接；
所述驱动晶体管的第一极与所述第二电压端电连接；所述驱动晶体管的第二极与发光元件的第一极电连接；
所述存储电容的第一端与所述驱动晶体管的控制极电连接，所述存储电容的第二端与所述驱动晶体管的第二极电连接。
可选的，所述第十七晶体管、所述第十八晶体管和所述驱动晶体管都为n型晶体管；或者，所述第十七晶体管和所述驱动晶体管为p型晶体管，所述第十八晶体管为n型晶体管或p型晶体管。
本公开至少一实施例所述的像素电路还可以包括数据写入电路、补偿通断电路和第六储能电路；所述驱动电路的第一端与第二电压端电连接；所述驱动电路用于在其控制端的电位的控制下，产生驱动电流；
所述数据写入电路分别与第一扫描线、数据线和所述驱动电路的控制端电连接，用于在所述第一扫描线提供的第一扫描信号的控制下，将所述数据 线提供的数据电压写入所述驱动电路的控制端；
所述补偿通断电路分别与第二扫描线、外部补偿线和所述驱动电路的控制端电连接，用于在所述第二扫描线提供的第二扫描信号的控制下，控制所述外部补偿线与所述驱动电路的控制端之间连通；
所述第六储能电路的第一端与所述驱动电路的控制端电连接，所述第六储能电路的第二端与所述驱动电路的第一端电连接，所述第六储能电路用于储存电能。
可选的，所述数据写入电路包括第十七晶体管，所述补偿通断电路包括第十八晶体管，所述驱动电路包括驱动晶体管；
所述第十七晶体管的控制极与所述第一扫描线电连接，所述第十七晶体管的第一极与所述数据线电连接，所述第十七晶体管的第二极与所述驱动晶体管的栅极电连接；
所述第十八晶体管的控制极与所述第二扫描线电连接，所述第十八晶体管的第一极与所述外部补偿线电连接，所述第十八晶体管的第二极与所述驱动晶体管的控制极电连接；
所述驱动晶体管的第一极与所述第二电压端电连接；所述驱动晶体管的第二极与所述发光元件的第一极电连接。
可选的，所述第十七晶体管、所述第十八晶体管和所述驱动晶体管都为p型晶体管。
如图9所示，在图8所示的像素电路的至少一实施例的基础上，所述第一发光控制电路11包括第一晶体管T1，所述第二发光控制电路12包括第二晶体管T2；所述驱动电路10包括驱动晶体管T0；所述发光元件为微型发光二极管M1；
所述第一晶体管T1的栅极与所述第一发光控制端E1电连接，所述第一晶体管T1的漏极与所述微型发光二极管M1的阴极电连接，所述第一晶体管T1的源极与低电压端VSS电连接；
所述第二晶体管T2的栅极与所述第二发光控制端E2电连接，所述第二晶体管T2的漏极与所述微型发光二极管M1的阴极电连接，所述第二晶体管T2的源极与所述低电压端VSS电连接；
所述第一选通控制电路13包括第三晶体管T3；
所述第三晶体管T3的栅极与所述第一控制端GC电连接，所述第三晶体管T3的漏极与所述第一发光控制电压端VDT电连接，所述第三晶体管T3的源极与所述第一发光控制端E1电连接；
所述第二选通控制电路14包括第四晶体管T4和第五晶体管T5；
所述第四晶体管T4的栅极与所述第一控制端GC电连接，所述第四晶体管T4的漏极与所述第二发光控制电压端DT电连接，所述第四晶体管T4的源极与所述第二控制端GD电连接；
所述第五晶体管T5的栅极与所述第二控制端GD电连接，所述第五晶体管T5的漏极与所述发光数据电压端VF电连接，所述第五晶体管T5的源极与所述第二发光控制端E2电连接；所述发光数据电压端VF用于提供发光数据电压HF；
所述第一储能电路15包括第一电容C1，所述第二储能电路16包括第二电容C2；
所述第一电容C1的第一端与所述第一发光控制端E1电连接，所述第一电容C1的第二端与初始电压端I0电连接；所述初始电压端I0用于提供初始电压Vinit；
所述第二电容C2的第一端与所述第二控制端GD电连接，所述第二电容C2的第二端与所述初始电压端I0电连接；
所述数据写入电路61包括第十七晶体管T17，所述补偿通断电路62包括第十八晶体管T18；所述第六储能电路63包括存储电容C0；
所述第十七晶体管T17的栅极与所述第一扫描线GA电连接，所述第十七晶体管T17的漏极与所述数据线DA电连接，所述第十七晶体管T17的源极与所述驱动晶体管T0的栅极电连接；
所述第十八晶体管T18的栅极与所述第二扫描线GB电连接，所述第十八晶体管T18的漏极与所述外部补偿线R1电连接，所述第十八晶体管T18的源极与所述驱动晶体管T0的源极电连接；
所述驱动晶体管T0的漏极与高电压端VDD电连接；所述驱动晶体管T0的源极与M1的阳极电连接；
所述存储电容C0的第一端与所述驱动晶体管T0的栅极电连接，所述存储电容C0的第二端与所述驱动晶体管T0的源极电连接。
在图9所示的像素电路的至少一实施例中，所有的晶体管都为n型薄膜晶体管，但不以此为限。
在图9所示的至少一实施例中，第一节点N1与驱动晶体管T0的栅极电连接，第二节点N2与驱动晶体管T0的源极电连接，第三节点N3与M1的阴极电连接。
如图10所示，本公开如图9所示的像素电路的至少一实施例在工作时，显示周期包括先后设置的第一时间段S1和第二时间段S2；
在第一时间段S1，GA、GB和GC都提供高电压信号，VDT提供低电压信号，DT提供高电压信号，T6、T7、T3和T4都打开，数据线DA将数据电压Vdata写入T0的栅极，T7打开，读取N2的电位，用于外部IC(集成电路)对T0的阈值电压Vth的补偿；E1的电位为低电压，GD的电位为高电压，T5打开，HF写入E2；
在第二时间段S2，T1关断，T2在HF的控制下导通或关断，以实现PWM调光模式；当T2导通时，T0驱动M1发光，当T2关断时，T0不驱动M1；
如图10所示，在所述第二时间段S2，所述发光数据电压HF为PWM信号，HF的开启脉宽不同，对应显示的灰阶不同。
在图10中，当GA提供的第一扫描信号的电位为高电压时，第一扫描信号的电位可以大于等于7V而小于等于10V，当所述第一扫描信号的电位为低电压时，第一扫描信号的电位可以大于等于-10V而小于等于-7V；
当GB提供的第二扫描信号的电位为高电压时，第二扫描信号的电位可以大于等于7V而小于等于10V，当所述第二扫描信号的电位为低电压时，第二扫描信号的电位可以大于等于-10V而小于等于-7V；
当所述第一控制端GC提供的第一控制信号的电位为高电压时，第一控制信号的电位可以大于等于7V而小于等于10V，当所述第一控制信号的电位为低电压时，第一控制信号的电位可以大于等于-10V而小于等于-7V；
当发光数据电压HF为高电压时，发光数据电压HF的电压值可以大于等于7V而小于等于10V，当发光数据电压HF为低电压时，发光数据电压HF 的电压值可以大于等于-10V而小于等于-7V；
当所述第一发光控制电压端VDT提供的第一发光控制电压为高电压时，第一发光控制电压的电压值可以大于等于7V而小于等于10V，当第一发光控制电压为低电压时，第一发光控制电压的电压值可以大于等于-10V而小于等于-7V；
当所述第二发光控制电压端DT提供的第二发光控制电压为高电压时，第二发光控制电压的电压值可以大于等于7V而小于等于10V，当第二发光控制电压为低电压时，第二发光控制电压的电压值可以大于等于-10V而小于等于-7V；
所述数据线DA提供的数据电压Vdata的电压值可以大于等于0V而小于等于6V；
但不以此为限。
本公开如图9所示的像素电路的至少一实施例在工作时，当在所述第一时间段S1，VDT提供高电压信号时，在第二时间段S2，T1持续导通，以便T0驱动M1发光。
在图9所示的像素电路的至少一实施例中，T0为电流输出管，T0的宽长比根据其所需产生的驱动电流的大小来具体决定，T1和T2为用于发光控制的开关管，T1的宽长比与T2的宽长比需要满足在较小的漏源电压Vds下可以提供的最大电流大于T0产生的驱动电流即可，可以将T1的宽长比设置为大于T0的宽长比，将T2的宽长比设置为大于T0的宽长比。
图11所示的像素电路的至少一实施例与图8所示的像素电路的至少一实施例的区别在于：第五晶体管T5为p型晶体管；
所述第三晶体管T3的漏极与所述第二发光控制电压端DT电连接。
在图11所示的至少一实施例中，第一发光控制电压端和第二发光控制电压端DT为同一电压端，以减少采用的电压端的个数，利于实现拆边框。
如图12所示，本公开如图11所示的像素电路的至少一实施例在工作时，显示周期包括先后设置的第一时间段S1和第二时间段S2；
在第一时间段S1，GA、GB和GC都提供高电压信号，DT提供低电压信号，T6、T7、T3和T4都打开，数据线DA将数据电压Vdata写入T0的栅 极，T7打开，读取N2的电位，用于外部IC(集成电路)对T0的阈值电压Vth的补偿；E1的电位为低电压，GD的电位为高电压，T5打开，HF写入E2；
在第二时间段S2，T1关断，T2在HF的控制下导通或关断，以实现PWM调光模式；当T2导通时，T0驱动M1发光，当T2关断时，T0不驱动M1；
如图12所示，在所述第二时间段S2，所述发光数据电压HF为PWM信号。
如图11所示的像素电路的至少一实施例在工作时，当在第一时间段S1，DT提供高电压信号时，在第二时间段S2，T1导通，T0驱动M1发光。
在图12中，当GA提供的第一扫描信号的电位为高电压时，第一扫描信号的电位可以大于等于7V而小于等于10V，当所述第一扫描信号的电位为低电压时，第一扫描信号的电位可以大于等于-10V而小于等于-7V；
当GB提供的第二扫描信号的电位为高电压时，第二扫描信号的电位可以大于等于7V而小于等于10V，当所述第二扫描信号的电位为低电压时，第二扫描信号的电位可以大于等于-10V而小于等于-7V；
当所述第一控制端GC提供的第一控制信号的电位为高电压时，第一控制信号的电位可以大于等于7V而小于等于10V，当所述第一控制信号的电位为低电压时，第一控制信号的电位可以大于等于-10V而小于等于-7V；
当发光数据电压HF为高电压时，发光数据电压HF的电压值可以大于等于7V而小于等于10V，当发光数据电压HF为低电压时，发光数据电压HF的电压值可以大于等于-10V而小于等于-7V；
当所述第一发光控制电压端VDT提供的第一发光控制电压为高电压时，第一发光控制电压的电压值可以大于等于7V而小于等于10V，当第一发光控制电压为低电压时，第一发光控制电压的电压值可以大于等于-10V而小于等于-7V；
当所述第二发光控制电压端DT提供的第二发光控制电压为高电压时，第二发光控制电压的电压值可以大于等于7V而小于等于10V，当第二发光控制电压为低电压时，第二发光控制电压的电压值可以大于等于-10V而小于等于-7V；
所述数据线DA提供的数据电压Vdata的电压值可以大于等于0V而小于等于6V；
但不以此为限。
图13是图9所示的像素电路的至少一实施例的仿真工作时序图。
在图13中，Vgs为T0的栅源电压，Id为驱动电流。
如图14所示，在图5所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括数据写入电路61、补偿通断电路62和第六储能电路63；所述驱动电路10的第一端与第二电压端V2电连接；所述驱动电路10用于在其控制端的电位的控制下，产生驱动电流；
所述数据写入电路61分别与第一扫描线GA、数据线DA和所述驱动电路10的控制端电连接，用于在所述第一扫描线GA提供的第一扫描信号的控制下，将所述数据线DA提供的数据电压Vdata写入所述驱动电路10的控制端；
所述补偿通断电路62分别与第二扫描线GB、外部补偿线R1和所述驱动电路10的第二端电连接，用于在所述第二扫描线GB提供的第二扫描信号的控制下，控制所述外部补偿线R1与所述驱动电路10的第二端之间连通；
所述第六储能电路63的第一端与所述驱动电路10的控制端电连接，所述第六储能电路63的第二端与所述驱动电路10的第二端电连接，所述第六储能电路63用于储存电能。
如图15所示，在图14所示的像素电路的至少一实施例的基础上，所述发光元件为微型发光二极管M1；所述驱动电路10包括驱动晶体管T0；
所述写入控制电路32包括第六晶体管T6，所述第一控制电路33包括第七晶体管T7和第八晶体管T8，所述第三发光控制电路31包括第九晶体管T9；
所述第六晶体管T6的栅极与所述第一控制端GC电连接，所述第六晶体管T6的漏极与所述第一发光控制电压端VDT电连接，所述第六晶体管T6的源极与所述写入节点NW电连接；
所述第七晶体管T7的栅极与所述写入节点NW电连接，所述第七晶体管T7的漏极与所述发光数据电压端VF电连接，所述第七晶体管T7的源极 与所第九晶体管T9的栅极电连接；所述发光数据电压端VF用于提供发光数据电压HF；
所述第八晶体管T8的栅极与所述写入节点NW电连接，所述第八晶体管T8的漏极与所述发光控制信号端EM电连接，所述第八晶体管T8的源极与所述第九晶体管T9的栅极电连接；
所述第九晶体管T9的漏极与M1的阴极电连接，所述第九晶体管M9的源极与低电压端VSS电连接；
所述第三储能电路34包括第三电容C3；
C3的第一端与所述写入节点NW电连接，C3的第二端与初始电压端I0电连接，所述初始电压端I0用于提供初始电压Vinit；
所述数据写入电路61包括第十七晶体管T17，所述补偿通断电路62包括第十八晶体管T18；所述第六储能电路63包括存储电容C0；
所述第十七晶体管T17的栅极与所述第一扫描线GA电连接，所述第十七晶体管T17的漏极与所述数据线DA电连接，所述第十七晶体管T17的源极与所述驱动晶体管T0的栅极电连接；
所述第十八晶体管T18的栅极与所述第二扫描线GB电连接，所述第十八晶体管T18的漏极与所述外部补偿线R1电连接，所述第十八晶体管T18的源极与所述驱动晶体管T0的源极电连接；
所述驱动晶体管T0的漏极与高电压端VDD电连接；所述驱动晶体管T0的源极与M1的阳极电连接；
所述存储电容C0的第一端与所述驱动晶体管T0的栅极电连接，所述存储电容C0的第二端与高电压端VDD电连接。
在图15所示的像素电路的至少一实施例中，T17、T0、T7和T9都为p型晶体管，T18、T6和T8都为n型晶体管，T17、T0、T7和T9都为低温多晶硅薄膜晶体管，T18、T6和T8都为氧化物薄膜晶体管，但不以此为限。
在图15所示的至少一实施例中，第一节点N1与驱动晶体管T0的栅极电连接，第二节点N2与驱动晶体管T0的源极电连接，第三节点N3与M1的阴极电连接。
本公开图15所示的像素电路的至少一实施例为一种基于外部补偿的可 实现PAM和PWM结合驱动的像素电路，使用LTPS(低温多晶硅)与Oxide(氧化物)集成的工艺，将氧化物薄膜晶体管和低温多晶硅薄膜晶体管制作于同一背板上，可实现更高PPI(像素密度)。
本公开图15所示的像素电路的至少一实施例在工作时，在高灰阶显示时，采用PAM调光方式，在低灰阶时采用PWM调光方式，可以实现全灰阶下均一显示。
在本公开图15所示的像素电路的至少一实施例中，T6为n型晶体管，T6为氧化物薄膜晶体管，氧化物薄膜晶体管的漏电流比低温多晶硅薄膜晶体管的漏电流小两个量级，由此，对C3的电容值大小的要求降低，有利于实现更高PPI。
在实际操作时，T6也可以为p型晶体管。
如图16所示，本公开图15所示的像素电路的至少一实施例在工作时，第一显示周期包括先后设置的第一写入阶段S11和第一发光阶段S12，第二显示周期包括先后设置的第二写入阶段S21和第二发光阶段S22；
在第一写入阶段S11，GA提供低电压信号，GB提供高电压信号，GC提供高电压信号，VDT提供高电压信号至NW，T7关断，T8导通，EM写入T9的栅极；EM提供高电压信号，T9关断；T17打开，数据线DA将数据电压Vdata写入T0的栅极，T18打开，读取N2的电位，用于外部IC(集成电路)对T0的阈值电压Vth的补偿；
在第一发光阶段S12，C3维持NW的电位，T7关断，T8导通，EM写入T9的栅极，EM提供低电压信号，T9打开，形成M1的阴极与VSS之间的电流通路，T0驱动M1发光，以进行PAM调光；
在第二写入阶段S21，GA提供低电压信号，GB提供高电压信号，GC提供高电压信号，VDT提供低电压信号至NW，T7导通，T8关断，HF写入T9的栅极；HF提供高电压信号，T9关断；T17打开，数据线DA将数据电压Vdata写入T0的栅极，T18打开，读取N2的电位，用于外部IC(集成电路)对T0的阈值电压Vth的补偿；
在第二发光阶段S13，C3维持NW的电位，T7导通，T8关断，HF写入T9的栅极；HF为高频PWM信号，当HF的电位为高电压时，T9导通，T0 驱动M1发光；当HF的电位为低电压时，T9关断，以实现PWM调光；当HF的开启脉宽不同时，显示灰阶不同。
在图16中，标号为Id的驱动电流。
本公开图15所示的像素电路的至少一实施例在工作时，HF选通阶段和EM选通阶段独立分开，利于控制。
在本公开图15所示的像素电路的至少一实施例中，各晶体管的类型并不限于以上列举的类型，各晶体管都可以为n型晶体管或p型晶体管。
本公开图17所示的像素电路的至少一实施例与本公开图15所示的像素电路的至少一实施例的区别在于：T6为p型晶体管，T6为低温多晶硅薄膜晶体管。
本公开图18所示的像素电路的至少一实施例与本公开图15所示的像素电路的至少一实施例的区别在于：
T0和T17为n型晶体管；
C0的第二端与T0的源极电连接；
M1设置于T9与低电压端VSS之间。
本公开图19所示的像素电路的至少一实施例与本公开图18所示的像素电路的至少一实施例的区别在于：T6为p型晶体管。
本公开图20所示的像素电路的至少一实施例与本公开图19所示的像素电路的至少一实施例的区别在于：T0、T17和T18为p型晶体管；
C0的第二端与VDD电连接；
T18的源极与T0的栅极电连接。
本公开图21所示的像素电路的至少一实施例与本公开图20所示的像素电路的至少一实施例的区别在于：T6为n型晶体管。
如图22所示，在图6所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括数据写入电路61、补偿通断电路62和第六储能电路63；所述驱动电路10的第一端与第二电压端V2电连接；所述驱动电路10用于在其控制端的电位的控制下，产生驱动电流；
所述数据写入电路61分别与第一扫描线GA、数据线DA和所述驱动电路10的控制端电连接，用于在所述第一扫描线GA提供的第一扫描信号的控 制下，将所述数据线DA提供的数据电压Vdata写入所述驱动电路10的控制端；
所述补偿通断电路62分别与第二扫描线GB、外部补偿线R1和所述驱动电路10的第二端电连接，用于在所述第二扫描线GB提供的第二扫描信号的控制下，控制所述外部补偿线R1与所述驱动电路10的第二端之间连通；
所述第六储能电路63的第一端与所述驱动电路10的控制端电连接，所述第六储能电路63的第二端与所述驱动电路10的第二端电连接，所述第六储能电路63用于储存电能。
如图23所示，在图22所示的像素电路的至少一实施例的基础上，在本公开至少一实施例所述的像素电路中，所述第三选通控制电路43包括第十晶体管T10，所述第四发光控制电路41包括第十一晶体管T11，所述第五发光控制电路42包括第十二晶体管T12；所述第四储能电路44包括第四电容C4；所述发光元件为微型发光二极管M1；所述驱动电路10包括驱动晶体管T0；
所述第十晶体管T10的栅极与所述第一控制端GC电连接，所述第十晶体管T10的漏极与所述第一发光控制电压端VDT电连接，所述第十晶体管T10的源极与所述第十一晶体管T11的栅极电连接；
所述第十一晶体管T11的漏极与M1的阴极电连接，所述第十一晶体管T11的源极与低电压端VSS电连接；
所述第十二晶体管T12的栅极与所述发光数据电压端VF电连接，所述第十二晶体管T12的漏极与M1的阴极电连接，所述第十二晶体管T12的源极与所述低电压端VSS电连接；所述发光数据电压端VF用于提供发光数据电压HF；
所述第四电容C4的第一端与T11的栅极电连接，所述第四电容C4的第二端与初始电压端I0电连接，所述初始电压端I0用于提供初始电压Vinit；
所述数据写入电路61包括第十七晶体管T17，所述补偿通断电路62包括第十八晶体管T18；所述第六储能电路63包括存储电容C0；
所述第十七晶体管T17的栅极与所述第一扫描线GA电连接，所述第十七晶体管T17的漏极与所述数据线DA电连接，所述第十七晶体管T17的源极与所述驱动晶体管T0的栅极电连接；
所述第十八晶体管T18的栅极与所述第二扫描线GB电连接，所述第十八晶体管T18的漏极与所述外部补偿线R1电连接，所述第十八晶体管T18的源极与所述驱动晶体管T0的源极电连接；
所述驱动晶体管T0的漏极与高电压端VDD电连接；所述驱动晶体管T0的源极与M1的阳极电连接；
所述存储电容C0的第一端与所述驱动晶体管T0的栅极电连接，所述存储电容C0的第二端与高电压端VDD电连接。
在图23所示的至少一实施例中，第一节点N1与驱动晶体管T0的栅极电连接，第二节点N2与驱动晶体管T0的源极电连接，第三节点N3与M1的阴极电连接。
在本公开图23所示的像素电路的至少一实施例中，T10为n型晶体管，T11为n型晶体管，T12为p型晶体管，T0为p型晶体管，T17为p型晶体管，T18为n型晶体管；T10为氧化物薄膜晶体管，T11为氧化物薄膜晶体管，T12为低温多晶硅薄膜晶体管，T0为低温多晶硅薄膜晶体管，T17为低温多晶硅薄膜晶体管，T18为氧化物薄膜晶体管，但不以此为限。
本公开图23所示的像素电路的至少一实施例为一种基于外部补偿的可实现PAM和PWM结合驱动的像素电路，使用LTPS(低温多晶硅)与Oxide(氧化物)集成的工艺，将氧化物薄膜晶体管和低温多晶硅薄膜晶体管制作于同一背板上，可实现更高PPI(像素密度)。
本公开图23所示的像素电路的至少一实施例在工作时，在高灰阶显示时，采用PAM调光方式，在低灰阶时采用PWM调光方式，可以实现全灰阶下均一显示。
在本公开图23所示的像素电路的至少一实施例中，T10为n型晶体管，T10为氧化物薄膜晶体管，氧化物薄膜晶体管的漏电流比低温多晶硅薄膜晶体管的漏电流小两个量级，由此，对C4的电容值大小的要求降低，有利于实现更高PPI。
在实际操作时，T10也可以为p型晶体管。
在本公开图23所示的像素电路的至少一实施例中，由于T12的漏极与M1的阴极电连接，T12的源极与低电压端VSS电连接，并HF为所有像素电 路共用的信号，因此T12可以在多个像素电路间复用，同时采用LTPS和Oxide集成，在同一背板上形成NTFT(n型薄膜晶体管)和PTFT(p型薄膜晶体管)的工艺，可以实现高PPI。
如图24所示，在图23所示的像素电路的至少一实施例工作时，第一显示周期可以包括先后设置的第一写入阶段S11和第一发光阶段S12，第二显示周期包括先后设置的第二写入阶段S21和第二发光阶段S22；
在第一写入阶段S11，GA提供低电压信号，GB提供高电压信号，GC提提供高电压信号，T10导通，VDT提供高电压信号至T11的栅极，T11导通；T17打开，数据线DA将数据电压Vdata写入T0的栅极，T18打开，读取N2的电位，用于外部IC(集成电路)对T0的阈值电压Vth的补偿；
在第一发光阶段S12，C4维持T11的栅极的电位，T11导通，T0驱动M1发光，以进行PAM调光；
在第二写入阶段S21，GA提供低电压信号，GB提供高电压信号，GC提提供高电压信号，VDT提供低电压信号至T11的栅极，T11关断；T17打开，数据线DA将数据电压Vdata写入T0的栅极，T18打开，读取N2的电位，用于外部IC(集成电路)对T0的阈值电压Vth的补偿；
在第二发光阶段S22，C4维持T11的栅极的电位，T11关断，HF为高频PWM信号；当HF的电位为高电压时，T12关断；当HF的电位为低电压时，T12导通；以进行PWM调光；HF的开启脉宽不同，相应的显示灰阶也不同。
在图24中，Id为驱动电流。
在本公开图23所示的像素电路的至少一实施例中，各晶体管的类型并不限于以上列举的类型，各晶体管都可以为n型晶体管或p型晶体管。
本公开图25所示的像素电路的至少一实施例与本公开图23所示的像素电路的至少一实施例的区别在于：T10为p型晶体管，T10为低温多晶硅薄膜晶体管。
本公开图25所示的像素电路的至少一实施例与本公开图25所示的像素电路的至少一实施例的区别在于：T11为p型晶体管，T18为p型晶体管，
本公开图27所示的像素电路的至少一实施例与本公开图23所示的像素电路的至少一实施例的区别在于：所有晶体管都为n型晶体管，所有晶体管 都为氧化物薄膜晶体管，C0的第二端与T0的源极电连接。
本公开图23、图25、图26、图27所示的像素电路的至少一实施例的结构简单，采用的晶体管的数据少，能够减小Layout(布局)面积，在保证低灰阶显示的基础上进一步提升PPI。
本公开图27所示的像素电路的至少一实施例在工作时，在高灰阶显示时，在写入阶段，VDT写入高电压信号至T11的栅极，在发光阶段，T11导通；在低灰阶显示时，在写入阶段，VDT写入低电压信号至T11的栅极，在发光阶段，T11关断，T12在HF的控制下导通或关断，以实现低灰阶显示；通过合理选择T11和T12的大小，可以在保持驱动电流稳定的基础上，减少采用的晶体管的数目。
如图28所示，本公开图27所示的像素电路的至少一实施例在工作时，第一显示周期包括先后设置的第一写入阶段S11和第一发光阶段S12，第二显示周期包括先后设置的第二写入阶段S21和第二发光阶段S22；
在第一写入阶段S11，GA提供低电压信号，GB提供高电压信号，GC提提供高电压信号，T10导通，VDT提供高电压信号至T11的栅极，T11导通；T17打开，数据线DA将数据电压Vdata写入T0的栅极，T18打开，读取N2的电位，用于外部IC(集成电路)对T0的阈值电压Vth的补偿；
在第一发光阶段S12，C4维持T11的栅极的电位，T11导通，T0驱动M1发光，以进行PAM调光；
在第二写入阶段S21，GA提供低电压信号，GB提供高电压信号，GC提提供高电压信号，VDT提供低电压信号至T11的栅极，T11关断；T17打开，数据线DA将数据电压Vdata写入T0的栅极，T18打开，读取N2的电位，用于外部IC(集成电路)对T0的阈值电压Vth的补偿；
在第二发光阶段S22，C4维持T11的栅极的电位，T11关断，HF为高频PWM信号；当HF的电位为低电压时，T12关断；当HF的电位为高电压时，T12导通；以进行PWM调光；HF的开启脉宽不同，相应的显示灰阶也不同。
图29是本公开图27所示的像素电路的至少一实施例的仿真工作时序图。在图29中，标号为Id的为驱动电流。
本公开图30所示的像素电路的至少一实施例与本公开图27所示的像素 电路的至少一实施例的区别如下：
T10、T11和T12为p型晶体管；
C0的第二端与T0的源极电连接。
本公开图31所示的像素电路的至少一实施例与本公开图30所示的像素电路的至少一实施例的区别如下：T10为n型晶体管。
本公开图32所示的像素电路的至少一实施例与本公开图30所示的像素电路的至少一实施例的区别如下：T0、T17和T18为p型晶体管；
C0的第二端与VDD电连接；
T18的源极与T0的栅极电连接。
本公开图33所示的像素电路的至少一实施例与本公开图30所示的像素电路的至少一实施例的区别如下：M1设置于T9与低电压端VSS之间。
本公开图34所示的像素电路的至少一实施例与本公开图31所示的像素电路的至少一实施例的区别如下：M1设置于T9与低电压端VSS之间。
本公开图35所示的像素电路的至少一实施例与本公开图32所示的像素电路的至少一实施例的区别如下：M1设置于T9与低电压端VSS之间。
如图36所示，在图7所示的像素电路的至少一实施例的基础上，本公开至少一实施例所述的像素电路还包括数据写入电路61、补偿通断电路62和第六储能电路63；所述驱动电路10的第一端与第二电压端V2电连接；所述驱动电路10用于在其控制端的电位的控制下，产生驱动电流；
所述数据写入电路61分别与第一扫描线GA、数据线DA和所述驱动电路10的控制端电连接，用于在所述第一扫描线GA提供的第一扫描信号的控制下，将所述数据线DA提供的数据电压Vdata写入所述驱动电路10的控制端；
所述补偿通断电路62分别与第二扫描线GB、外部补偿线R1和所述驱动电路10的第二端电连接，用于在所述第二扫描线GB提供的第二扫描信号的控制下，控制所述外部补偿线R1与所述驱动电路10的第二端之间连通；
所述第六储能电路63的第一端与所述驱动电路10的控制端电连接，所述第六储能电路63的第二端与所述驱动电路10的第二端电连接，所述第六储能电路63用于储存电能。
如图37所示，在图36所示的像素电路的至少一实施例的基础上，发光元件为微型发光二极管M1，所述第五储能电路55包括第五电容C5；
所述第六发光控制电路51包括第十三晶体管T13；所述第七发光控制电路52包括第十四晶体管T14；所述第四选通控制电路53包括第十五晶体管T15，所述第五选通控制电路54包括第十六晶体管T16；
所述第十五晶体管T15的栅极与所述第一控制端GC电连接，所述第十五晶体管T15的漏极与第一发光控制电压端VDT电连接，所述第十五晶体管T15的源极与所述第十三晶体管T13的栅极电连接；
所述第十六晶体管T16的栅极与所述第十三晶体管T13的栅极电连接，所述第十六晶体管T16的漏极与所述发光数据电压端VF电连接，所述第十六晶体管T16的源极与所述第十四晶体管T14的栅极电连接；
所述第十三晶体管T13的漏极与所述微型发光二极管M1的阴极电连接，所述第十三晶体管T13的源极与低电压端VSS电连接；
所述第十四晶体管T14的漏极与所述微型发光二极管M1的阴极电连接，所述第十四晶体管T14的源极与所述低电压端VSS电连接；
C5的第一端与T13的栅极电连接，C5的第二端与初始电压端I0电连接，所述初始电压端I0用于提供初始电压Vinit；
所述数据写入电路61包括第十七晶体管T17，所述补偿通断电路62包括第十八晶体管T18；所述第六储能电路63包括存储电容C0；
所述第十七晶体管T17的栅极与所述第一扫描线GA电连接，所述第十七晶体管T17的漏极与所述数据线DA电连接，所述第十七晶体管T17的源极与所述驱动晶体管T0的栅极电连接；
所述第十八晶体管T18的栅极与所述第二扫描线GB电连接，所述第十八晶体管T18的漏极与所述外部补偿线R1电连接，所述第十八晶体管T18的源极与所述驱动晶体管T0的源极电连接；
所述驱动晶体管T0的漏极与高电压端VDD电连接；所述驱动晶体管T0的源极与M1的阳极电连接；
所述存储电容C0的第一端与所述驱动晶体管T0的栅极电连接，所述存储电容C0的第二端与T0的源极电连接。
在图37所示的至少一实施例中，第一节点N1与驱动晶体管T0的栅极电连接，第二节点N2与驱动晶体管T0的源极电连接，第三节点N3与M1的阴极电连接。
在图37所示的像素电路的至少一实施例中，T16为p型晶体管，T16为低温多晶硅薄膜晶体管，除了T16之外的晶体管都为n型晶体管，除了T16之外的晶体管都为氧化物薄膜晶体管，但不以此为限。
本公开图37所示的像素电路的至少一实施例是基于LTPO工艺的外部补偿像素电路，可以实现高低灰阶显示，在低灰阶显示的同时最大程度地减少闪烁，减缓视疲劳。
本公开图37所示的像素电路的至少一实施例在进行中高灰阶显示时，通过VDT提供的第一发光控制电压控制T13导通，实现大于98％以上占空比显示，从而实现中高灰阶显示；在低灰阶显示时，在发光阶段，T16导通，HF写入T14的栅极，HF为高频PWM信号，以实现低灰阶显示。由于HF是等周期脉冲信号(例如，一帧时间中有50次脉冲信号)，将显示频率提高50倍，实现3000Hz显示，减轻视疲劳现象。
本公开图37所示的像素电路的至少一实施例采用的晶体管的数目和采用的电容的数目较少，可以有效减少Layout(布局)面积，提高PPI。
本公开图37所示的像素电路的至少一实施例可以将T16设置于叠层TFT(薄膜晶体管)底层，n型晶体管位于上层，叠层TFT可以进一步提高PPI。
如图38所示，本公开图37所示的像素电路的至少一实施例在工作时，显示周期可以包括先后设置的写入阶段S01和发光阶段S02；
在写入阶段S01，GA、GB和GC都提供高电压信号，T15打开，T17打开，数据线DA将数据电压Vdata写入T0的栅极，T18打开，读取N2的电位，用于外部IC(集成电路)对T0的阈值电压Vth的补偿；
在写入阶段S01，当VDT提供高电压信号时，T13的栅极接入高电压信号，T13导通，T16关断；
在写入阶段S01，当VDT提供低电压信号时，T13的栅极接入低电压信号，T16的栅极接入低电压信号，T16打开，HF接入T14的栅极；
在发光阶段S02，C5维持T13的栅极的电位；
当在写入阶段S01，T13的栅极接入高电压信号时，在发光阶段S02，T13导通，T0驱动M1发光；
当在写入阶段S01，T13的栅极接入低电压信号时，在发光阶段S02，T16打开，HF写入T14的栅极，当HF的电位为低电压时，T14关断；当HF的电位为高电压时，T14打开，T0驱动M1发光，实现低灰阶PWM调制。
在图38中，标号为VDT1的为第一个第一发光控制电压，标号为VDT2的为第二个第一发光控制电压。
图39是本公开如图37所示的像素电路的至少一实施例的仿真工作时序图。
在图39中，标号为Vgs的为T0的栅源电压，标号为Id为驱动电流。
本公开图40所示的像素电路的至少一实施例与本公开图37所示的像素电路的至少一实施例的区别在于：T15为p型晶体管。
本公开图41所示的像素电路的至少一实施例与本公开图40所示的像素电路的至少一实施例的区别在于：T14为p型晶体管。
本公开图42所示的像素电路的至少一实施例与本公开图37所示的像素电路的至少一实施例的区别在于：T0、T17和T18为p型晶体管；
C0的第二端与VDD电连接；
T18的源极与T0的栅极电连接。
本公开图43所示的像素电路的至少一实施例与本公开图40所示的像素电路的至少一实施例的区别在于：T0、T17和T18为p型晶体管；
C0的第二端与VDD电连接；
T18的源极与T0的栅极电连接。
本公开图44所示的像素电路的至少一实施例与本公开图41所示的像素电路的至少一实施例的区别在于：T0、T17和T18为p型晶体管；
C0的第二端与VDD电连接；
T18的源极与T0的栅极电连接。
在本公开图9、图11、图15、图17、图23、图25、图26、图27、图30、图31、图32、图37、图40、图41、图42、图43和图44所示的像素电路的至少一实施例中，M1也可以替换为设置于其阴极直接与低电压端VSS 电连接。
在本公开至少一实施例中，当晶体管的类型改变时，也即晶体管从n型晶体管变为p型晶体管，或者，晶体管从p型晶体管变为n型晶体管时，晶体管的栅极的电位反相即可。
本公开实施例所述的像素驱动方法，应用于上述的像素电路，所述像素驱动方法包括：
发光选通控制电路在第一控制信号的控制下，根据第一发光控制电压和发光数据电压，形成发光元件的第二极与第一电压端之间的电流通路，以控制驱动电路能够控制发光元件发光。
在本公开至少一实施例中，所述发光选通控制电路还与第二发光控制电压端电连接；所述发光选通控制电路包括第一发光控制电路、第二发光控制电路、第一选通控制电路和第二选通控制电路；
所述像素驱动方法包括：
第一选通控制电路在第一控制信号的控制下，将第一发光控制电压写入第一发光控制端；
第二选通控制电路在所述第一控制信号的控制下，将第二发光控制电压写入第二控制端，并在所述第二控制端的电位的控制下，将发光数据电压写入第二发光控制端；
所述第一发光控制电路在第一发光控制端的电位的控制下，控制发光元件的第二极与所述第一电压端之间连通；
第二发光控制电路在第二发光控制端的电位的控制下，控制发光元件的第二极与第一电压端之间连通。
在本公开至少一实施例中，所述发光选通控制电路还与发光控制信号端电连接；所述发光选通控制电路包括第三发光控制电路、写入控制电路和第一控制电路；
所述像素驱动方法包括：
写入控制电路在第一控制信号的控制下，控制第一发光控制电压端与写入节点之间连通；
第一控制电路在所述写入节点的电位的控制下，控制将发光数据电压或 发光控制信号写入第三发光控制电路的控制端；
第三发光控制电路在其控制端的电位的控制下，形成所述电流通路。
在本公开至少一实施例中，所述发光选通控制电路包括第四发光控制电路、第五发光控制电路和第三选通控制电路；所述像素驱动方法包括：
所述第三选通控制电路在第一控制信号的控制下，控制第一发光控制电压端写入第一发光控制电压至所述第四发光控制电路的控制端；
所述第四发光控制电路在其控制端的电位的控制下，形成所述电流通路；
所述第五发光控制电路在其控制端的电位的控制下，形成所述电流通路。
在本公开至少一实施例中，所述发光选通控制电路包括第六发光控制电路、第七发光控制电路、第四选通控制电路和第五选通控制电路；所述像素驱动方法包括：
所述第四选通控制电路在第一控制信号的控制下，控制第一发光控制电压端与所述第六发光控制电路的控制端之间连通；
所述第五选通控制电路在所述第六发光控制电路的控制端的电位的控制下，控制发光数据电压端与所述第七发光控制电路的控制端电连接；
所述第六发光控制电路在其控制端的电位的控制下，形成所述电流通路；
所述第七发光控制电路在其控制端的电位的控制下，形成所述电流通路。
本公开实施例所述的显示装置包括上述的像素电路。
本公开实施例所提供的显示装置可以为可穿戴设备、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。
以上所述是本公开的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开所述原理的前提下，还可以作出若干改进和润饰，这些改进和润饰也应视为本公开的保护范围。

Claims (34)

  1. 一种像素电路，包括驱动电路、发光元件和发光选通控制电路；
    所述驱动电路与所述发光元件的第一极电连接，用于驱动所述发光元件；所述发光选通控制电路分别与所述发光元件的第二极、第一控制端、第一发光控制电压端和发光数据电压端电连接，用于在第一控制端提供的第一控制信号的控制下，根据第一发光控制电压端提供的第一发光控制电压和所述发光数据电压端提供的发光数据电压，形成所述发光元件的第二极与第一电压端之间的电流通路，以控制所述驱动电路能够控制发光元件发光；或者，
    所述驱动电路通过所述发光控制电路与所述发光元件电连接；所述发光选通控制电路分别与所述驱动电路、第一控制端、第一控制电压端和发光数据电压端电连接，用于在所述第一控制信号的控制下，根据所述第一发光控制电压和所述发光数据电压，形成所述驱动电路与所述发光元件之间的电流通路，以控制所述驱动电路能够控制发光元件发光。
  2. 如权利要求1所述的像素电路，其中，所述发光选通控制电路还与第二发光控制电压端电连接；所述发光选通控制电路还用于在所述第二发光控制电压端提供的第二发光控制电压的控制下，形成所述电流通路；
    所述发光选通控制电路包括第一发光控制电路、第二发光控制电路、第一选通控制电路和第二选通控制电路；
    所述第一发光控制电路分别与第一发光控制端、所述发光元件的第二极和第一电压端电连接，用于在所述第一发光控制端的电位的控制下，控制所述发光元件的第二极与所述第一电压端之间连通；
    所述第二发光控制电路分别与第二发光控制端、所述发光元件的第二极和第一电压端电连接，用于在所述第二发光控制端的电位的控制下，控制所述发光元件的第二极与所述第一电压端之间连通；
    所述第一选通控制电路分别与第一控制端、第一发光控制电压端和所述第一发光控制端电连接，用于在所述第一控制端提供的第一控制信号的控制下，将所述第一发光控制电压端提供的第一发光控制电压写入所述第一发光控制端；
    所述第二选通控制电路分别与所述第一控制端、第二发光控制电压端、第二控制端、发光数据电压端和所述第二发光控制端电连接，用于在所述第一控制端提供的第一控制信号的控制下，将所述第二发光控制电压端提供的第二发光控制电压写入所述第二控制端，并在所述第二控制端的电位的控制下，将所述发光数据电压端提供的发光数据电压写入所述第二发光控制端。
  3. 如权利要求2所述的像素电路，其中，还包括第一储能电路和第二储能电路；
    所述第一储能电路的第一端与所述第一发光控制端电连接，所述第一储能电路的第二端与第一初始电压端电连接，所述第一储能电路用于储存电能；
    所述第二储能电路的第一端与所述第二控制端电连接，所述第二储能电路的第二端与第二初始电压端电连接，所述第二储能电路用于储存电能。
  4. 如权利要求1所述的像素电路，其中，所述发光选通控制电路还与发光控制信号端电连接，还用于根据所述发光控制信号端提供的发光控制信号，形成所述电流通路；
    所述发光选通控制电路包括第三发光控制电路、写入控制电路、第一控制电路和第三储能电路；
    所述写入控制电路分别与所述第一控制端、第一发光控制电压端和写入节点电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述第一发光控制电压端与所述写入节点之间连通；
    所述第一控制电路分别与所述第三发光控制电路的控制端、所述写入节点、所述发光数据电压端和发光控制信号端电连接，用于在所述写入节点的电位的控制下，控制将所述发光数据电压或所述发光控制信号端提供的发光控制信号写入所述第三发光控制电路的控制端；
    所述第三发光控制电路分别与所述发光元件的第二极和第一电压端电连接，所述第三发光控制电路用于在其控制端的电位的控制下，形成所述电流通路；
    所述第三储能电路的第一端与所述写入节点电连接，所述第三储能电路的第二端与初始电压端电连接，所述第三储能电路用于储存电能。
  5. 如权利要求1所述的像素电路，其中，所述发光选通控制电路包括第 四发光控制电路、第五发光控制电路、第三选通控制电路和第四储能电路；
    所述第三选通控制电路分别与所述第一控制端、第一发光控制电压端和所述第四发光控制电路的控制端电连接，用于在所述第一控制端提供的第一控制信号的控制下，控制所述第一发光控制电压端写入第一发光控制电压至所述第四发光控制电路的控制端；
    所述第四发光控制电路还分别与所述发光元件的第二极与第一电压端电连接，用于在所述第四发光控制电路的控制端的电位的控制下，形成所述电流通路；
    所述第五发光控制电路的控制端与所述发光数据电压端电连接，所述第五发光控制电路还分别与所述发光元件的第二极与第一电压端电连接，用于在所述第五发光控制电路的控制端的电位的控制下，形成所述电流通路；
    所述第四储能电路的第一端与所述第四发光控制电路的控制端电连接，所述第四储能电路的第二端与初始电压端电连接，所述第四储能电路用于储存电能。
  6. 如权利要求1所述的像素电路，其中，所述发光选通控制电路包括第六发光控制电路、第七发光控制电路、第四选通控制电路、第五选通控制电路和第五储能电路；
    所述第四选通控制电路分别与第一控制端、第一发光控制电压端和所述第六发光控制电路的控制端电连接，用于在所述第一控制信号的控制下，控制所述第一发光控制电压端与所述第六发光控制电路的控制端之间连通；
    所述第五选通控制电路分别与所述第六发光控制电路的控制端、所述发光数据电压端和所述第七发光控制电路的控制端电连接，用于在所述第六发光控制电路的控制端的电位的控制下，控制所述发光数据电压端与所述第七发光控制电路的控制端电连接；
    所述第六发光控制电路分别与所述发光元件的第二极与所述第一电压端电连接，用于在所述第六发光控制电路的控制端的电位的控制下，形成所述电流通路；
    所述第七发光控制电路分别与所述发光元件的第二极与所述第一电压端电连接，用于在所述第七发光控制电路的控制端的电位的控制下，形成所述 电流通路
    所述第五储能电路的第一端与所述第六发光控制电路的控制端电连接，所述第五储能电路的第二端与初始电压端电连接，所述第五储能电路用于储存电能。
  7. 如权利要求2所述的像素电路，其中，所述第一发光控制电路包括第一晶体管，所述第二发光控制电路包括第二晶体管；
    所述第一晶体管的控制极与所述第一发光控制端电连接，所述第一晶体管的第一极与所述发光元件的第二极电连接，所述第一晶体管的第二极与第一电压端电连接；
    所述第二晶体管的控制极与所述第二发光控制端电连接，所述第二晶体管的第一极与所述发光元件的第二极电连接，所述第二晶体管的第二极与第一电压端电连接。
  8. 如权利要求7所述的像素电路，其中，所述驱动电路包括驱动晶体管；所述第一晶体管的宽长比大于所述驱动晶体管的宽长比，所述第二晶体管的宽长比大于所述驱动晶体管的宽长比。
  9. 如权利要求7所述的像素电路，其中，所述第一选通控制电路包括第三晶体管；
    所述第三晶体管的控制极与所述第一控制端电连接，所述第三晶体管的第一极与所述第一发光控制电压端电连接，所述第三晶体管的第二极与所述第一发光控制端电连接；
    所述第二选通控制电路包括第四晶体管和第五晶体管；
    所述第四晶体管的控制极与所述第一控制端电连接，所述第四晶体管的第一极与所述第二发光控制电压端电连接，所述第四晶体管的第二极与所述第二控制端电连接；
    所述第五晶体管的控制极与所述第二控制端电连接，所述第五晶体管的第一极与所述发光数据电压端电连接，所述第五晶体管的第二极与所述第二发光控制端电连接。
  10. 如权利要求9所述的像素电路，其中，所述第三晶体管和所述第四晶体管都为n型晶体管，或者，所述第三晶体管和所述第四晶体管都为p型 晶体管。
  11. 如权利要求9所述的像素电路，其中，所述第一发光控制电压端与所述第二发控制电压端为同一电压端；
    所述第一晶体管为n型晶体管，所述第五晶体管为p型晶体管；或者，所述第一晶体管为p型晶体管，所述第五晶体管为n型晶体管。
  12. 如权利要求4所述的像素电路，其中，所述写入控制电路包括第六晶体管，所述第一控制电路包括第七晶体管和第八晶体管，所述第三发光控制电路包括第九晶体管；
    所述第六晶体管的控制极与所述第一控制端电连接，所述第六晶体管的第一极与所述第一发光控制电压端电连接，所述第六晶体管的第二极与所述写入节点电连接；
    所述第七晶体管的控制极与所述写入节点电连接，所述第七晶体管的第一极与所述发光数据电压端电连接，所述第七晶体管的第二极与所述第九晶体管的控制极电连接；
    所述第八晶体管的控制极与所述写入节点电连接，所述第八晶体管的第一极与所述发光控制信号端电连接，所述第八晶体管的第二极与所述第九晶体管的控制极电连接；
    所述第九晶体管的第一极与所述发光元件的第二极电连接，所述第九晶体管的第二极与所述第一电压端电连接。
  13. 如权利要求12所述的像素电路，其中，所述第六晶体管为n型晶体管，所述第六晶体管为氧化物晶体管。
  14. 如权利要求12所述的像素电路，其中，所述第七晶体管为p型晶体管，所述第八晶体管为n型晶体管；或者，所述第七晶体管为n型晶体管，所述第八晶体管为p型晶体管。
  15. 如权利要求12所述的像素电路，其中，所述第六晶体管为p型晶体管，所述第七晶体管为p型晶体管，所述第八晶体管为n型晶体管；或者，
    所述第六晶体管为n型晶体管，所述第七晶体管为p型晶体管，所述第八晶体管为n型晶体管。
  16. 如权利要求5所述的像素电路，其中，所述第三选通控制电路包括 第十晶体管，所述第四发光控制电路包括第十一晶体管，所述第五发光控制电路包括第十二晶体管；
    所述第十晶体管的控制极与所述第一控制端电连接，所述第十晶体管的第一极与所述第一发光控制电压端电连接，所述第十晶体管的第二极与所述第十一晶体管的控制极电连接；
    所述第十一晶体管的第一极与所述发光元件的第二极电连接，所述第十一晶体管的第二极与所述第一电压端电连接；
    所述第十二晶体管的控制极与所述发光数据电压端电连接，所述第十二晶体管的第一极与所述发光元件的第二极电连接，所述第十二晶体管的第二极与所述第一电压端电连接。
  17. 如权利要求16所述的像素电路，其中，所述第十晶体管为n型晶体管，第十晶体管为氧化物晶体管。
  18. 如权利要求16所述的像素电路，其中，所述第十晶体管、所述第十一晶体管和所述第十二晶体管都为n型晶体管；或者，
    所述第十晶体管为n型晶体管，所述第十一晶体管为n型晶体管，所述第十二晶体管为p型晶体管；或者，
    所述第十晶体管和所述第十二晶体管为p型晶体管，所述第十一晶体管为n型晶体管；或者，
    所述第十晶体管、所述第十一晶体管和所述第十二晶体管都为p型晶体管；或者，
    所述第十晶体管为n型晶体管，所述第十一晶体管和所述第十二晶体管都为p型晶体管。
  19. 如权利要求6所述的像素电路，其中，所述第六发光控制电路包括第十三晶体管；所述第七发光控制电路包括第十四晶体管；所述第四选通控制电路包括第十五晶体管，所述第五选通控制电路包括第十六晶体管；
    所述第十五晶体管的控制极与所述第一控制端电连接，所述第十五晶体管的第一极与第一发光控制电压端电连接，所述第十五晶体管的第二极与所述第十三晶体管的控制极电连接；
    所述第十六晶体管的控制极与所述第十三晶体管的控制极电连接，所述 第十六晶体管的第一极与所述发光数据电压端电连接，所述第十六晶体管的第二极与所述第十四晶体管的控制极电连接；
    所述第十三晶体管的第一极与所述发光元件的第二极电连接，所述第十三晶体管的第二极与第一电压端电连接；
    所述第十四晶体管的第一极与所述发光元件的第二极电连接，所述第十四晶体管的第二极与所述第一电压端电连接。
  20. 如权利要求19所述的像素电路，其中，所述第十三晶体管、所述第十四晶体管和所述第十五晶体管都为n型晶体管，所述第十六晶体管为p型晶体管；或者，
    所述第十三晶体管和所述第十四晶体管为n型晶体管，所述第十五晶体管和所述第十六晶体管为p型晶体管；或者，
    所述第十三晶体管为n型晶体管，所述第十四晶体管、所述第十五晶体管和所述第十六晶体管都为p型晶体管；或者，
    所述第十三晶体管、所述第十四晶体管和所述第十五晶体管都为n型晶体管，所述第十六晶体管为p型晶体管。
  21. 如权利要求1至20中任一权利要求所述的像素电路，其中，还包括数据写入电路和补偿通断电路；所述驱动电路的第一端与第二电压端电连接；所述驱动电路用于在其控制端的电位的控制下，产生驱动电流；
    所述数据写入电路分别与第一扫描线、数据线和所述驱动电路的控制端电连接，用于在所述第一扫描线提供的第一扫描信号的控制下，将所述数据线提供的数据电压写入所述驱动电路的控制端；
    所述补偿通断电路分别与第二扫描线、外部补偿线和所述驱动电路的第二端电连接，用于在所述第二扫描线提供的第二扫描信号的控制下，控制所述外部补偿线与所述驱动电路的第二端之间连通。
  22. 如权利要求21所述的像素电路，其中，所述像素电路还包括第六储能电路；
    所述第六储能电路的第一端与所述驱动电路的控制端电连接，所述第六储能电路的第二端与所述驱动电路的第二端电连接，所述第六储能电路用于储存电能；或者，
    所述第六储能电路的第一端与所述驱动电路的控制端电连接，所述第六储能电路的第二端与所述驱动电路的第一端电连接，所述第六储能电路用于储存电能。
  23. 如权利要求21所述的像素电路，其中，所述数据写入电路包括第十七晶体管，所述补偿通断电路包括第十八晶体管，所述驱动电路包括驱动晶体管；
    所述第十七晶体管的控制极与所述第一扫描线电连接，所述第十七晶体管的第一极与所述数据线电连接，所述第十七晶体管的第二极与所述驱动晶体管的栅极电连接；
    所述第十八晶体管的控制极与所述第二扫描线电连接，所述第十八晶体管的第一极与所述外部补偿线电连接，所述第十八晶体管的第二极与所述驱动晶体管的第二极电连接；
    所述驱动晶体管的第一极与所述第二电压端电连接；所述驱动晶体管的第二极与所述发光元件的第一极电连接。
  24. 如权利要求23所述的像素电路，其中，所述第十七晶体管、所述第十八晶体管和所述驱动晶体管都为n型晶体管；或者，所述第十七晶体管和所述驱动晶体管为p型晶体管，所述第十八晶体管为n型晶体管或p型晶体管。
  25. 如权利要求22所述的像素电路，其中，所述第六储能电路包括存储电容；所述驱动电路包括驱动晶体管；
    所述存储电容的第一端与所述驱动晶体管的控制极电连接，所述存储电容的第二端与所述驱动晶体管的第二极电连接；或者，
    所述存储电容的第一端与所述驱动晶体管的控制极电连接，所述存储电容的第二端与所述驱动晶体管的第一极电连接。
  26. 如权利要求1至20中任一权利要求所述的像素电路，其中，还包括数据写入电路、补偿通断电路和第六储能电路；所述驱动电路的第一端与第二电压端电连接；所述驱动电路用于在其控制端的电位的控制下，产生驱动电流；
    所述数据写入电路分别与第一扫描线、数据线和所述驱动电路的控制端 电连接，用于在所述第一扫描线提供的第一扫描信号的控制下，将所述数据线提供的数据电压写入所述驱动电路的控制端；
    所述补偿通断电路分别与第二扫描线、外部补偿线和所述驱动电路的控制端电连接，用于在所述第二扫描线提供的第二扫描信号的控制下，控制所述外部补偿线与所述驱动电路的控制端之间连通；
    所述第六储能电路的第一端与所述驱动电路的控制端电连接，所述第六储能电路的第二端与所述驱动电路的第一端电连接，所述第六储能电路用于储存电能。
  27. 如权利要求26所述的像素电路，其中，所述数据写入电路包括第十七晶体管，所述补偿通断电路包括第十八晶体管，所述驱动电路包括驱动晶体管；
    所述第十七晶体管的控制极与所述第一扫描线电连接，所述第十七晶体管的第一极与所述数据线电连接，所述第十七晶体管的第二极与所述驱动晶体管的栅极电连接；
    所述第十八晶体管的控制极与所述第二扫描线电连接，所述第十八晶体管的第一极与所述外部补偿线电连接，所述第十八晶体管的第二极与所述驱动晶体管的控制极电连接；
    所述驱动晶体管的第一极与所述第二电压端电连接；所述驱动晶体管的第二极与所述发光元件的第一极电连接。
  28. 如权利要求27所述的像素电路，其中，所述第十七晶体管、所述第十八晶体管和所述驱动晶体管都为p型晶体管。
  29. 一种像素驱动方法，应用于如权利要求1至28中任一权利要求所述的像素电路，所述像素驱动方法包括：
    发光选通控制电路在第一控制信号的控制下，根据第一发光控制电压和发光数据电压，形成发光元件的第二极与第一电压端之间的电流通路，以控制驱动电路能够控制发光元件发光；或者，
    发光选通控制电路在所述第一控制信号的控制下，根据所述第一发光控制电压和所述发光数据电压，形成所述驱动电路与所述发光元件之间的电流通路，以控制所述驱动电路能够控制发光元件发光。
  30. 如权利要求29所述的像素驱动方法，其中，所述发光选通控制电路还与第二发光控制电压端电连接；所述发光选通控制电路包括第一发光控制电路、第二发光控制电路、第一选通控制电路和第二选通控制电路；
    所述像素驱动方法包括：
    第一选通控制电路在第一控制信号的控制下，将第一发光控制电压写入第一发光控制端；
    第二选通控制电路在所述第一控制信号的控制下，将第二发光控制电压写入第二控制端，并在所述第二控制端的电位的控制下，将发光数据电压写入第二发光控制端；
    所述第一发光控制电路在第一发光控制端的电位的控制下，控制发光元件的第二极与所述第一电压端之间连通；
    第二发光控制电路在第二发光控制端的电位的控制下，控制发光元件的第二极与第一电压端之间连通。
  31. 如权利要求29所述的像素驱动方法，其中，所述发光选通控制电路还与发光控制信号端电连接；所述发光选通控制电路包括第三发光控制电路、写入控制电路和第一控制电路；
    所述像素驱动方法包括：
    写入控制电路在第一控制信号的控制下，控制第一发光控制电压端与写入节点之间连通；
    第一控制电路在所述写入节点的电位的控制下，控制将发光数据电压或发光控制信号写入第三发光控制电路的控制端；
    第三发光控制电路在其控制端的电位的控制下，形成所述电流通路。
  32. 如权利要求29所述的像素驱动方法，其中，所述发光选通控制电路包括第四发光控制电路、第五发光控制电路和第三选通控制电路；所述像素驱动方法包括：
    所述第三选通控制电路在第一控制信号的控制下，控制第一发光控制电压端写入第一发光控制电压至所述第四发光控制电路的控制端；
    所述第四发光控制电路在其控制端的电位的控制下，形成所述电流通路；
    所述第五发光控制电路在其控制端的电位的控制下，形成所述电流通路。
  33. 如权利要求29所述的像素驱动方法，其中，所述发光选通控制电路包括第六发光控制电路、第七发光控制电路、第四选通控制电路和第五选通控制电路；所述像素驱动方法包括：
    所述第四选通控制电路在第一控制信号的控制下，控制第一发光控制电压端与所述第六发光控制电路的控制端之间连通；
    所述第五选通控制电路在所述第六发光控制电路的控制端的电位的控制下，控制发光数据电压端与所述第七发光控制电路的控制端电连接；
    所述第六发光控制电路在其控制端的电位的控制下，形成所述电流通路；
    所述第七发光控制电路在其控制端的电位的控制下，形成所述电流通路。
  34. 一种显示装置，包括如权利要求1至28中任一权利要求所述的像素电路。
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