CN117991867A - 一种onfi物理层的通路时钟控制电路 - Google Patents
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Abstract
本申请提供一种ONFI物理层的通路时钟控制电路，属于高速互连技术领域，所述电路包括：命令信号并转串FIFO、数据信号并转串FIFO和通路时钟控制子电路；通路时钟控制子电路用于基于初始复位信号生成写复位信号，基于初始复位信号和写复位信号对初始读时钟信号进行处理得到分频读时钟信号和高速读时钟信号；高速读时钟信号的频率是分频读时钟信号的2倍；命令信号并转串FIFO用于基于初始写时钟信号、写复位信号和分频读时钟信号实现命令信号传输；数据信号并转串FIFO用于基于初始写时钟信号、写复位信号和高速读时钟信号实现数据信号传输，能有效降低ONFI PHY的工作功耗。
Description
技术领域
本申请涉及高速互连技术领域，尤其涉及一种ONFI物理层的通路时钟控制电路。
背景技术
ONFI（Open NAND Flash Interface，开放式NAND快闪存储器接口）协议是一种连接NAND闪存和控制芯片的接口标准，通过定义一套统一的接口标准，使得NAND Flash设备能够更加方便地互相连接和通信。
图1为现有的NAND Flash设备的访问架构示意图，如图1所示，物理层PHY是承接芯片内NAND Flash控制器和外部NAND Flash存储设备的桥梁，采用了多种技术，包括终端电阻匹配，阻抗校准，Write/Read训练等，以确保数据传输的可靠性和稳定性。
随着数据传输速率的不断提高，ONFI PHY的工作功耗也在不断升高，过高的功耗不但会提高芯片的用电成本和散热成本，还会对芯片的性能产生影响。
发明内容
本申请提供一种ONFI物理层的通路时钟控制电路，通过通路时钟控制降低物理层工作功耗，以最大限度避免过高的功耗造成的芯片用电和散热成本增加，性能降低的问题。
本申请提供一种ONFI物理层的通路时钟控制电路，所述电路包括：
命令信号并转串FIFO、数据信号并转串FIFO和通路时钟控制子电路；
所述通路时钟控制子电路用于基于初始复位信号生成写复位信号，并基于初始复位信号和写复位信号对初始读时钟信号进行处理以得到命令信号并转串FIFO对应的分频读时钟信号和数据信号并转串FIFO对应的高速读时钟信号；所述高速读时钟信号的频率是所述分频读时钟信号的2倍；
所述命令信号并转串FIFO用于基于初始写时钟信号、所述写复位信号和所述分频读时钟信号，实现NAND flash控制器到NAND flash存储颗粒的命令信号传输；
所述数据信号并转串FIFO用于基于初始写时钟信号、所述写复位信号和所述高速读时钟信号，实现NAND flash控制器到NAND flash存储颗粒的数据信号传输。
根据本申请提供的一种ONFI物理层的通路时钟控制电路，所述通路时钟控制子电路包括：写复位信号生成模块和时钟信号处理模块；
所述写复位信号生成模块用于对初始复位信号进行第一延迟处理得到写复位信号；
所述时钟信号处理模块用于基于初始复位信号和写复位信号对初始读时钟信号分别进行第一处理和第二处理，以得到命令信号并转串FIFO对应的分频读时钟信号和数据信号并转串FIFO对应的高速读时钟信号。
根据本申请提供的一种ONFI物理层的通路时钟控制电路，所述基于初始复位信号和写复位信号对初始读时钟信号分别进行第一处理和第二处理，具体包括：
对初始复位信号和写复位信号分别进行反相操作，得到反相初始复位信号和反相写复位信号，并基于反相初始复位信号和反相写复位信号生成初始门控使能信号；
对初始门控使能信号进行信号同步和第二延迟处理，得到分频使能信号，并对分频使能信号进行第三延迟处理，得到高速使能信号；
基于所述分频使能信号对初始读时钟信号进行第一处理，同时，基于所述高速使能信号对初始读时钟信号进行第二处理；所述第一处理为分频处理，所述第二处理为门控处理。
根据本申请提供的一种ONFI物理层的通路时钟控制电路，所述基于反相初始复位信号和反相写复位信号生成初始门控使能信号，具体包括：
对反相初始复位信号和反相写复位信号进行相与操作，生成初始门控使能信号。
根据本申请提供的一种ONFI物理层的通路时钟控制电路，所述写复位信号生成模块包括一个D触发器，所述D触发器的数据输入为初始复位信号，时钟输入为初始写时钟信号，输出为写复位信号。
根据本申请提供的一种ONFI物理层的通路时钟控制电路，所述信号同步处理是基于对应的信号同步单元实现的，所述第二延迟处理是基于对应的打拍控制单元实现的；
所述信号同步单元包括四个依次连接的D触发器，其中，第一D触发器的数据输入为初始门控使能信号，第一D触发器的时钟输入为初始写时钟信号；第二至第四D触发器的时钟输入为初始读时钟信号，第四D触发器的输出端与打拍控制单元的输入端连接；
所述打拍控制单元包括预设数量依次连接的D触发器，各D触发器的时钟输入为初始读时钟信号。
根据本申请提供的一种ONFI物理层的通路时钟控制电路，所述分频处理是基于对应的分频单元实现的，所述分频单元的输入端与所述打拍控制单元的输出端连接，所述分频单元的输出端与命令信号并转串FIFO的读时钟输入端连接；
所述分频单元包括D触发器、反相器和与门，所述D触发器的数据输入端与所述与门的输出端连接，所述D触发器的时钟输入为初始读时钟信号，所述D触发器的输出端与所述反相器的输入端连接，所述与门的第一输入端用于输入分频使能信号，所述与门的第二输入端与所述反相器的输出端连接，所述与门的输出端作为所述分频单元的输出端。
根据本申请提供的一种ONFI物理层的通路时钟控制电路，所述第三延迟处理是基于对应的延迟单元实现的，所述延迟单元包括一个D触发器，所述D触发器的数据输入为所述分频使能信号，时钟输入为初始读时钟信号，输出为高速使能信号。
根据本申请提供的一种ONFI物理层的通路时钟控制电路，所述门控处理是基于对应的时钟门控单元实现的，所述时钟门控单元的输出端与数据信号并转串FIFO的读时钟输入端连接；
所述时钟门控单元包括一个D锁存器，所述D锁存器的时钟输入为初始读时钟信号，所述D锁存器的数据输入为高速使能信号，所述D锁存器的输出端为所述时钟门控单元的输出端。
根据本申请提供的一种ONFI物理层的通路时钟控制电路，所述通路时钟控制子电路还包括读复位信号生成模块，所述读复位信号生成模块用于对写复位信号进行反相操作得到读复位信号。
本申请提供的ONFI物理层的通路时钟控制电路，所述电路包括：命令信号并转串FIFO、数据信号并转串FIFO和通路时钟控制子电路；所述通路时钟控制子电路用于基于初始复位信号生成写复位信号，并基于初始复位信号和写复位信号对初始读时钟信号进行处理以得到命令信号并转串FIFO对应的分频读时钟信号和数据信号并转串FIFO对应的高速读时钟信号；所述高速读时钟信号的频率是所述分频读时钟信号的2倍；所述命令信号并转串FIFO用于基于初始写时钟信号、所述写复位信号和所述分频读时钟信号，实现NANDflash控制器到NAND flash存储颗粒的命令信号传输；所述数据信号并转串FIFO用于基于初始写时钟信号、所述写复位信号和所述高速读时钟信号，实现NAND flash控制器到NANDflash存储颗粒的数据信号传输，能将命令信号并转串FIFO的时钟降频，进而有效降低ONFIPHY的工作功耗，以最大限度避免过高的功耗造成的芯片用电和散热成本增加，性能降低的问题。
附图说明
为了更清楚地说明本申请或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有的NAND Flash设备的访问架构示意图；
图2是本申请提供的ONFI物理层的通路时钟控制电路的结构示意图；
图3是现有的命令通路与数据通路的信号交互示意图；
图4是本申请提供的分频单元的电路结构示意图；
图5是本申请提供的ONFI物理层的通路时钟控制电路的工作时序示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合本申请中的附图，对本申请中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
图2是本申请提供的ONFI物理层的通路时钟控制电路的结构示意图，如图2所示，所述电路包括：
命令信号并转串FIFO、数据信号并转串FIFO和通路时钟控制子电路；
所述通路时钟控制子电路用于基于初始复位信号生成写复位信号，并基于初始复位信号和写复位信号对初始读时钟信号进行处理以得到命令信号并转串FIFO对应的分频读时钟信号和数据信号并转串FIFO对应的高速读时钟信号；所述高速读时钟信号的频率是所述分频读时钟信号的2倍；
所述命令信号并转串FIFO用于基于初始写时钟信号、所述写复位信号和所述分频读时钟信号，实现NAND flash控制器到NAND flash存储颗粒的命令信号传输；
所述数据信号并转串FIFO用于基于初始写时钟信号、所述写复位信号和所述高速读时钟信号，实现NAND flash控制器到NAND flash存储颗粒的数据信号传输。
具体的，基于前述内容可知，随着数据传输速率的不断提高，ONFI PHY的工作功耗也在不断升高，过高的功耗不但会提高芯片的用电成本和散热成本，还会对芯片的性能产生影响。针对该问题，本申请通过研究发现，在ONFI协议中定义了多种接口类型，SDR（Single Data Rate），DDR（Double Data Rate），NVDDR2（Non-Volatile DDR2），NVDDR3（Non-Volatile DDR3）以及最新的LP-NVDDR4（Low Power Non-Volatile DDR4），对于NVDDR2，NVDDR3和LP-NVDDR4类型会分为命令通道和数据通道。图3是现有的命令通路与数据通路的信号交互示意图，如图3所示，命令通道（即图中命令通路）用来向Nand Flash传输命令、地址以及控制颗粒的片选使能（图中CE为Chip Enable，即芯片使能信号；CLE为Command Latch Enable，即命令锁存使能信号；ALE为Address Latch Enable，即地址锁存使能信号；WE为Write Enable，即写使能信号；WP为Write Protect，即写保护信号）等，数据通道（即图中数据通路）则是负责通过高速时钟DQS的双边沿采样来完成读写数据的传输（图中RE为Read Enable，即读使能信号；DQS为数据选通信号，DQ0~7为数据信号）。其中NVDDR3和LP-NVDDR4更是最快可以支持3600MT/s的数据传输速率，而命令通道上的信号通常会以较低的翻转频率来进行传输。基于此，本申请实施例提出了一种ONFI物理层的通路时钟控制电路，旨在针对数据通路和命令通路产生不同频率的时钟，使得数据通路工作在高速时钟下，而命令通路则工作在低速时钟下，进而有效降低ONFI PHY的工作功耗。
为了满足并转串FIFO的设计，初始写时钟信号和初始读时钟信号的频率比通常为1：4或者1：8，假设需要支持最大频率3600MT/s，且频率比为1：4，读时钟信号就需要工作在3600Mhz，而NAND flash控制器给的并行信号只需要工作在900Mhz即可。如果频率比为1：8，NAND flash控制器给的并行信号只需要工作在450Mhz，这种做法有利于NAND flash控制器的时序收敛。后续将以初始写时钟信号和初始读时钟信号的频率比为1：4的情况为例对本申请实施例的ONFI物理层的通路时钟控制电路进行详细说明。
具体的，如图2所示，所述通路时钟控制子电路包括：写复位信号生成模块和时钟信号处理模块；
所述写复位信号生成模块用于对初始复位信号进行第一延迟处理得到写复位信号；
所述时钟信号处理模块用于基于初始复位信号和写复位信号对初始读时钟信号分别进行第一处理和第二处理，以得到命令信号并转串FIFO对应的分频读时钟信号和数据信号并转串FIFO对应的高速读时钟信号。
所述基于初始复位信号和写复位信号对初始读时钟信号分别进行第一处理和第二处理，具体包括：
对初始复位信号和写复位信号分别进行反相操作，得到反相初始复位信号和反相写复位信号，并基于反相初始复位信号和反相写复位信号生成初始门控使能信号（基于对应的初始门控使能信号生成单元实现）；
对初始门控使能信号进行信号同步和第二延迟处理，得到分频使能信号，并对分频使能信号进行第三延迟处理，得到高速使能信号；
基于所述分频使能信号对初始读时钟信号进行第一处理，同时，基于所述高速使能信号对初始读时钟信号进行第二处理；所述第一处理为分频处理，所述第二处理为门控处理。
所述基于反相初始复位信号和反相写复位信号生成初始门控使能信号，具体包括：
对反相初始复位信号和反相写复位信号进行相与操作，生成初始门控使能信号。
可以理解的是，所述写复位信号用于执行并转串FIFO的写指针复位操作，当写复位信号的下降沿到来时，并转串FIFO的写指针将从0开始跳转。本申请实施例的ONFI物理层的通路时钟控制电路除了通过对初始读时钟信号进行处理得到命令信号并转串FIFO对应的分频读时钟信号和数据信号并转串FIFO对应的高速读时钟信号，以使数据通路工作在高速时钟下，而命令通路则工作在低速时钟下之外，还需要保证满足数据信号和命令信号之间的时序要求以及并转串FIFO读写指针的先后顺序。基于此，本申请实施例进一步对初始复位信号和写复位信号分别进行反相操作，得到反相初始复位信号和反相写复位信号，并基于反相初始复位信号和反相写复位信号生成初始门控使能信号；
对初始门控使能信号进行信号同步和第二延迟处理，得到分频使能信号，并对分频使能信号进行第三延迟处理，得到高速使能信号；
基于所述分频使能信号对初始读时钟信号进行第一处理，同时，基于所述高速使能信号对初始读时钟信号进行第二处理；所述第一处理为分频处理（具体为二分频），所述第二处理为门控处理。基于此，所述命令信号并转串FIFO在基于初始写时钟信号、所述写复位信号和所述分频读时钟信号实现NAND flash控制器到NAND flash存储颗粒的命令信号传输，并且所述数据信号并转串FIFO基于初始写时钟信号、所述写复位信号和所述高速读时钟信号实现NAND flash控制器到NAND flash存储颗粒的数据信号传输的过程中，能够保证命令信号和数据信号保持原有的相位关系，同时也可保证并转串FIFO的读写先后顺序。
更具体的，所述写复位信号生成模块包括一个D触发器，所述D触发器的数据输入为初始复位信号，时钟输入为初始写时钟信号，输出为写复位信号。
所述信号同步处理是基于对应的信号同步单元实现的，所述第二延迟处理是基于对应的打拍控制单元实现的；
所述信号同步单元包括四个依次连接的D触发器，其中，第一D触发器的数据输入为初始门控使能信号，第一D触发器的时钟输入为初始写时钟信号；第二至第四D触发器的时钟输入为初始读时钟信号，第四D触发器的输出端与打拍控制单元的输入端连接；
所述打拍控制单元包括预设数量依次连接的D触发器，各D触发器的时钟输入为初始读时钟信号。
所述信号同步处理是基于对应的信号同步单元实现的，所述第二延迟处理是基于对应的打拍控制单元实现的；
所述信号同步单元包括四个依次连接的D触发器，其中，第一D触发器的数据输入为初始门控使能信号，第一D触发器的时钟输入为初始写时钟信号；第二至第四D触发器的时钟输入为初始读时钟信号，第四D触发器的输出端与打拍控制单元的输入端连接；
所述打拍控制单元包括预设数量依次连接的D触发器，各D触发器的时钟输入为初始读时钟信号。
所述分频处理是基于对应的分频单元实现的，所述分频单元的输入端与所述打拍控制单元的输出端连接，所述分频单元的输出端与命令信号并转串FIFO的读时钟输入端连接。图4是本申请提供的分频单元的电路结构示意图，如图4所示，所述分频单元包括D触发器、反相器和与门，所述D触发器的数据输入端与所述与门的输出端连接，所述D触发器的时钟输入为初始读时钟信号，所述D触发器的输出端与所述反相器的输入端连接，所述与门的第一输入端用于输入分频使能信号，所述与门的第二输入端与所述反相器的输出端连接，所述与门的输出端作为所述分频单元的输出端。
进一步的，所述第三延迟处理是基于对应的延迟单元实现的，所述延迟单元包括一个D触发器，所述D触发器的数据输入为所述分频使能信号，时钟输入为初始读时钟信号，输出为高速使能信号。
所述门控处理是基于对应的时钟门控单元实现的，所述时钟门控单元的输出端与数据信号并转串FIFO的读时钟输入端连接；
所述时钟门控单元包括一个D锁存器，所述D锁存器的时钟输入为初始读时钟信号，所述D锁存器的数据输入为高速使能信号，所述D锁存器的输出端为所述时钟门控单元的输出端。
所述通路时钟控制子电路还包括读复位信号生成模块，所述读复位信号生成模块用于对写复位信号进行反相操作得到读复位信号。可以理解的是，由于读复位信号是上升沿触发读指针复位，因此对写复位信号进行反相即可得到读复位信号。
下面结合信号时序对本申请实施例的ONFI物理层的通路时钟控制电路的工作原理进行进一步说明。图5是本申请提供的ONFI物理层的通路时钟控制电路的工作时序示意图（对应于初始写时钟信号和初始读时钟信号的频率比为1：4的情形），如图5所示，初始复位信号经过第一延迟处理得到的写复位信号相对于初始复位信号延迟了一个初始写时钟周期，在写复位信号的下降沿，数据信号FIFO的写指针和命令信号FIFO的写指针开始跳转，数据信号FIFO写指针每经过一个写时钟加4，命令信号FIFO写指针每经过一个写时钟加2。对反相初始复位信号和反相写复位信号进行相与操作得到的初始门控使能信号相位与读复位信号相同。由于初始门控使能信号位于写时钟域，要基于该信号对初始读时钟信号进行处理，需要将其同步至读时钟域。结合图5及信号同步单元的结构可知，经信号同步单元处理后得到的信号A相对于初始门控使能信号延迟了一个初始写时钟周期和三个初始读时钟周期。所述打拍控制单元此时的延迟量（即第二延迟处理对应的延迟量）为0（可以理解的是，所述打拍控制单元的延迟量可根据实际需要进行调整，以用于控制读写指针的间隔），因此分频使能信号即为信号A，对分频使能信号进行第三延迟处理得到的高速使能信号（即图5中信号B）相对于分频使能信号延迟了一个初始读时钟信号。基于分频处理得到的分频读时钟信号和基于门控处理得到的高速读时钟信号的相位如图5所示（高速读时钟信号的频率是分频读时钟信号的2倍）。结合图5可知，并转串FIFO的读指针始终在写指针翻转后开始跳转，每经过一个读时钟周期加1，进而保证了FIFO的先写后读的顺序。同时，假设数据信号FIFO在写指针为4时写入了一个X信号，同时，命令信号FIFO在写指针为2时写入了一个Y信号（即X信号和Y信号的写入时间相同），则数据信号FIFO在读指针为6时读出X信号，命令信号FIFO在读指针为4时读出Y信号，由图5可知，X信号和Y信号的读出时间也相同，基于此，能够保证命令信号和数据信号保持原有的相位关系。
本申请实施例提供的电路，所述电路包括：命令信号并转串FIFO、数据信号并转串FIFO和通路时钟控制子电路；所述通路时钟控制子电路用于基于初始复位信号生成写复位信号，并基于初始复位信号和写复位信号对初始读时钟信号进行处理以得到命令信号并转串FIFO对应的分频读时钟信号和数据信号并转串FIFO对应的高速读时钟信号；所述高速读时钟信号的频率是所述分频读时钟信号的2倍；所述命令信号并转串FIFO用于基于初始写时钟信号、所述写复位信号和所述分频读时钟信号，实现NAND flash控制器到NAND flash存储颗粒的命令信号传输；所述数据信号并转串FIFO用于基于初始写时钟信号、所述写复位信号和所述高速读时钟信号，实现NAND flash控制器到NAND flash存储颗粒的数据信号传输，能在保证满足数据信号和命令信号之间的时序要求以及并转串FIFO读写指针的先后顺序的基础上将命令信号并转串FIFO的时钟降频，进而有效降低ONFI PHY的工作功耗，以最大限度避免过高的功耗造成的芯片用电和散热成本增加，性能降低的问题。
以上所描述的装置实施例仅仅是示意性的，其中所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部模块来实现本实施例方案的目的。本领域普通技术人员在不付出创造性的劳动的情况下，即可以理解并实施。
通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到各实施方式可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件。基于这样的理解，上述技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品可以存储在计算机可读存储介质中，如ROM、磁碟、光盘等，包括若干指令用以使得一台计算机设备（可以是个人计算机，服务器，或者网络设备等）执行各个实施例或者实施例的某些部分所述的方法。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。
Claims (10)
1.一种ONFI物理层的通路时钟控制电路，其特征在于，所述电路包括：
命令信号并转串FIFO、数据信号并转串FIFO和通路时钟控制子电路；
所述通路时钟控制子电路用于基于初始复位信号生成写复位信号，并基于初始复位信号和写复位信号对初始读时钟信号进行处理以得到命令信号并转串FIFO对应的分频读时钟信号和数据信号并转串FIFO对应的高速读时钟信号；所述高速读时钟信号的频率是所述分频读时钟信号的2倍；
所述命令信号并转串FIFO用于基于初始写时钟信号、所述写复位信号和所述分频读时钟信号，实现NAND flash控制器到NAND flash存储颗粒的命令信号传输；
所述数据信号并转串FIFO用于基于初始写时钟信号、所述写复位信号和所述高速读时钟信号，实现NAND flash控制器到NAND flash存储颗粒的数据信号传输。
2.根据权利要求1所述的ONFI物理层的通路时钟控制电路，其特征在于，所述通路时钟控制子电路包括：写复位信号生成模块和时钟信号处理模块；
所述写复位信号生成模块用于对初始复位信号进行第一延迟处理得到写复位信号；
所述时钟信号处理模块用于基于初始复位信号和写复位信号对初始读时钟信号分别进行第一处理和第二处理，以得到命令信号并转串FIFO对应的分频读时钟信号和数据信号并转串FIFO对应的高速读时钟信号。
3.根据权利要求2所述的ONFI物理层的通路时钟控制电路，其特征在于，所述基于初始复位信号和写复位信号对初始读时钟信号分别进行第一处理和第二处理，具体包括：
对初始复位信号和写复位信号分别进行反相操作，得到反相初始复位信号和反相写复位信号，并基于反相初始复位信号和反相写复位信号生成初始门控使能信号；
对初始门控使能信号进行信号同步和第二延迟处理，得到分频使能信号，并对分频使能信号进行第三延迟处理，得到高速使能信号；
基于所述分频使能信号对初始读时钟信号进行第一处理，同时，基于所述高速使能信号对初始读时钟信号进行第二处理；所述第一处理为分频处理，所述第二处理为门控处理。
4.根据权利要求3所述的ONFI物理层的通路时钟控制电路，其特征在于，所述基于反相初始复位信号和反相写复位信号生成初始门控使能信号，具体包括：
对反相初始复位信号和反相写复位信号进行相与操作，生成初始门控使能信号。
5.根据权利要求2所述的ONFI物理层的通路时钟控制电路，其特征在于，所述写复位信号生成模块包括一个D触发器，所述D触发器的数据输入为初始复位信号，时钟输入为初始写时钟信号，输出为写复位信号。
6.根据权利要求3所述的ONFI物理层的通路时钟控制电路，其特征在于，所述信号同步处理是基于对应的信号同步单元实现的，所述第二延迟处理是基于对应的打拍控制单元实现的；
所述信号同步单元包括四个依次连接的D触发器，其中，第一D触发器的数据输入为初始门控使能信号，第一D触发器的时钟输入为初始写时钟信号；第二至第四D触发器的时钟输入为初始读时钟信号，第四D触发器的输出端与打拍控制单元的输入端连接；
所述打拍控制单元包括预设数量依次连接的D触发器，各D触发器的时钟输入为初始读时钟信号。
7.根据权利要求6所述的ONFI物理层的通路时钟控制电路，其特征在于，所述分频处理是基于对应的分频单元实现的，所述分频单元的输入端与所述打拍控制单元的输出端连接，所述分频单元的输出端与命令信号并转串FIFO的读时钟输入端连接；
所述分频单元包括D触发器、反相器和与门，所述D触发器的数据输入端与所述与门的输出端连接，所述D触发器的时钟输入为初始读时钟信号，所述D触发器的输出端与所述反相器的输入端连接，所述与门的第一输入端用于输入分频使能信号，所述与门的第二输入端与所述反相器的输出端连接，所述与门的输出端作为所述分频单元的输出端。
8.根据权利要求7所述的ONFI物理层的通路时钟控制电路，其特征在于，所述第三延迟处理是基于对应的延迟单元实现的，所述延迟单元包括一个D触发器，所述D触发器的数据输入为所述分频使能信号，时钟输入为初始读时钟信号，输出为高速使能信号。
9.根据权利要求8所述的ONFI物理层的通路时钟控制电路，其特征在于，所述门控处理是基于对应的时钟门控单元实现的，所述时钟门控单元的输出端与数据信号并转串FIFO的读时钟输入端连接；
所述时钟门控单元包括一个D锁存器，所述D锁存器的时钟输入为初始读时钟信号，所述D锁存器的数据输入为高速使能信号，所述D锁存器的输出端为所述时钟门控单元的输出端。
10.根据权利要求2所述的ONFI物理层的通路时钟控制电路，其特征在于，所述通路时钟控制子电路还包括读复位信号生成模块，所述读复位信号生成模块用于对写复位信号进行反相操作得到读复位信号。
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