CN109765558A - 信号比选方法、主处理器、辅处理器及雷达信号比选器 - Google Patents

Abstract

本发明提供了信号比选方法、主处理器、辅处理器及雷达信号比选器，该方法中，主处理器接收辅处理器传输过来的多路数据，通过解析来计算CRC错误个数，从而在一定的时间内来计算数据总量的CRC错误率，得到传输质量最好的链路，控制辅处理器与质量最好的链路进行链路输出。该方法能够选择多路雷达数据中数据质量最好的一路输出。

Description

信号比选方法、主处理器、辅处理器及雷达信号比选器

技术领域

本发明属于空管技术领域，具体涉及信号比选方法、主处理器、辅处理器及雷达信号比选器。

背景技术

空管自动化系统(ATC)作为民航空管部门实施对空指挥的核心系统，通过处理雷达信号等监视数据，为管制员提供空中飞行态势的显示和各种飞行冲突及各种异常的告警，通过处理飞行计划和动态电报，为管制员提供飞行计划和飞行动态相关信息以及管理手段，在确保民航空管对空指挥任务的安全实施中发挥着重要的作用。

现今，同一部雷达数据从台站到接入空管自动化系统，是通过两条链路方式传输(如卫星传输+移动网络传输)，由于物理链路数据的质量会有所差异，自动化系统为了更好的保证数据质量，在ATC系统中加入软件算法来进行粗略的信号比选。这种方式具有以下缺陷：

1、传统的物理链路直接连接进入空管自动化系统，不能保证当前空管自动化系统接收的数据是传输最完善的，丢失数据最少的链路。

2、空管自动化系统需要对雷达数据进行大量的计算和处理，虽然在后端空管自动化系统的软件处理中会有简单的链路择优算法，但是它本身的软件算法并不能准确的选择传输信号的链路，并且会增加ATC系统处理时间。这样会影响ATC系统的时效性。造成数据处理的延迟。

3、不能有效的帮助ATC系统来处理“数据风暴”问题，某一时刻数据量暴增有可能导致后端ATC系统处理速度的降低，甚至有崩溃的风险。

4、不能有效的、快捷的进行雷达数据链路的切换，如果当前正在使用的数据链路因不明原因而被切断，那么有可能导致后端系统没有前端数据的输入，而影响其运行和显示。

发明内容

针对现有技术中的缺陷，本发明提供信号比选方法、主处理器、辅处理器及雷达信号比选器，能够选择多路雷达数据中数据质量最好的一路输出。

第一方面，一种信号比选方法，包括以下步骤：

主处理器读取初始化数据，进行初始化处理；

当主处理器接收到辅处理器发出的中断信号时，读取辅处理器中所有雷达数据链路接收到的预处理数据；

主处理器对各个雷达数据链路的预处理数据进行CRC计算，获得最优雷达数据链路；

主处理器根据最优雷达数据链路生成写命令，发送给辅处理器。

优选地，所述主处理器读取初始化数据，进行初始化处理具体包括：

主处理器读取初始化数据；

如果读取成功，根据读取的初始化数据进行初始化处理；

如果读取失败，获取默认值，根据所述默认值进行初始化处理。

优选地，所述主处理器读取辅处理器中所有雷达数据链路接收到的预处理数据，对各个雷达数据链路的预处理数据进行CRC计算，获得最优雷达数据链路具体包括：

主处理器读取配置文件，获取标准长度和计算时间间隔；

主处理器根据标准长度创建各个雷达数据链路对应的队列；所述队列包括多个元素；每个元素用于存储计算时间间隔内接收的预处理数据的总个数和CRC错误个数；

主处理器根据计算时间间隔，接收雷达数据链路的预处理数据，并统计该计算时间间隔内预处理数据的总个数和CRC错误个数，并将获得的总个数和CRC错误个数填入队列中；

主处理器结合各个雷达数据链路的队列中所有元素的CRC错误个数计算该雷达数据链路的综合CRC错误率；

主处理器获取所述综合CRC错误率满足预设的校验要求的雷达数据链路，定义为备选链路；

主处理器从所述备选链路中选取综合CRC错误率最低的雷达数据链路，定义为最优雷达数据链路。

优选地，该方法在所述主处理器根据最优雷达数据链路生成写命令，发送给辅处理器之后，还包括：

当主处理器检测到系统崩溃时，记录系统崩溃时间，生成告警指令。

优选地，该方法在所述主处理器根据最优雷达数据链路生成写命令，发送给辅处理器之后，还包括：

主处理器读取配置文件中的IP值；

主处理器读取其IP值；如果主处理器的IP值与配置文件中的IP值不符时，根据配置文件中的IP值修改主处理器的IP值；

主处理器接收到辅处理器发起的复位指令时，获取IP出厂值，修改其IP值为IP出厂值。

第二方面，一种信号比选方法，包括以下步骤：

当辅处理器中所有雷达数据链路同时接收到雷达数据时，对所述雷达数据进行预处理，获得预处理数据；所述雷达数据链路为多条；

辅处理器生成中断信号，发送给主处理器；

当辅处理器接收到来自主处理器的写命令时，读取写命令中最优雷达数据链路，并根据最优雷达数据链路进行链路输出。

优选地，所述雷达数据包括串行的二进制数据；

所述辅处理器对所述雷达数据进行预处理具体包括：

辅处理器将串行的二进制数据按照预设的转换协议转换成并行数据；

将所述并行数据进行缓存。

第三方面，一种主处理器，所述主处理器存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被主处理器执行时，使所述主处理器执行第一方面所述的方法。

第四方面，一种辅处理器，所述辅处理器存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被辅处理器执行时，使所述辅处理器执行第二方面所述的方法；

所述辅处理器包括存储器；所述存储器根据每个雷达数据链路设置一个RAM接收缓存区和一个RAM发送缓存区；

其中每个RAM接收缓存区和RAM发送缓存区均设有多个小区块；每个小区块包括起始标记区和数据区；所述起始标记区用于标识该小区块在所述预处理数据中的位置；所述数据区用于存储预处理数据的数据包。

第五方面，一种雷达信号比选器，包括主处理器和辅处理器，

所述主处理器如第三方面所述；

所述辅处理器如第四方面所述。

由上述技术方案可知，本发明提供的信号比选方法、主处理器、辅处理器及雷达信号比选器，能够选择多路雷达数据中数据质量最好的一路输出，有效的降低“数据风暴”的影响，能够在当前链路出现不可预测问题时能迅速自动切换到其他链路。

附图说明

为了更清楚地说明本发明具体实施方式或现有技术中的技术方案，下面将对具体实施方式或现有技术描述中所需要使用的附图作简单地介绍。在所有附图中，类似的元件或部分一般由类似的附图标记标识。附图中，各元件或部分并不一定按照实际的比例绘制。

图1为实施例一提供的信号比选方法的流程图。

图2为实施例二提供的初始化处理的方法流程图。

图3为实施例二提供的CRC计算的方法流程图。

图4为实施例三提供的主处理器IP值修改的方法流程图。

图5为实施例四提供的信号比选方法的流程图。

具体实施方式

下面将结合附图对本发明技术方案的实施例进行详细的描述。以下实施例仅用于更加清楚地说明本发明的技术方案，因此只作为示例，而不能以此来限制本发明的保护范围。需要注意的是，除非另有说明，本申请使用的技术术语或者科学术语应当为本发明所属领域技术人员所理解的通常意义。

应当理解，当在本说明书和所附权利要求书中使用时，术语“包括”和“包含”指示所描述特征、整体、步骤、操作、元素和/或组件的存在，但并不排除一个或多个其它特征、整体、步骤、操作、元素、组件和/或其集合的存在或添加。

还应当理解，在此本发明说明书中所使用的术语仅仅是出于描述特定实施例的目的而并不意在限制本发明。如在本发明说明书和所附权利要求书中所使用的那样，除非上下文清楚地指明其它情况，否则单数形式的“一”、“一个”及“该”意在包括复数形式。

如在本说明书和所附权利要求书中所使用的那样，术语“如果”可以依据上下文被解释为“当...时”或“一旦”或“响应于确定”或“响应于检测到”。类似地，短语“如果确定”或“如果检测到[所描述条件或事件]”可以依据上下文被解释为意指“一旦确定”或“响应于确定”或“一旦检测到[所描述条件或事件]”或“响应于检测到[所描述条件或事件]”。

实施例一：

一种信号比选方法，参见图1，包括以下步骤：

S1：主处理器读取初始化数据，进行初始化处理；

具体地，初始化数据包括上一次主处理器关机时的设置值。在读取初始化数据时，可以设置一全局变量指针指向存储设置值区域的首地址。在进行初始化处理时，将初始化数据赋值给主处理器中对应的设置参数。

S2：当主处理器接收到辅处理器发出的中断信号时，读取辅处理器中所有雷达数据链路接收到的预处理数据；

具体地，当主处理器接收到中断信号时，说明辅处理器中雷达数据链路均接收到雷达数据，此时读取所有雷达数据链路接收到的、由雷达数据转换得到的预处理数据。来判断出信号质量最好的链路。

S3：主处理器对各个雷达数据链路的预处理数据进行CRC计算，获得最优雷达数据链路；

具体地，本方法在判断信号质量最好的链路时，通过CRC计算来进行判断。

S4：主处理器根据最优雷达数据链路生成写命令，发送给辅处理器。

具体地，主处理器主要完成CRC校验以及对辅处理器的读写控制，并且控制辅处理器进行链路输出。主处理器可以采用ARM实现。主处理器还可以设置多个单独的线程来实现上述方法。

例如设置读线程实现步骤S2。读线程用于完成将物理地址映射成系统逻辑地址，初始化寄存器，申请中断等功能。该读线程的驱动采用中断响应方式，即当收到辅处理器发送的中断时，唤醒等待队列，进而读取辅处理器的数据。

设置写线程来实现步骤S4。写线程用于完成地址映射、初始化、对通道参数的配置工作、将辅处理器的数据拷贝得到内核地址空间等操作。

设置CRC计算线程实现步骤S3。

该方法能够选择多路雷达数据中数据质量最好的一路输出。

实施例二：

实施例二在其他实施例的基础上，增加了以下内容：

参见图2，所述主处理器读取初始化数据，进行初始化处理具体包括：

S11：主处理器读取初始化数据；

S12：如果读取成功，根据读取的初始化数据进行初始化处理；

S13：如果读取失败，获取默认值，根据所述默认值进行初始化处理。

具体地，如果读取成功，说明主处理器中存储有上一次主处理器关机时的设置值，则用上一次主处理器关机时的设置值给主处理器中对应的设置参数进行赋值。如果读取失败，说明主处理器中没有存储有上一次主处理器关机时的设置值，可能主处理器处于首次开机状态，或者是上一次关机时出现异常导致数据丢失，此时根据默认值进行初始化处理。

参见图3，所述主处理器读取辅处理器中所有雷达数据链路接收到的预处理数据，对各个雷达数据链路的预处理数据进行CRC计算，获得最优雷达数据链路具体包括：

S21：主处理器读取配置文件，获取标准长度和计算时间间隔；

具体地，标准长度用于限制队列的长度，例如配置文件是5分钟，队列长度就是5分钟，需要对最近五分钟的数据进行CRC计算，计算时间间隔用于限定预处理数据的读取时间间隔。

S22：主处理器根据标准长度创建各个雷达数据链路对应的队列；所述队列包括多个元素；每个元素用于存储计算时间间隔内接收的预处理数据的总个数和CRC错误个数；

具体地，队列中每个元素存储的是一个结构体，表示一定时间(即计算时间间隔)内预处理数据的总个数和CRC错误个数。主处理器在读取辅处理器的预处理数据时，首先对预处理数据进行CRC计算，然后统计出CRC错误个数。

S23：主处理器根据计算时间间隔，接收雷达数据链路的预处理数据，并统计该计算时间间隔内预处理数据的总个数和CRC错误个数，并将获得的总个数和CRC错误个数填入队列中；

具体地，主处理器当计算时间间隔到达时，读取预处理数据，填入队列中。如果队列填满后，下一个时间的预处理数据和CRC错误个数进入等待状态，准备进入队列。同时对雷达数据链路的预处理数据进行清零，方便下一个计算时间间隔的统计。

主处理器在接收数据时，还能对一定时间的数据量进行分析，来判断这一雷达数据链路的数据是否有“数据风暴”，即判断雷达数据链路的数据量在某一时间段是否出现陡增，当发现数据量陡增时，主处理器会自动将该雷达数据链路识别为不可用链路。

主处理器还用于随时监控当前的最优雷达数据链路，如果当前最优雷达数据链路数据断掉或是发生“数据风暴”，主处理器可在短时间内生成输出链路切换指令，将输出链路切换指令发送给辅处理器，控制辅处理器进行链路切换。

S24：主处理器结合各个雷达数据链路的队列中所有元素的CRC错误个数计算该雷达数据链路的综合CRC错误率；

具体地，每个雷达数据链路对应一个队列。主处理器统计所有元素中的CRC错误个数，计算该雷达数据链路的综合CRC错误率；综合CRC错误率高，说明该链路质量不稳定，数据质量不好。综合CRC错误率用于反映该雷达数据链路的数据质量。

S25：主处理器获取所述综合CRC错误率满足预设的校验要求的雷达数据链路，定义为备选链路；

具体地，校验要求包括错误率下限值。如果综合CRC错误率低于错误率下限值，说明该雷达数据链路的数据质量还可以，满足需求，将所有综合CRC错误率低于错误率下限值的雷达数据链路定义为备选链路。

S26：主处理器从所述备选链路中选取综合CRC错误率最低的雷达数据链路，定义为最优雷达数据链路。

具体中，主处理器在备选链路中选出综合CRC错误率最低的雷达数据链路，作为最优雷达数据链路。如果备选链路为空，则说明当天所有的雷达数据链路的数据质量都不行，不满足需求，此时仍然会从所有雷达数据链路中选择综合CRC错误率最低、并且没有数据量异常的链路进行输出，但同时会发出告警信息，告知用户所有通道都不满足配置要求，当前通道质量不符合预期值，确保后端ATC系统不会出现数据断掉的情况。

该实施例提供的方法通过统计综合CRC错误率来选取最优雷达数据链路，算法简单，缩短计算时间。

本发明实施例所提供的方法，为简要描述，实施例部分未提及之处，可参考前述方法实施例中相应内容。

实施例三：

实施例三在其他实施例的基础上，增加了以下内容：

优选地，该方法在所述主处理器根据最优雷达数据链路生成写命令，发送给辅处理器之后，还包括：

当主处理器检测到系统崩溃时，记录系统崩溃时间，生成告警指令。

具体地，该方法用于监控系统(即主处理器)是否崩溃，如果系统崩溃，记录崩溃时间。告警指令可以发送给相关工作人员。也可以控制输出设备启动，例如控制LED灯点亮，控制蜂鸣器工作等。

参见图4，该方法在所述主处理器根据最优雷达数据链路生成写命令，发送给辅处理器之后，还包括：

S31：主处理器读取配置文件中的IP值；

S32：主处理器读取其IP值；如果主处理器的IP值与配置文件中的IP值不符时，根据配置文件中的IP值修改主处理器的IP值；

S33：主处理器接收到辅处理器发起的复位指令时，获取IP出厂值，修改其IP值为IP出厂值。

该方法还提供IP复位功能，该方法通过读取配置文件中的IP值，实现主处理器IP的修改，当识别辅处理器发起的复位指令，恢复主处理器IP到出厂值。

本发明实施例所提供的方法，为简要描述，实施例部分未提及之处，可参考前述方法实施例中相应内容。

实施例四：

一种信号比选方法，参见图5，包括以下步骤：

S41：当辅处理器中所有雷达数据链路同时接收到雷达数据时，对所述雷达数据进行预处理，获得预处理数据；所述雷达数据链路为多条；

具体地，如果雷达数据链路为4条，则辅处理器同时接收4条雷达数据链路的雷达数据。

S42：辅处理器生成中断信号，发送给主处理器；

具体地，如果辅处理器中所有的雷达数据链路接收完雷达数据后，生成中断信号发送给主处理器，主处理器接收到中断信号后，读取辅处理器的预处理数据，判断出数据质量最好的链路。

S43：当辅处理器接收到来自主处理器的写命令时，读取写命令中最优雷达数据链路，并根据最优雷达数据链路进行链路输出。

具体地，如果主处理器判断出最优雷达数据链路后，生成写命令发送给辅处理器，告诉辅处理器哪个链路是最优雷达数据链路。辅处理器接收到写命令后，根据最优雷达数据链路进行链路输出。链路输出机制是获取到最优链路后，辅处理器直接将最优雷达数据链路的输入通道连接到输出通道。这样就可以直接实现输入通道和输出通道链接。

该方法首先在队列填充阶段，辅处理器会识别雷达数据链路是否有数据，先默认输出一路链路，队列填充完毕后，开始进行CRC错误率计算，同时为了保证后端数据不能断，辅处理器还是让默认通道进行链路输出，在这同时辅处理器也会将数据记录供给主处理器解析和计算，当主处理器选出最优雷达数据链路以后，辅处理器读取主处理器指令进行链路切换。

辅处理器可以采用FPGA芯片实现。该方法通过1个辅处理器实现多通道的串行数据处理，各个通道必须独立设置，同时解决多通道问题。辅处理器所有程序都在PLL单元产生的全局时钟作用下工作。

本发明实施例所提供的方法，为简要描述，实施例部分未提及之处，可参考前述方法实施例中相应内容。

实施例五：

实施例五在实施例四的基础上，增加了以下内容：

所述雷达数据包括串行的二进制数据；

所述辅处理器对所述雷达数据进行预处理具体包括：

辅处理器将串行的二进制数据按照预设的转换协议转换成并行数据；

将所述并行数据进行缓存。

具体地，转换协议可以为HDLC串行协议。辅处理器通过HDLC协议将几路预处理数据写入主处理器，HDLC协议规定数据帧的起始、结束以“7E”作为同步字符，在无数据发送时以“7E”进行填充，因此在发送数据时需要进行同步字符的标记。当辅处理器无数据时，输出寄存器最高位置“1”，低8位置同步字符；有数据时输出寄存器最高位置“0”，低8位置发送数据。

辅处理器完成对HDLC串行协议的接收/发送、解析等功能，还有输出最优路和控制面板灯功能。

本发明实施例所提供的方法，为简要描述，实施例部分未提及之处，可参考前述方法实施例中相应内容。

实施例六：

一种主处理器，所述主处理器存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被主处理器执行时，使所述主处理器执行实施例一至三所述的方法。

本发明实施例所提供的主处理器，为简要描述，实施例部分未提及之处，可参考前述方法实施例中相应内容。

实施例七：

一种辅处理器，所述辅处理器存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被辅处理器执行时，使所述辅处理器执行实施例四至五所述的方法；

所述辅处理器包括存储器；所述存储器根据每个雷达数据链路设置一个RAM接收缓存区和一个RAM发送缓存区；

其中每个RAM接收缓存区和RAM发送缓存区均设有多个小区块；每个小区块包括起始标记区和数据区；所述起始标记区用于标识该小区块在所述预处理数据中的位置；所述数据区用于存储预处理数据的数据包。

具体地，例如辅处理器内部根据每个雷达数据链路设置一个512Byte RAM接收缓存区和一个512Byte RAM发送缓存区。每个缓存区含有8个64byte的小区块。每个小区块又分为起始标记区和数据区两个部分，起始标记区占1byte，最高位保存信息结束符。如果该小区块是数据帧最后一个数据包，则置此位为“1”，否则为“0”。后七位保存该小区块数据长度信息。后63byte为数据区，保存数据包的数据。

本发明实施例所提供的辅处理器，为简要描述，实施例部分未提及之处，可参考前述方法实施例中相应内容。

实施例八：

一种雷达信号比选器，包括主处理器和辅处理器，

所述主处理器如实施例六所述；

所述辅处理器如实施例七所述。

本发明实施例所提供的雷达信号比选器，为简要描述，实施例部分未提及之处，可参考前述方法及处理器实施例中相应内容。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围，其均应涵盖在本发明的权利要求和说明书的范围当中。

Claims (9)

1.一种信号比选方法，其特征在于，包括以下步骤：

主处理器读取初始化数据，进行初始化处理；

当主处理器接收到辅处理器发出的中断信号时，读取辅处理器中所有雷达数据链路接收到的预处理数据；

主处理器对各个雷达数据链路的预处理数据进行CRC计算，获得最优雷达数据链路；

主处理器根据最优雷达数据链路生成写命令，发送给辅处理器。

2.根据权利要求1所述信号比选方法，其特征在于，

所述主处理器读取初始化数据，进行初始化处理具体包括：

主处理器读取初始化数据；

如果读取成功，根据读取的初始化数据进行初始化处理；

如果读取失败，获取默认值，根据所述默认值进行初始化处理。

3.根据权利要求1所述信号比选方法，其特征在于，

所述主处理器读取辅处理器中所有雷达数据链路接收到的预处理数据，对各个雷达数据链路的预处理数据进行CRC计算，获得最优雷达数据链路具体包括：

主处理器读取配置文件，获取标准长度和计算时间间隔；

主处理器根据标准长度创建各个雷达数据链路对应的队列；所述队列包括多个元素；每个元素用于存储计算时间间隔内接收的预处理数据的总个数和CRC错误个数；

主处理器根据计算时间间隔，接收雷达数据链路的预处理数据，并统计该计算时间间隔内预处理数据的总个数和CRC错误个数，并将获得的总个数和CRC错误个数填入队列中；

主处理器结合各个雷达数据链路的队列中所有元素的CRC错误个数计算该雷达数据链路的综合CRC错误率；

主处理器获取所述综合CRC错误率满足预设的校验要求的雷达数据链路，定义为备选链路；

主处理器从所述备选链路中选取综合CRC错误率最低的雷达数据链路，定义为最优雷达数据链路。

4.根据权利要求1所述信号比选方法，其特征在于，该方法在所述主处理器根据最优雷达数据链路生成写命令，发送给辅处理器之后，还包括：

主处理器读取配置文件中的IP值；

主处理器读取其IP值；如果主处理器的IP值与配置文件中的IP值不符时，根据配置文件中的IP值修改主处理器的IP值；

主处理器接收到辅处理器发起的复位指令时，获取IP出厂值，修改其IP值为IP出厂值。

5.一种信号比选方法，其特征在于，包括以下步骤：

当辅处理器中所有雷达数据链路同时接收到雷达数据时，对所述雷达数据进行预处理，获得预处理数据；所述雷达数据链路为多条；

辅处理器生成中断信号，发送给主处理器；

当辅处理器接收到来自主处理器的写命令时，读取写命令中最优雷达数据链路，并根据最优雷达数据链路进行链路输出。

6.根据权利要求5所述信号比选方法，其特征在于，

所述雷达数据包括串行的二进制数据；

所述辅处理器对所述雷达数据进行预处理具体包括：

辅处理器将串行的二进制数据按照预设的转换协议转换成并行数据；

将所述并行数据进行缓存。

7.一种主处理器，其特征在于，所述主处理器存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被主处理器执行时，使所述主处理器执行如权利要求1-4任一项所述的方法。

8.一种辅处理器，其特征在于，所述辅处理器存储有计算机程序，所述计算机程序包括程序指令，所述程序指令当被辅处理器执行时，使所述辅处理器执行如权利要求5-6任一项所述的方法；

所述辅处理器包括存储器；所述存储器根据每个雷达数据链路设置一个RAM接收缓存区和一个RAM发送缓存区；

其中每个RAM接收缓存区和RAM发送缓存区均设有多个小区块；每个小区块包括起始标记区和数据区；所述起始标记区用于标识该小区块在所述预处理数据中的位置；所述数据区用于存储预处理数据的数据包。

9.一种雷达信号比选器，包括主处理器和辅处理器，其特征在于，

所述主处理器如权利要求7所述；

所述辅处理器如权利要求8所述。