CN117977514A - Esd电源钳位电路及电子电路系统 - Google Patents

Abstract

本发明提供一种ESD电源钳位电路及电子电路系统，ESD电源钳位电路包括：电源分压模块，用于对电源电压进行分压生成中间电压；检测钳位模块，与电源分压模块相连，用于根据中间电压建立静电检测路径并在电源发生静电放电时生成控制信号及对开启模块进行钳位耐压保护；开启模块，与检测钳位模块相连，用于根据控制信号生成开启信号及对叠层泄放模块进行钳位耐压保护；叠层泄放模块，包括第一、第二NMOS管，串联于电源电压和参考地之间，栅极分别与开启信号中的第一、第二开启信号相连，用于根据第一、第二开启信号建立静电泄放路径。通过本发明解决了现有技术中多个ESD电源钳位电路串联堆叠方案存在芯片面积大的问题。

Description

ESD电源钳位电路及电子电路系统

技术领域

本发明涉及静电防护技术领域，特别是涉及一种ESD电源钳位电路及电子电路系统。

背景技术

在现代先进的集成电路工艺中，随着工艺特征尺寸的不断缩小，晶体管耐压也随之降低，这给常规电源电压下的芯片应用提出了很大的挑战。例如，芯片应用需求为3.3V/2.5V的电源电压，但是工艺只提供耐压为1.8V的晶体管。

常规的ESD(静电放电)电源钳位电路如图1所示，包括电阻R0、第一晶体管M1、第二晶体管M2、第三晶体管M3及第四晶体管M4，第一晶体管M1连接成电容模式，第二晶体管M2和第三晶体管M3构成反相器，第四晶体管M4为泄放ESD电流的主器件，其中，各器件的具体连接如图1。

上述ESD电源钳位电路在正常上电时，节点N1的电位为电源电位，反相器中第二晶体管M2关断、第三晶体管M3导通，节点N2的电位为地电位，此时，作为主器件的第四晶体管M4处于关断状态。当发生静电放电时，由于ESD电流为频率比较高的电流，节点N1的电位在刚开始时会维持在一个低电位，反相器中第二晶体管M2导通、第三晶体管M3关断，节点N2的电位为高电位，此时，作为主器件的第四晶体管M4导通泄放ESD电流；随着节点N1的电位被冲到高电位，反相器中第二晶体管M2关断、第三晶体管M3导通，节点N2的电位重新被拉低，此时，作为主器件的第四晶体管M4被关断。

当电源电压大于晶体管的耐压时，直接使用低耐压晶体管作为泄放ESD电流的主器件连接在电源和参考地之间，那么必定会导致主器件被击穿损坏。常规做法是使用两个或多个低耐压ESD电源钳位电路串联堆叠在电源和参考地之间，如图2所示；这样就可以降低每个低耐压ESD电源钳位电路中主器件超出耐压的可能性，同时又能够提供安全的ESD大电流泄放路径。

但是，这种结构只能用在SOI(绝缘体上硅)工艺或具有深N阱(Deep Nwell)的工艺，因为上叠层低耐压ESD电源钳位电路中的主器件需要和下叠层低耐压ESD电源钳位电路中的主器件隔离开；另外，每个低耐压ESD电源钳位电路都需要各自的RC结构，并且各主器件在芯片中是分开布局的，因此，需要占用较大的芯片面积。

应该注意，上面对技术背景的介绍只是为了方便对本发明的技术方案进行清楚、完整的说明，并方便本领域技术人员的理解而阐述的。不能仅仅因为这些方案在本发明的背景技术部分进行了阐述而认为上述技术方案为本领域技术人员所公知。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种ESD电源钳位电路及电子电路系统，用于解决现有技术中多个ESD电源钳位电路串联堆叠方案存在芯片面积大的问题。

为实现上述目的及其他相关目的，本发明提供一种ESD电源钳位电路，所述ESD电源钳位电路包括：

电源分压模块、检测钳位模块、开启模块及叠层泄放模块；

所述电源分压模块用于对电源电压进行分压生成中间电压输出；

所述检测钳位模块与所述电源分压模块相连，用于根据所述中间电压建立静电检测路径并在电源发生静电放电时生成控制信号输出，以及，对所述开启模块进行钳位耐压保护；

所述开启模块与所述检测钳位模块相连，用于根据所述控制信号生成开启信号输出，以及，对所述叠层泄放模块进行钳位耐压保护；

所述叠层泄放模块包括第一NMOS管及第二NMOS管，串联于所述电源电压和参考地之间，栅极分别与所述开启信号中的第一开启信号和第二开启信号相连，用于根据所述第一开启信号和所述第二开启信号建立静电泄放路径。

可选地，所述中间电压为所述电源电压的一半；所述电源分压模块包括M个第一PMOS管及N个第二PMOS管；各所述第一PMOS管串联于所述电源电压和所述中间电压之间，各自的栅极与各自的漏极相连；各所述第二PMOS管串联于所述中间电压和所述参考地之间，各自的栅极与各自的漏极相连；其中，M与N的取值相等且为大于或等于1的整数。

可选地，各所述第一PMOS管的衬底与所述电源电压相连，各所述第二PMOS管的衬底与所述中间电压相连。

可选地，所述电源分压模块还包括第一电阻，连接于与所述参考地相连的所述第二PMOS管的栅极和漏极之间。

可选地，所述控制信号包括第一控制信号和第二控制信号；所述检测钳位模块包括第二电阻、第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管；所述第三PMOS管的栅极与所述第三NMOS管的栅极相连并与所述中间电压相连，所述第三PMOS管的源极经由所述第二电阻与所述电源电压相连并输出所述第一控制信号，所述第三PMOS管的漏极与所述第三NMOS管的漏极相连；所述第三NMOS管的源极与所述第四PMOS管的源极及所述第四NMOS管的栅极相连并输出所述第二控制信号；所述第四PMOS管的栅极与偏置电压相连，所述第四PMOS管的漏极与所述参考地相连；所述第四NMOS管的源极及漏极与所述参考地相连；其中，所述第四PMOS管的宽长比小于所述第三NMOS管的宽长比。

可选地，所述第三PMOS管的衬底与所述电源电压相连，所述第四PMOS管的衬底与所述中间电压相连，所述第三NMOS管及所述第四NMOS管的衬底与所述参考地相连。

可选地，所述第三NMOS管的宽长比与所述第四PMOS管的宽长比的比值等于或大于15且等于或小于25。

可选地，所述电源分压模块还用于生成所述偏置电压，其中，所述偏置电压小于所述中间电压。

可选地，所述开启模块包括第五PMOS管、第六PMOS管及第五NMOS管；所述第五PMOS管的栅极与所述控制信号的第一控制信号相连，所述第五PMOS管的源极与所述电源电压相连，所述第五PMOS管的漏极与所述第六PMOS管的源极相连并输出所述第一开启信号；所述第六PMOS管的栅极与所述第五NMOS管的栅极相连并与所述控制信号中的第二控制信号相连，所述第六PMOS管的漏极与所述第五NMOS管的漏极相连并输出所述第二开启信号；所述第五NMOS管的源极与所述参考地相连。

可选地，所述第五PMOS管及所述第六PMOS管的衬底与所述中间电压相连，所述第五NMOS管的衬底与所述参考地相连。

可选地，所述第一NMOS管及所述第二NMOS管的衬底均与所述参考地相连。

本发明还提供一种电子电路系统，所述电子电路系统包括如上所述的ESD电源钳位电路，连接于所述电源电压和所述参考地之间。

如上所述，本发明的ESD电源钳位电路及电子电路系统，通过电源分压模块、检测钳位模块、开启模块及叠层泄放模块的设计，使得叠层泄放模块中的各NMOS管共用同一RC结构，如此可以减小芯片面积；另外，在电源正常上电时，电路中所有半导体器件均工作在耐压范围内，没有可靠性问题。

附图说明

图1显示为现有技术中常规ESD电源钳位电路的结构示意图。

图2显示为现有技术中两个ESD电源钳位电路串联堆叠在电源和地之间的结构示意图。

图3显示为本发明一实施例的ESD电源钳位电路的结构示意图。

图4显示为本发明一实施例的电子电路系统的结构示意图。

元件标号说明

100 ESD电源钳位电路

110 电源分压模块

120 检测钳位模块

130 开启模块

140 叠层泄放模块

200 功能电路

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图3至图4。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，且其组件布局形态也可能更为复杂。

实施例一

如图3所示，本实施例提供一种ESD电源钳位电路100，包括电源分压模块110、检测钳位模块120、开启模块130及叠层泄放模块140。

电源分压模块110用于对电源电压VDD进行分压生成中间电压VM输出。

在一种实施方式中，中间电压VM为电源电压VDD的一半；当然，在其他实施方式中，中间电压VM也可以不为电源电压VDD的一半，如，中间电压VM为电源电压VDD的2/3、3/4等，只要适当调整检测钳位模块120中相关半导体器件的宽长比使其满足耐压要求即可。实际应用中，通常设置中间电压VM为电源电压VDD的一半，以便于简化电路设计。

具体的，电源分压模块110包括M个第一PMOS管及N个第二PMOS管；各第一PMOS管串联于电源电压VDD和中间电压VM之间，各自的栅极与各自的漏极相连；各第二PMOS管串联于中间电压VM和参考地VSS之间，各自的栅极与各自的漏极相连；M和N的取值相等且为大于或等于1的整数，即M＝N≥1。

其中，各第一PMOS管的衬底与电源电压VDD相连，各第二PMOS管的衬底与中间电压VM相连；当然，各第一PMOS管的衬底与各自的源极相连，各第二PMOS管的衬底与各自的源极相连或与电源电压VDD相连也是可行的。

本实施方式的电源分压模块110中，所有PMOS管的宽长比相等，即，M个第一PMOS管的宽长比相等并记作第一宽长比，N个第二PMOS管的宽长比相等并记作第二宽长比，且第一宽长比与第二宽长比相等。另外，M和N的取值不宜太小，但也不宜太大，太小会导致较大的工作漏电，太大又会占用较多芯片面积；作为一种可选方案，M和N的取值相等，一般等于或大于2且等于或小于4，即2≤M＝N≤4。

以M＝N＝3为例，电源分压模块110包括三个第一PMOS管PM11、PM12和PM13及三个第二PMOS管PM21、PM22和PM23。PM11的栅极与其漏极相连，源极与电源电压VDD相连，漏极与PM12的源极相连；PM12的栅极与其漏极相连，漏极与PM13的源极相连；PM13的栅极与其漏极相连，漏极与PM21的源极相连并输出中间电压VM；PM21的栅极与其漏极相连，漏极与PM22的源极相连；PM22的栅极与其漏极相连，漏极与PM23的源极相连；PM23的栅极与其漏极相连，漏极与参考地VSS相连；其中，PM11、PM12和PM13的衬底与电源电压VDD相连，PM21、PM22和PM23的衬底与中间电压VM相连。更具体的，电源分压模块110还包括第一电阻R1，连接于与参考地VSS相连的第二PMOS管的栅极和漏极之间，如，第一电阻R1连接于PM23的栅极和漏极之间，避免该第二PMOS管的栅极直接与参考地VSS相连，从而避免参考地中的静电放电影响。

进一步的，电源分压模块110还用于生成偏置电压VX提供给检测钳位模块120，如，提供给检测钳位模块120中的第四PMOS管PM4，以避免额外向检测钳位模块120提供外部的电压，如此，使得本实施例的电路可适用于各种芯片电源；其中，偏置电压VX小于中间电压VM。以M＝N＝3为例，PM21的漏极与PM22的源极相连并生成偏置电压VX，偏置电压VX为电源电压VDD的1/3；偏置电压VX为电源电压VDD的1/3仅是一种示例，并非对偏置电压VX和电源电压VDD关系的具体限定。

检测钳位模块120与电源分压模块110相连，用于根据中间电压VM建立静电检测路径并在电源发生静电放电时生成控制信号输出，以及，对开启模块130进行钳位耐压保护；其中，控制信号包括第一控制信号和第二控制信号。

具体的，检测钳位模块120包括第二电阻R2、第三PMOS管PM3、第四PMOS管PM4、第三NMOS管NM3及第四NMOS管NM4；第三PMOS管PM3的栅极与第三NMOS管NM3的栅极相连并与中间电压VM相连，第三PMOS管PM3的源极经由第二电阻R2与电源电压VDD相连并输出第一控制信号，第三PMOS管PM3的漏极与第三NMOS管NM3的漏极相连；第三NMOS管NM3的源极与第四PMOS管PM4的源极及第四NMOS管NM4的栅极相连并输出第二控制信号；第四PMOS管PM4的栅极与偏置电压VX相连，第四PMOS管PM4的漏极与参考地VSS相连；第四NMOS管NM4的源极及漏极与参考地VSS相连。

其中，第三PMOS管PM3的衬底与电源电压VDD相连，第四PMOS管PM4的衬底与中间电压VM相连，第三NMOS管NM3的衬底与参考地VSS相连，第四NMOS管NM4的衬底与参考地VSS相连；当然，第三PMOS管PM3的衬底与其源极相连，第四PMOS管PM4的衬底与其源极相连或与电源电压VDD相连也是可行的。

第三PMOS管PM3的宽长比与第三NMOS管NM3的宽长比相近，第四PMOS管PM4的宽长比小于第三NMOS管NM3的宽长比。作为一种可选方案，第三PMOS管PM3的宽长比与第三NMOS管NM3的宽长比的比值为1，即(W/L)_PM3/(W/L)_NM3＝1，第三NMOS管NM3的宽长比与第四PMOS管PM4的宽长比的比值等于或大于15且等于或小于25，即15≤(W/L)_NM3/(W/L)_PM4≤25；其中，(W/L)_PM3为第三PMOS管PM3的宽长比，(W/L)_NM3为第三NMOS管NM3的宽长比，(W/L)_PM4为第四PMOS管PM4的宽长比。

本实施方式的检测钳位模块120中，第四NMOS管NM4连接成电容并与第二电阻R2构成RC检测单元，第三PMOS管PM3、第三NMOS管NM3及第四PMOS管PM4构成钳位单元，第三PMOS管PM3和第三NMOS管NM3因中间电压VM处于常通状态以建立静电检测路径，第四PMOS管PM4因偏置电压VX处于常通状态，通过第四PMOS管PM4的宽长比设计，使得第四PMOS管PM4流过较小电流，保证钳位功能实现的同时不影响静电检测功能的实现。

开启模块130与检测钳位模块120相连，用于根据控制信号生成开启信号输出，以及，对叠层泄放模块140进行钳位耐压保护；其中，开启信号包括第一开启信号和第二开启信号。

具体的，开启模块130包括第五PMOS管PM5、第六PMOS管PM6及第五NMOS管NM5；第五PMOS管PM5的栅极与第一控制信号相连，第五PMOS管PM5的源极与电源电压VDD相连，第五PMOS管PM5的漏极与第六PMOS管PM6的源极相连并输出第一开启信号；第六PMOS管PM6的栅极与第五NMOS管NM5的栅极相连并与第二控制信号相连，第六PMOS管PM6的漏极与第五NMOS管NM5的漏极相连并输出第二开启信号；第五NMOS管NM5的源极与参考地VSS相连。

其中，第五PMOS管PM5的衬底与中间电压VM相连，第六PMOS管PM6的衬底与中间电压VM相连，第五NMOS管NM5的衬底与参考地VSS相连；当然，第五PMOS管PM5的衬底与其源极相连，第六PMOS管PM6的衬底与其源极相连或与电源电压VDD相连也是可行的。使第五PMOS管PM5的衬底和第六PMOS管PM6的衬底与中间电压VM相连，可以有效提高半导体器件开启速度，从而增强电路的静电防护性能。

叠层泄放模块140包括第一NMOS管NM1及第二NMOS管NM2，串联于电源电压VDD和参考地VSS之间，栅极分别与第一开启信号和第二开启信号相连，用于根据第一开启信号和第二开启信号建立静电泄放路径以进行ESD电流泄放。

如，第一NMOS管NM1的栅极与第一开启信号相连，漏极与电源电压VDD相连，源极与第二NMOS管NM2的漏极相连；第二NMOS管NM2的栅极与第二开启信号相连，源极与参考地VSS相连。

其中，第一NMOS管NM1的衬底与参考地VSS相连，第二NMOS管NM2的衬底与参考地VSS相连；当然，第一NMOS管NM1的衬底与其栅极或源极相连，第二NMOS管NM2的衬底与其栅极或源极相连也是可行的，但要注意的是，若上述两个NMOS管的衬底与各自栅极或源极相连，则无法采用普通sub(衬底)工艺进行器件制造，需采用特殊工艺，如SOI工艺进行器件制造。出于工艺兼容性考量，一般使第一NMOS管NM1和第二NMOS管NM2的衬底与参考地VSS相连，如此，制造工艺中无需增加额外的掩膜版，因此不存在工艺兼容性问题。

需要注意的是，第一NMOS管NM1和第二NMOS管NM2作为主器件进行ESD电流泄放时，第一NMOS管NM1和第二NMOS管NM2通常采用多个晶体管并联的方式实现，如，第一NMOS管NM1和第二NMOS管NM2包括至少两个并联的晶体管。

下面，请结合图3，对本实施例ESD电源钳位电路100的具体工作情况进行说明。

电源正常上电时：

电源分压模块110对电源电压VDD进行分压得到中间电压VM和偏置电压VX，中间电压VM控制第三PMOS管PM3和第三NMOS管NM3处于常通状态，偏置电压VX控制第四PMOS管PM4处于常通状态；通过对第四PMOS管PM4的宽长比设计，使得第四NMOS管NM4的栅压不超出器件耐压，工作在耐压范围内；

此时，第五PMOS管PM5的栅压约为电源电压VDD，第五PMOS管PM5处于关断状态；由于第三NMOS管NM3的钳位，第六PMOS管PM6和第五NMOS管NM5的栅压约为电源电压VDD的一半，第六PMOS管PM6和第五NMOS管NM5处于导通状态，使得第二NMOS管NM2处于关断状态；又由于第六PMOS管PM6的钳位，第一NMOS管NM1的栅压大于电源电压VDD的一半，约为电源电压VDD的2/3，使得第一NMOS管NM1处于导通状态；

由于第三NMOS管NM3的钳位，第六PMOS管PM6和第五NMOS管NM5的各端电压不超出器件耐压，又由于第六PMOS管PM6的钳位，第一NMOS管NM1的各端电压不超出器件耐压，如此，使得第六PMOS管PM6、第五NMOS管NM5和第一NMOS管NM1工作在耐压范围内。

当电源发生静电放电时，即，电源中出现ESD正向脉冲时：

由于第四NMOS管NM4和第二电阻R2构成的静电检测单元的存在，第五PMOS管PM5的栅压、第六PMOS管PM6和第五NMOS管NM5的栅压均为低电平，第五PMOS管PM5和第六PMOS管PM6处于导通状态，第五NMOS管NM5处于关断状态，使得第一NMOS管NM1和第二NMOS管NM2的栅压均为高电平，第一NMOS管NM1和第二NMOS管NM2处于导通状态以建立静电泄放路径进行ESD电流泄放；

随着第四NMOS管NM4栅压的升高，第五PMOS管PM5会由导通状态切换至关断状态，第五NMOS管NM5会由关断状态切换至导通状态，使得第二NMOS管NM2关断，以此关闭静电泄放路径。

可见，本实施例的ESD电源钳位电路100，在电源正常上电时，静电泄放路径关闭，不影响电路正常工作；在电源发生静电放电时，静电泄放路径建立，通过第一NMOS管NM1和第二NMOS管NM2构成的叠层泄放模块来进行ESD电流泄放。

实施例二

如图4所示，本实施例提供一种电子电路系统，包括如实施例一记载的ESD电源钳位电路100；进一步的，还包括功能电路200。

ESD电源钳位电路100连接于电源电压VDD和参考地VSS之间，用于对电子电路系统进行ESD防护，特别是对功能电路200进行ESD防护。其中，ESD电源钳位电路100的具体介绍可详见实施例一，此处不再赘述。

功能电路200为电子电路系统的主模块，其所实现的功能即为电子电路系统所要实现的功能。实际应用中，功能电路200可以是实现任意功能的电路结构，本实施例对此不做限制。

综上所述，本发明的一种ESD电源钳位电路及电子电路系统，通过电源分压模块、检测钳位模块、开启模块及叠层泄放模块的设计，使得叠层泄放模块中的各NMOS管共用同一RC结构，如此可以减小芯片面积；另外，在电源正常上电时，电路中所有半导体器件均工作在耐压范围内，没有可靠性问题。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (12)

1.一种ESD电源钳位电路，其特征在于，所述ESD电源钳位电路包括：

电源分压模块、检测钳位模块、开启模块及叠层泄放模块；

所述电源分压模块用于对电源电压进行分压生成中间电压输出；

所述检测钳位模块与所述电源分压模块相连，用于根据所述中间电压建立静电检测路径并在电源发生静电放电时生成控制信号输出，以及，对所述开启模块进行钳位耐压保护；

所述开启模块与所述检测钳位模块相连，用于根据所述控制信号生成开启信号输出，以及，对所述叠层泄放模块进行钳位耐压保护；

所述叠层泄放模块包括第一NMOS管及第二NMOS管，串联于所述电源电压和参考地之间，栅极分别与所述开启信号中的第一开启信号和第二开启信号相连，用于根据所述第一开启信号和所述第二开启信号建立静电泄放路径。

2.根据权利要求1所述的ESD电源钳位电路，其特征在于，所述中间电压为所述电源电压的一半；所述电源分压模块包括M个第一PMOS管及N个第二PMOS管；各所述第一PMOS管串联于所述电源电压和所述中间电压之间，各自的栅极与各自的漏极相连；各所述第二PMOS管串联于所述中间电压和所述参考地之间，各自的栅极与各自的漏极相连；

其中，M与N的取值相等且为大于或等于1的整数。

3.根据权利要求2所述的ESD电源钳位电路，其特征在于，各所述第一PMOS管的衬底与所述电源电压相连，各所述第二PMOS管的衬底与所述中间电压相连。

4.根据权利要求2或3所述的ESD电源钳位电路，其特征在于，所述电源分压模块还包括第一电阻，连接于与所述参考地相连的所述第二PMOS管的栅极和漏极之间。

5.根据权利要求1所述的ESD电源钳位电路，其特征在于，所述控制信号包括第一控制信号和第二控制信号；所述检测钳位模块包括第二电阻、第三PMOS管、第四PMOS管、第三NMOS管及第四NMOS管；所述第三PMOS管的栅极与所述第三NMOS管的栅极相连并与所述中间电压相连，所述第三PMOS管的源极经由所述第二电阻与所述电源电压相连并输出所述第一控制信号，所述第三PMOS管的漏极与所述第三NMOS管的漏极相连；所述第三NMOS管的源极与所述第四PMOS管的源极及所述第四NMOS管的栅极相连并输出所述第二控制信号；所述第四PMOS管的栅极与偏置电压相连，所述第四PMOS管的漏极与所述参考地相连；所述第四NMOS管的源极及漏极与所述参考地相连；

其中，所述第四PMOS管的宽长比小于所述第三NMOS管的宽长比。

6.根据权利要求5所述的ESD电源钳位电路，其特征在于，所述第三PMOS管的衬底与所述电源电压相连，所述第四PMOS管的衬底与所述中间电压相连，所述第三NMOS管及所述第四NMOS管的衬底与所述参考地相连。

7.根据权利要求5所述的ESD电源钳位电路，其特征在于，所述第三NMOS管的宽长比与所述第四PMOS管的宽长比的比值等于或大于15且等于或小于25。

8.根据权利要求5-7任意一项所述的ESD电源钳位电路，其特征在于，所述电源分压模块还用于生成所述偏置电压，其中，所述偏置电压小于所述中间电压。

9.根据权利要求1所述的ESD电源钳位电路，其特征在于，所述开启模块包括第五PMOS管、第六PMOS管及第五NMOS管；所述第五PMOS管的栅极与所述控制信号的第一控制信号相连，所述第五PMOS管的源极与所述电源电压相连，所述第五PMOS管的漏极与所述第六PMOS管的源极相连并输出所述第一开启信号；所述第六PMOS管的栅极与所述第五NMOS管的栅极相连并与所述控制信号中的第二控制信号相连，所述第六PMOS管的漏极与所述第五NMOS管的漏极相连并输出所述第二开启信号；所述第五NMOS管的源极与所述参考地相连。

10.根据权利要求9所述的ESD电源钳位电路，其特征在于，所述第五PMOS管及所述第六PMOS管的衬底与所述中间电压相连，所述第五NMOS管的衬底与所述参考地相连。

11.根据权利要求1所述的ESD电源钳位电路，其特征在于，所述第一NMOS管及所述第二NMOS管的衬底均与所述参考地相连。

12.一种电子电路系统，其特征在于，所述电子电路系统包括如权利要求1-11任意一项所述的ESD电源钳位电路，连接于所述电源电压和所述参考地之间。