CN117957630A - 带电粒子束系统、粒子束偏转器及其制作方法 - Google Patents

带电粒子束系统、粒子束偏转器及其制作方法 Download PDF

Info

Publication number
CN117957630A
CN117957630A CN202180102063.6A CN202180102063A CN117957630A CN 117957630 A CN117957630 A CN 117957630A CN 202180102063 A CN202180102063 A CN 202180102063A CN 117957630 A CN117957630 A CN 117957630A
Authority
CN
China
Prior art keywords
particle beam
silicon
semiconductor substrate
beam deflector
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202180102063.6A
Other languages
English (en)
Inventor
马泽
张超
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huawei Technologies Co Ltd
Original Assignee
Huawei Technologies Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huawei Technologies Co Ltd filed Critical Huawei Technologies Co Ltd
Publication of CN117957630A publication Critical patent/CN117957630A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/02—Details
    • H01J37/04—Arrangements of electrodes and associated parts for generating or controlling the discharge, e.g. electron-optical arrangement or ion-optical arrangement
    • H01J37/147—Arrangements for directing or deflecting the discharge along a desired path
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Analytical Chemistry (AREA)
  • Electron Beam Exposure (AREA)

Abstract

本申请提供一种带电粒子束系统、粒子束偏转器及其制作方法，通过将半导体衬底围绕粒子束通道的部分刻蚀为环形的多个第一部分，并将该第一部分作为粒子束偏转器的电极，因半导体衬底的半导体层厚度可高达几百微米，相比于传统的偏转器，一方面增大了电极组中电极的设置厚度，使得该偏转器的电极厚度可达到几百微米，从而增大了电极组围合成的粒子束通道中至少部分孔段的深宽比，即延长了粒子束经过电极组围合成的孔段的路径，从而提高了偏转器对粒子束的偏转能力。

Description

带电粒子束系统、粒子束偏转器及其制作方法 技术领域
本申请实施例涉及带电粒子束成像或曝光系统技术领域，具体涉及一种带电粒子束系统、粒子束偏转器及其制作方法。
背景技术
在高分辨显微成像系统和直写曝光系统中，常使用带电粒子(包括但不限于电子、离子等)作为工作粒子。由于这些带电粒子对应的波长远小于可见光或紫外光的光子波长，因此带电粒子束系统可以提供优于光学系统的分辨率。
通常，带电粒子束系统包括粒子束偏转器，该粒子束偏转器设置在粒子束的传播路径中，以改变粒子束的传播角度。相关技术中，粒子束偏转器采用芯片实现。具体地，粒子束偏转器包括半导体衬底、控制电路、多个电极及连接控制电路与电极的互连线。其中，控制电路是采用半导体工艺的前段工艺形成在半导体衬底内，电极和互连线是采用半导体工艺的后段工艺在半导体衬底表面上的金属层形成。另外，半导体衬底中形成用于穿过粒子束的粒子束通道，多个电极间隔围绕在粒子束通道的外周，控制电路控制施加在每个电极上的电势，多个电极间的电势差会在粒子束通道处产生偏转电场，实现对粒子束的偏转功能。
然而，受半导体工艺的后段工艺对可加工金属层的厚度限制，通过该金属层形成的电极的厚度也受到相应的限制，从而使得粒子束偏转器对粒子束的偏转能力偏低。
发明内容
本申请实施例提供了一种带电粒子束系统、粒子束偏转器及其制作方法，能够增大粒子束偏转器中电极的设置厚度，从而提高带电粒子束系统的粒子束偏转器对粒子束的偏转能力。
第一方面，本申请实施例提供一种粒子束偏转器，用于偏转粒子束，该粒子束偏转器包括半导体衬底，通过将半导体衬底中围绕粒子束通道的一部分刻蚀形成呈环形排布的多个第一部分，并将该第一部分作为粒子束偏转器的电极，将呈环形排布的多个第一部分共同形成粒子束偏转器的一个电极组，也即是说，粒子束偏转器的电极是半导体衬底的一部分，而因半导体衬底的半导体层厚度可高达几百微米，相比于传统的粒子束偏转器，一方面增大了电极组中电极的设置厚度，使得该粒子束偏转器的电极厚度可达到几百微米，从而增大了电极组中多个电极围合成的粒子束通道的至少部分孔段(即偏转孔道)的深宽比，即延长了粒子束经过电极组围合成的孔段的路径，从而提高了粒子束偏转器对粒子束的偏转能力，这样在一定程度上降低了粒子束偏转器的工作电压，降低了电极组内相邻电极间的放电击穿风险，降低了粒子束偏转器的 功耗、控制算法的复杂度以及该粒子束偏转器引入的高阶像差，另一方面可实现微型化的高偏转能力的粒子束偏转器阵列或者微型化电极组阵列。另外，因电极组位于半导体衬底的容纳腔中，使得容纳腔的内壁对电极组内部的电场起到阻挡作用，从而避免该容纳腔内电极组的电场对其他电极组的电场造成干扰。
另外，在多个第一部分即电极组与半导体衬底的其他部分即衬底本体的内壁之间填充绝缘介质块，一方面实现每个第一部分即电极与半导体衬底之间的绝缘作用，确保每个电极上的电流不会泄露至半导体衬底上，从而保证该半导体衬底不会对每个电极组围合成的粒子束通道内的电场强度造成影响，另一方面，该绝缘介质块对每个电极组起到支撑的作用，从而提高了每个电极组在半导体衬底内的结构稳定性。
在一种可行的实现方式中，多个第一部分中相邻两个第一部分之间具有空气间隙，这样可降低粒子束运动到绝缘介质块上的概率，从而减轻了带电粒子运动至绝缘介质块表面并累积而对每个电极组内部的粒子束造成的干扰。
在一种可行的实现方式中，可在半导体衬底中刻蚀形成多个粒子束通道，并在每个粒子束通道的外周刻蚀形成环形排布的多个第一部分，即通过刻蚀半导体衬底，使得半导体衬底中形成多个电极组，一方面实现了对多束粒子束的偏转，另一方面减少了带电粒子束系统中粒子束偏转器的数量，从而提高了带电粒子束系统的装配效率，也节约了带电粒子束系统的制作成本。
在一种可行的实现方式中，相邻两个电极组之间通过粒子束偏转器的绝缘介质块和衬底本体隔离，这样可将每个电极组包裹在绝缘介质块和衬底本体内，当整个半导体衬底接地时，衬底本体的内壁可将中间的电极产生的电场限制在衬底本体中对应的外腔内部，防止电场蔓延至附近的粒子束通道中对附近粒子束形成串扰。
在一种可行的实现方式中，半导体衬底可以为硅片，即在硅片内刻蚀形成环形排布的多个第一部分即电极组，并将每个电极组的两端分别贯穿至硅片相对的两个表面，即每个电极组利用了硅片的整个第一方向上的材料，一方面增大了每个电极组的设置厚度，从而增大了每个电极组围合成的粒子束通道的深宽比，延长了粒子束经过每个电极组围合成的孔段的路径，提高了粒子束偏转器对粒子束的偏转能力，另一方面也简化了在硅片中刻蚀每个电极组的工艺，提高了每个电极组的制作效率。
在一种可行的实现方式中，粒子束偏转器还包括控制电路和多个互连线，每个电极通过多个互连线中对应的互连线与控制电路电连接，另外，将控制电路和互连线设置在硅片的第二表面，相比于将控制电路设置在半导体衬底之外的其他位置，一方面缩短了互连线的设置长度，减小了电极与控制电路之间的阻抗，也使得各个电极与控制电路之间的互连线更加规整，提高了控制电路与电极的电连接稳定性，另一方面使得粒子束偏转器的结构更加紧凑，缩小了粒子束偏转器在带电粒子束系统内的占用尺寸，为其他部件的设置提供了空间。
在一种可行的实现方式中，可将控制电路设置在硅片的内部，节约了控制电路在硅片外部的占用空间，从而为互连线以及其他部件的设置提供了合适的空间。另外，在第二表面上设置第一绝缘介质层，并将互连线设置在第一绝缘介质层内，这样，可通过第一绝缘介质层将互连线和控制电路与外部环境进行隔离，从而避免控制电路与互连线发生漏电而影响其他元器件甚至出现安全隐患，也避免了外部环境中的灰尘或 者水分等控制电路以及互连线造成污染，从而延长了互连线和控制电路的使用寿命。
在一种可行的实现方式中，可以将半导体衬底设置为包括依次叠设的底层硅、氧化层和顶层硅，即绝缘层上硅(Silicon-On-Insulator，简称SOI)作为半导体衬底，并将底层硅或者顶层硅上均刻蚀形成一个或者多个电极组，相比于传统的粒子束偏转器，一方面可增大每个电极组中电极的设置厚度，延长了粒子束经过每个电极组围合成的孔段的路径，从而提高了粒子束偏转器对粒子束的偏转能力，另一方面合理利用了SOI的半导体层结构，使得半导体衬底的选择更加灵活。
在一种可行的实现方式中，可将底层硅沿整个厚度方向的部分均刻蚀形成电极组，相比于传统的粒子束偏转器，可增大每个电极组中电极的设置厚度，延长了粒子束经过每个电极组围合成的孔段的路径，从而提高了粒子束偏转器对粒子束的偏转能力。
在一种可行的实现方式中，粒子束偏转器的控制电路和互连线均设置在底层硅背离氧化层的一侧，相比于将控制电路设置在半导体衬底之外的其他位置，或者相比于将控制电路设置在顶层硅背离氧化层的一侧，一方面缩短了控制电路与电极之间的距离，从而缩短了互连线的设置长度，减小了电极与控制电路之间的阻抗，也便于将互连线的两端连接至控制电路与电极上，也使得各个电极与控制电路之间的互连线更加规整，提高了控制电路与电极的电连接稳定性，另一方面使得粒子束偏转器的结构更加紧凑，缩小了粒子束偏转器在带电粒子束系统内的占用尺寸，为其他部件的设置提供了空间。
在一种可行的实现方式中，可将控制电路设置在底层硅的内部，节约了控制电路在半导体衬底外部的占用空间，从而为互连线以及其他部件的设置提供了合适的空间。另外，在底层硅的表面上设置第二绝缘介质层，并将互连线设置在第二绝缘介质层内，这样，可通过第二绝缘介质层将互连线和控制电路与外部环境进行隔离，从而避免控制电路与互连线发生漏电而影响其他元器件甚至出现安全隐患，也避免了外部环境中的灰尘或者水分等控制电路以及互连线造成污染，从而延长了互连线和控制电路的使用寿命。
在一种可行的实现方式中，可以将粒子束偏转器的控制电路和互连线均设置在顶层硅背离氧化层的一侧，相比于将控制电路设置在半导体衬底之外的其他位置，一方面缩短了控制电路与电极之间的距离，从而缩短了互连线的设置长度，减小了电极与控制电路之间的阻抗，也便于将互连线的两端连接至控制电路与电极上，也使得各个电极与控制电路之间的互连线更加规整，提高了控制电路与电极的电连接稳定性，另一方面使得粒子束偏转器的结构更加紧凑，缩小了粒子束偏转器在带电粒子束系统内的占用尺寸，为其他部件的设置提供了空间。
在一种可行的实现方式中，通过将控制电路设置在顶层硅的内部，节约了控制电路在半导体衬底外部的占用空间，从而为互连线以及其他部件的设置提供了合适的空间。另外，在顶层硅的表面上设置第三绝缘介质层，并将互连线设置在第三绝缘介质层内，这样，可通过第三绝缘介质层将互连线和控制电路与外部环境进行隔离，从而避免控制电路与互连线发生漏电而影响其他元器件甚至出现安全隐患，也避免了外部环境中的灰尘或者水分等控制电路以及互连线造成污染，从而延长了互连线和控制电路的使用寿命。
在一种可行的实现方式中，可在半导体衬底内形成沿第一方向延伸的多个金属过孔，并将每个金属过孔的两端分别延伸至对应的互连线和第一部分即电极，一方面实现了位于顶层硅上的互连线与底层硅内的电极的电导通，另一方面简化了电极与互连线之间的电连接结构，提高了粒子束偏转器的制作效率。
在一种可行的实现方式中，可以在每个电极朝向粒子束通道的表面设置导电层，这样可增大第一部分即电极的导电性，使得击中电极的粒子可通过互连线从电极上及时导出，从而避免带电粒子在电极上累积，而导致粒子束经过每个电极组时的偏转程度无法得到控制电路的准确控制的情况发生。
第二方面，本申请实施例还提供一种带电粒子束系统，该带电粒子束系统包括粒子源、光阑、透镜及至少一个如上的粒子束偏转器，其中，粒子源用于产生粒子束。粒子源、光阑及透镜沿粒子束的传播路径依次设置，至少一个粒子束偏转器位于粒子束的传播路径上。
本申请实施例通过在带电粒子束系统中设置上述粒子束偏转器，相比于传统的粒子束偏转器，增大了粒子束偏转器的深宽比，提高了粒子束偏转器对粒子束的偏转能力，这样，当该粒子束偏转器作为扫描器时，提高了带电粒子束系统的扫描精度，使得带电粒子束系统能够对任意指定区域进行扫描，减小了带电粒子束系统中在粒子束的传播方向的粒子束偏转器的片数需求，降低了带电粒子束系统的总功耗，提升了整个系统对组件装配误差和磁场的抵抗能力。另外，带电粒子束系统中可形成高偏转能力的微型偏振器阵列，实现对多束粒子束的同时偏转，解决了相关技术中磁粒子束偏转器难以形成微型化阵列的问题。
在一种可行的实现方式中，带电粒子束系统可为带电粒子束成像系统，另外，该带电粒子束成像系统还包括工作台和检测元件，其中，工作台用于放置待成像样品；粒子束偏转器和透镜用于将粒子源产生的带电粒子束焦聚待成像样品上，并产生二次电子和背散射电子，检测元件用于采集二次电子和背散射电子并成像，这样，通过在带电粒子束成像系统中设置上述粒子束偏转器，对带电粒子束进行有效偏转，当该粒子束偏转器作为扫描器时，使得带电粒子束能够焦聚在待成像样品的指定位置，提高了带电粒子束焦聚至待成像样品上的位置精度，也增大了带电粒子束的扫描范围，从而提高了带电粒子束成像系统对待成像样品的扫描精度和扫描范围。
在一种可行的实现方式中，带电粒子束系统可为带电粒子束直写曝光系统，另外，该带电粒子束直写曝光系统还包括工作台，该工作台用于放置待直写样品，上述粒子束偏转器和透镜用于将粒子源产生的带电粒子束焦聚待直写样品上，以在待直写样品上形成粒子束斑，这样，通过在带电粒子束直写曝光系统中设置上述粒子束偏转器，例如，可将该粒子束偏转器作为扫描器，对带电粒子束进行有效偏转，使得带电粒子束能够焦聚在待直写样品的指定位置，提高了带电粒子束焦聚至待直写样品上的位置精度，也增大了带电粒子束对待直写样品的扫描范围，从而提高了带电粒子束直写曝光系统对待直写样品的扫描精度和扫描范围。
第三方面，本申请实施例还提供了一种用于对待成像样品进行成像的方法，该方法的其中一种示例可包括：首先，利用粒子源生成带电粒子束，接着，利用布设在带电粒子束的传播路径上的光阑、透镜及粒子束偏转器将带电粒子束焦聚在待成像样品 上，并产生二次电子和背散射电子，最后，利用检测元件采集二次电子和背散射电子并成像。其中，粒子束偏转器为上述第一方面提供的粒子束偏转器。
本申请实施例提供的用于对待成像样品进行成像的方法中包括上述粒子束偏转器，对带电粒子束进行有效偏转，例如，当粒子束偏转器作为扫描器时，可确保带电粒子束能够焦聚在待成像样品的指定位置，提高了带电粒子束焦聚至待成像样品上的位置精度，也增大了带电粒子束在待成像样品上的扫描范围，从而提高了对待成像样品的扫描精度和扫描范围。
第四方面，本申请实施例还提供一种用于在待直写样品上进行直写曝光的方法，该方法的其中一种示例可包括：首先，利用粒子源生成带电粒子束，接着，利用布设在带电粒子束的传播路径上的光阑、透镜及粒子束偏转器将带电粒子束焦聚在待直写样品，最终在待直写样品上形成粒子束斑。其中，粒子束偏转器为上述第一方面提供的粒子束偏转器。
本申请实施例提供的用于在待直写样品上进行直写曝光的方法包括上述粒子束偏转器，对带电粒子束进行有效偏转，例如，当粒子束偏转器作为扫描器时，可确保带电粒子束能够焦聚在待直写样品的指定位置，提高了带电粒子束焦聚至待直写样品上的位置精度，也增大了带电粒子束对待直写样品的扫描范围，从而提高了对待直写样品的扫描精度和扫描范围。
第五方面，本申请实施例还提供一种粒子束偏转器的制作方法，该制作方法的其中一种示例可包括：首先，提供半导体衬底。接着，对半导体衬底的半导体层进行刻蚀，以是半导体衬底的一部分形成环形排布的多个第一部分，并作为粒子束通道的电极组，继而，在半导体衬底中制备粒子束通道，粒子束通道的两端贯穿半导体衬底沿第一方向相背设置的两个表面，其中，每个电极组中的多个电极围合成粒子束通道的至少部分孔段。
本申请实施例采用上述制作方法制作出的粒子束偏转器，相比于传统的粒子束偏转器，一方面增大了每个电极组中电极的设置厚度，使得该粒子束偏转器的电极厚度可达到几百微米，从而增大了每个电极组围合成的粒子束通道中至少部分孔段的深宽比，即延长了粒子束经过每个电极组围合成的孔段的路径，从而提高了粒子束偏转器对粒子束的偏转能力，这样在一定程度上降低了粒子束偏转器的工作电压，避免出现工作电压将形成粒子束偏转器的半导体衬底击穿的风险，降低了粒子束偏转器的功耗，降低了粒子束偏转器的控制算法的复杂度，降低了粒子束偏转器引入的高阶像差，另一方面可实现高偏转能力的微型化粒子束偏转器阵列以及微型化电极阵列。
在一种可行的实现方式中，半导体衬底可以为硅片，为方便描述，可将硅片沿第一方向相背的两个表面分别作为第一表面和第二表面。在半导体衬底中刻蚀形成电极组具体可包括：在硅片的第二表面采用深硅刻蚀工艺沿第一方向刻蚀形成电极组，也即是说，粒子束偏转器的电极组是对硅片进行刻蚀而形成的，例如，从硅片的第二表面向内刻蚀，以形成至少一个电极组，一方面相比于传统的粒子束偏转器中电极的制作方法，增大了每个电极组围合成的区域的深宽比，另一方面简化了每个电极组的制作工艺，提高了每个电极组的制作效率。其中，每个电极组背离第二表面的一端与硅片的第一表面之间具有预设间距，使得每个电极组与硅片的第一表面之间的部分起到 支撑每个电极组以及后续的绝缘介质块的作用。
在一种可行的实现方式中，在半导体衬底中刻蚀形成电极组之后，还在硅片的第二表面采用半导体工艺的前段工艺沿第一方向加工形成控制电路，另外，在硅片的第二表面采用半导体工艺的后段工艺形成多个互连线，多个互连线与多个电极即第一部分对应设置，每个互连线的一端与每个电极组中对应的电极电连接，每个互连线的另一端与控制电路电连接，一方面保证控制电路与半导体衬底上的电极电连接，另一方面提高了粒子束偏转器的结构紧凑性，避免了控制电路设置在带电粒子系统的其他位置而占用其他部件的设置空间，也缩减了控制电路与电极之间的路径，减小了互连线的设置长度，从而减小了电极与控制电路之间的阻抗，也使得各个电极与控制电路之间的互连线更加规整，提高了控制电路与电极的电连接稳定性。
在一种可行的实现方式中，在硅片的第二表面采用半导体工艺的后段工艺形成多个互连线之前，还在外腔、内腔及每个电极组中相邻电极之间的空气间隙中填充绝缘介质块，一方面起到支撑硅片内的每个电极组的作用，确保每个电极组的结构稳定性，另一方面便于后续在硅片的第一表面以及绝缘介质块上沉积第一绝缘介质层。
在一种可行的实现方式中，在硅片的第二表面采用半导体工艺的后段工艺形成多个互连线之后，还在硅片的第二表面上沉积第一绝缘介质层，以包裹多个互连线，这样，可通过第一绝缘介质层将互连线和控制电路与外部环境进行隔离，从而避免控制电路与互连线发生漏电而影响其他元器件甚至出现安全隐患，也避免了外部环境中的灰尘或者水分等控制电路以及互连线造成污染，从而延长了互连线和控制电路的使用寿命。
在一种可行的实现方式中，在半导体衬底中制备粒子束通道的过程具体如下：首先，可沿每个电极组的轴线方向对第一绝缘介质层进行刻蚀，以形成粒子束通道的第一孔段。接着，对内腔中的绝缘介质块进行刻蚀，以形成粒子束通道的第二孔段。继而，通过磨片去除第一表面与每个电极组背离第二表面的一端之间的部分，以使第二孔段背离第一孔段的一端与外部连通，可以理解，第一孔段和第二孔段共同形成粒子束通道。
在一种可行的实现方式中，在半导体衬底中制备粒子束通道之后，还对每个电极组中相邻电极之间的绝缘介质块进行刻蚀，以去除每个电极组中相邻电极之间的绝缘介质块，这样可降低粒子束运动到绝缘介质块上的概率，从而减轻了带电粒子运动至绝缘介质块表面并累积而对每个电极组内部的粒子束造成的干扰。
在一种可行的实现方式中，半导体衬底可包括依次叠设的底层硅、氧化层和顶层硅，氧化层位于底层硅与顶层硅之间；
在半导体衬底中刻蚀形成至少一个每个电极组，具体包括：在底层硅背离氧化层的表面采用深硅刻蚀工艺沿第一方向刻蚀形成至少一个电极组，也即是说，每个电极组可由SOI的底层硅中刻蚀形成，换句话说，本申请实施例的粒子束偏转器可右SOI加工而成，且将该每个电极组的两端延伸至底层硅的两端，以增大每个电极组围合成的孔段的深宽比，从而提高粒子束偏转器对粒子束的偏转能力。
在一种可行的实现方式中，提供半导体衬底之后，还可在在顶层硅背离氧化层的表面采用半导体工艺的前段工艺沿第一方向加工形成控制电路，另外，可在顶层硅背离 氧化层的表面采用半导体工艺的后段工艺形成多个互连线，相比于将控制电路设置在半导体衬底之外的其他位置，一方面缩短了控制电路与电极之间的距离，从而缩短了互连线的设置长度，减小了电极与控制电路之间的阻抗，也便于将互连线的两端连接至控制电路与电极上，也使得各个电极与控制电路之间的互连线更加规整，提高了控制电路与电极的电连接稳定性，另一方面使得粒子束偏转器的结构更加紧凑，缩小了粒子束偏转器在带电粒子束系统内的占用尺寸，为其他部件的设置提供了空间。
在一种可行的实现方式中，在顶层硅背离氧化层的表面采用半导体工艺的后段工艺形成多个互连线之前，还可在顶层硅与氧化层内制备金属过孔，金属过孔的一端延伸至顶层硅背离氧化层的表面，金属过孔的另一端延伸至底层硅，以与每个电极组中对应的电极，一方面保证底层硅内的电极与后续设置在顶层硅表面的互连线实现电连接，另一方面也简化了电极与互连线的电连接结构。
在一种可行的实现方式中，在顶层硅背离氧化层的表面采用半导体工艺的后段工艺形成多个互连线之后，还可在顶层硅背离氧化层的表面上沉积第三绝缘介质层，以包裹多个互连线，这样，可通过第三绝缘介质层将互连线和控制电路与外部环境进行隔离，从而避免控制电路与互连线发生漏电而影响其他元器件甚至出现安全隐患，也避免了外部环境中的灰尘或者水分等控制电路以及互连线造成污染，从而延长了互连线和控制电路的使用寿命。
在一种可行的实现方式中，在半导体衬底中制备粒子束通道的过程，具体可包括：首先，可沿每个电极组的轴线方向对第三绝缘介质层、顶层硅及氧化层进行刻蚀，以形成粒子束通道的第一孔段。继而，将半导体衬底的内腔作为粒子束通道的第二孔段，以简化粒子束通道的设置工序，第一孔段与第二孔段共同形成粒子束通道。
在一种可行的实现方式中，提供半导体衬底之后，还可在底层硅背离氧化层的表面采用半导体工艺的前段工艺沿第一方向加工形成控制电路，另外，可在底层硅背离氧化层的表面采用半导体工艺的后段工艺形成多个互连线，相比于将控制电路设置在半导体衬底之外的其他位置或者设置顶层硅上，一方面缩短了控制电路与电极之间的距离，从而缩短了互连线的设置长度，减小了电极与控制电路之间的阻抗，也便于将互连线的两端连接至控制电路与电极上，也使得各个电极与控制电路之间的互连线更加规整，提高了控制电路与电极的电连接稳定性，另一方面使得粒子束偏转器的结构更加紧凑，缩小了粒子束偏转器在带电粒子束系统内的占用尺寸，为其他部件的设置提供了空间。
在一种可行的实现方式中，在底层硅背离氧化层的表面采用半导体工艺的后段工艺形成多个互连线之前，还可在外腔、内腔及每个电极组中相邻电极之间的间隙中填充绝缘介质块，一方面起到支撑底层硅内的每个电极组的作用，确保每个电极组的结构稳定性，另一方面便于后续在底层硅背离氧化层的一侧表面以及绝缘介质块上沉积第二绝缘介质层。
在一种可行的实现方式中，在底层硅背离氧化层的表面采用半导体工艺的后段工艺形成多个互连线之后，还可在底层硅背离氧化层的表面上沉积第二绝缘介质层，以包裹多个互连线，这样，可通过第二绝缘介质层将互连线和控制电路与外部环境进行隔离，从而避免控制电路与互连线发生漏电而影响其他元器件甚至出现安全隐患，也 避免了外部环境中的灰尘或者水分等控制电路以及互连线造成污染，从而延长了互连线和控制电路的使用寿命。
在一种可行的实现方式中，在半导体衬底中制备粒子束通道具体可包括：首先，可沿每个电极组的轴线方向对第二绝缘介质层进行刻蚀，以形成粒子束通道的第一孔段，接着，对内腔中的绝缘介质块进行刻蚀，以形成粒子束通道的第二孔段，继而，沿每个电极组的轴线对氧化层及顶层硅进行刻蚀，以形成粒子束通道的第三孔段，其中，第一孔段、第二孔段及第三孔段共同形成粒子束通道。
在一种可行的实现方式中，在底层硅背离氧化层的表面上沉积第二绝缘介质层之前，还可对每个电极组中相邻电极之间的绝缘介质块进行刻蚀，以去除每个电极组中相邻电极之间的绝缘介质块，这样可降低粒子束运动到绝缘介质块上的概率，从而减轻了带电粒子运动至绝缘介质块表面并累积而对每个电极组内部的粒子束造成的干扰。
在一种可行的实现方式中，在半导体衬底中制备粒子束通道之后，还可在电极的表面上沉积导电层，以增大电极的导电性，使得击中电极的粒子可通过互连线从电极上及时导出，从而避免带电粒子在电极上累积，而导致粒子束经过每个电极组时的偏转程度无法得到控制电路的准确控制的情况发生。
附图说明
图1是本申请一实施例提供的带电粒子束系统的结构示意图；
图2是相关技术中粒子束偏转器的结构示意图；
图3是图2的纵向剖视图；
图4是本申请实施例一提供的粒子束偏转器的其中一种结构示意图；
图5是本申请实施例一提供的粒子束偏转器的其中一种结构的纵向剖视图；
图6是本申请实施例一提供的粒子束偏转器的其中一种结构的横向剖视图；
图7是本申请实施例一提供的粒子束偏转器的再一种结构的横向剖视图；
图8是本申请实施例一提供的粒子束偏转器的另一种结构的纵向剖视图；
图9是本申请实施例一提供的粒子束偏转器的又一种结构的纵向剖视图；
图10是本申请实施例一提供的粒子束偏转器的再一种结构的横向剖视图；
图11是本申请实施例一提供的粒子束偏转器的再一种结构示意图；
图12是本申请实施例一提供的粒子束偏转器的再一种结构的横向剖视图；
图13是本申请实施例一提供的粒子束偏转器的再一种结构的横向剖视图；
图14a是本申请实施例一提供的粒子束偏转器的其中一种制作方法中硅片的结构示意图；
图14b是本申请实施例一提供的粒子束偏转器的其中一种制作方法中在硅片上制备电极组后的结构示意图；
图14c是本申请实施例一提供的粒子束偏转器的其中一种制作方法中在硅片的空隙中填充绝缘介质块的结构示意图；
图14d是本申请实施例一提供的粒子束偏转器的其中一种制作方法中在硅片上制备互连线及控制电路后的结构示意图；
图14e是本申请实施例一提供的粒子束偏转器的其中一种制作方法中在硅片以及第一绝缘介质层中形成粒子束通道的第一孔段和第二孔段后的结构示意图；
图14f是本申请实施例一提供的粒子束偏转器的其中一种制作方法中形成完整的粒子束通道后的结构示意图；
图15是本申请实施例二提供的粒子束偏转器的其中一种结构的纵向剖视图；
图16a是本申请实施例二提供的粒子束偏转器的其中一种制作方法中半导体衬底的结构示意图；
图16b是本申请实施例二提供的粒子束偏转器的其中一种制作方法中在底层硅中形成电极后的结构示意图；
图16c是本申请实施例二提供的粒子束偏转器的其中一种制作方法中在底层硅的空隙中填充绝缘介质块后的结构示意图；
图16d是本申请实施例二提供的粒子束偏转器的其中一种制作方法中在底层硅中制备控制电路后的结构示意图；
图16e是本申请实施例二提供的粒子束偏转器的其中一种制作方法中在底层硅上制备互连线后的结构示意图；
图16f是本申请实施例二提供的粒子束偏转器的其中一种制作方法中在半导体衬底中形成粒子束通道后的结构示意图；
图17是本申请实施例三提供的粒子束偏转器的另一种结构的纵向剖视图；
图18a是本申请实施例三提供的粒子束偏转器的其中一种制作方法中半导体衬底的结构示意图；
图18b是本申请实施例三提供的粒子束偏转器的其中一种制作方法中在半导体衬底中形成金属过孔后的结构示意图；
图18c是本申请实施例三提供的粒子束偏转器的其中一种制作方法中在顶层硅中制备控制电路后的结构示意图；
图18d是本申请实施例三提供的粒子束偏转器的其中一种制作方法中在顶层硅上制备互连线后的结构示意图；
图18e是本申请实施例三提供的粒子束偏转器的其中一种制作方法中在底层硅上制备电极组后的结构示意图；
图18f是本申请实施例三提供的粒子束偏转器的其中一种制作方法中在半导体衬底中形成粒子束通道后的结构示意图。
附图标记说明：
10-粒子源；20-透镜；30-样品；40a、40-粒子束偏转器；
41a、41-半导体衬底；42a、42-电极组；43-互连线；44-控制电路；45-金属过孔；46-导电层；
411-衬底本体；43a、412-粒子束通道；413-底层硅；414-氧化层；415-顶层硅；416-第一表面；417-第二表面；421a、421-第一部分；422-空气间隙；422a、423-偏转孔道；451-第一绝缘介质层；452-第二绝缘介质层；453-第三绝缘介质层；454-绝缘介质块；
4111-容纳腔；411a-内腔；411b-外腔；4121-第一孔段；4122-第二孔段；4123-第 三孔段；413a-底层硅本体；4541-主体部；4542-延伸部。
具体实施方式
本申请的实施方式部分使用的术语仅用于对本申请的具体实施例进行解释，而非旨在限定本申请。
图1是本申请一实施例提供的带电粒子束系统的结构示意图。参照图1所示，本申请实施例提供一种带电粒子束系统，该带电粒子束系统可以用于显微成像，比如，该带电粒子束系统可以应用在扫描电子显微镜(scanning electron microscope，SEM)中。在SEM中，除包括带电粒子束系统的粒子源10、透镜20等器件之外，还可以包括检测元件，比如，探测器，这样的SEM可以用于检验物体，例如，可以检验半导体晶片(wafer)是否存在工艺缺陷。
SEM具体的检验过程可以为：带电粒子束系统产生的带电粒子例如电子束聚焦在wafer上，以在wafer上形成电子束斑点(spot)，探测器收集wafer表面产生的二次电子与背散射电子，可以获得wafer表面的形貌信息与原子序数表征信息等，获得wafer表面的形貌信息与原子序数表征信息是基于不同原子序数材料的二次电子产率不一样，不同表面形态的电子反射角度和数量都不一样，反应到图像上就是亮暗分明的不同区域，进而，通过电子图像信息可以判断wafer表面是否有缺陷，刻蚀图案是否完整等等。
另外，本申请实施例的带电粒子束系统也可以用于电子束直写曝光机，比如，在半导体器件与集成电路制造时，需要在wafer上形成所需的图案，这些图案就可以采用电子束直写曝光机进行曝光显影得到。
在上述的带电粒子束系统中，也可以使用其他类型的带电粒子代替电子，比如，可以是离子(比如，氦离子)或正电子等。
参照图1所示，本申请实施例的带电粒子束系统包括粒子源10、光阑(未示出)及透镜20。其中，粒子源10是一种粒子发生器，用于产生带电粒子。该带电粒子可以是电子、离子(比如，氦离子)或正电子等带电粒子。
光阑，例如小孔光阑，用于限制光束，以调节光束的强弱。实际应用中，该光阑可以设置在粒子源10与透镜20之间，且位于粒子束的传播路径上。
透镜20例如电磁透镜20，位于粒子束的传播路径上。该透镜20也称为准直器，具有扩束和准直功能，用于将粒子束汇聚在样品30的表面上。可以理解的是，样品30可以是待成像样品例如wafer。
本申请实施例的带电粒子束系统可以是单粒子束系统，即从粒子源10传播至样品30表面上的粒子束为单束粒子束。当然，在一些示例中，带电粒子束系统也可以是多粒子束系统，即从粒子源10传播至样品30表面上的粒子束可以是多束粒子束(参照图1所示)。其中，多束粒子束可以是由粒子源50产生的(参照图1所示)。在一些示例中，可以在粒子束的传播路径上设置分束器，该分束器和透镜20可以沿着粒子束的传播路径依次布置，分束器可以将通过透镜20扩束和准直后的单束粒子束分成多束粒子束，并分别汇聚在样品30表面的不同区域。
本申请实施例的带电粒子束系统中的粒子源10、光阑(未示出)及透镜20等均可直接采用现有技术中带电粒子束系统中的器件。
本申请实施例的带电粒子束系统还包括粒子束偏转器40，该粒子束偏转器40也设置在粒子束的传播路径上，用于偏转粒子束。根据功能的不同，粒子束偏转器40可以分为矫正器、开关器和扫描器三种，换句话说，粒子束偏转器40可以是矫正器、开关器及扫描器中的任意一种。
其中，矫正器用于对粒子束的方向和位置进行矫正，以克服系统设计、组件装配误差、磁场等原因造成的粒子束的角度偏转，换句话说，矫正器是为克服系统装配误差等造成的粒子束角度的偏差，而对粒子束的方向和位置进行的细微调整。实际应用中，该矫正器可以设置在粒子源10与光阑之间。
开关器用于将粒子束偏转至阻挡平面上，作为控制粒子束下行的开关。实际应用中，开关器可以设置在粒子源10与透镜20之间。
扫描器用于将粒子束偏转至样品30表面的不同位置，实现对样品30表面内一定区域的扫描覆盖，以实现下文中提到的扫描成像或曝光等功能。实际应用中，该扫描器可以设置在透镜20与样品30表面(即样品)之间。
以上三种器件虽然在带电粒子束系统中的位置不同，功能不同，但实现方式都是通过电磁场改变粒子束传播的角度。
在单粒子束系统中，粒子束偏转器40对粒子束的偏转功能常用线圈产生磁场来实现，当然，在一些示例中，粒子束偏转器40也可通过多个电极(参照图2所示)产生的电场来实现偏转功能。而在多粒子束系统中，多个粒子束平行地聚焦在样品30表面的不同位置，在样品30表面上形成束斑阵列。由于不同粒子束往往有单独的角度矫正、开关和扫描需求，因此常需要粒子束偏转器40阵列或者一个粒子束偏转器40中的多个偏转组件实现对每一束粒子的单独偏转控制，或分区域对粒子束进行偏转控制。
由于多粒子束之间的距离往往较小(如几微米到几百微米)，采用磁线圈方案的粒子束偏转器难以小型化。因此多粒子束系统中的粒子束偏转器40常用电极形成的电粒子束偏转器40来实现。
图2是相关技术中粒子束偏转器的结构示意图，图3是图2的纵向剖视图。参照图2所示，在相关技术中，粒子束偏转器40a包括半导体衬底41a、电极组42a、控制电路(未示出)及互连线(未示出)。其中，电极组42a包括呈环形间隔设置的多个电极421a，每个电极421a通过互连线与控制电路电连接。
另外，参照图3所示，半导体衬底41a中具有用于穿过粒子束的粒子束通道43a，多个电极421a设置在半导体衬底41a的一侧表面上，且多个电极421a围绕粒子束通道43a的边沿间隔设置，多个电极421a围合成用于偏转粒子束的偏转孔道422a，该偏转孔道422a的内腔为粒子束偏转器40a的电场区域。可以理解，该偏转孔道422a与半导体衬底41a中的粒子束通道43a连通。
参照图3所示，当控制电路控制每个电极421a上形成不同的电势时，多个电极421a之间形成电势差，从而在偏转孔道422a内形成偏转电场，这样，粒子束在经过该粒子束偏转器40a时，可在偏转孔道422a内受到电场的作用而发生定向偏转，继而从半导体衬底41a中的粒子束通道43a出，并最终聚焦至样品30表面的指定位置。
可以理解的是，在粒子束偏转器40a的其余参数相同的情况下，粒子束偏转器40a的偏转电场强度与多个电极421a围合成的偏转孔道422a的孔径d1(参照图3所示)成反比，也即是说，偏转孔道422a的孔径d1越小，粒子束偏转器40a的偏转电场强度越大，粒子束偏转器40a的偏转能力越强。偏转电场的作用时间，即粒子束穿过电场区域所用的时间与偏转孔道422a的深度h1成正比，也即是说，偏转孔道422a的深度h1越大，偏转电场的作用时间越长，粒子束偏转器40a的偏转能力越强。因此，粒子束偏转器40a的偏转能力与偏转孔道422a的深宽比h1/d1成正比，也即是说，偏转孔道422a的深宽比h1/d1越大，粒子束偏转器40a的偏转能力越强。其中，偏转孔道422a的深度h1也即是电极421a的厚度。
参照图2所示，相关技术中，粒子束偏转器40a是采用芯片制成的，例如，半导体衬底41a可以是形成芯片的晶圆(wafer)，即该半导体衬底41a可以是硅半导体衬底，采用半导体工艺中的后段(back end of line，BEOL)工艺在晶圆的一侧表面上制备电极421a，例如，首先在晶圆表面上制备金属层，然后将金属层加工形成呈环形间隔设置的多个电极421a，继而采用深硅刻蚀工艺沿多个电极421围合成的偏转孔道422a在晶圆中形成硅粒子束通道，该硅粒子束通道作为粒子束通道43a。
一般地，在制作芯片时无需在晶圆上生长过厚的金属层，另外，金属层越厚，越容易由于应力问题造成结构断裂。这使得半导体工艺的后段工艺对可加工的金属层的厚度具有一定的限制，一般可加工的金属层的厚度通常只有10微米左右，例如，该金属层的厚度为7微米、10微米或者13微米等。
这样，该金属层加工形成的电极421a的厚度也只有10微米左右，例如，采用半导体工艺的后段工艺加工形成的电极421a的厚度可以是10微米，这就使得在半导体衬底41a上的多个电极421a形成偏转孔道422a的深宽比h1/d1较低，造成该粒子束偏转器40a对粒子束的偏转能力偏低。
可以理解的是，偏转能力较低的粒子束偏转器40a在使用时会受到诸多的限制，例如，需要施加较高的电压方可满足偏转能力要求，例如几十伏，这样，形成粒子束偏转器40a的芯片会面临较高的击穿风险，也会有较高的功耗。再例如，当单片粒子束偏转器40a偏转能力不足时，需要多个粒子束偏转器40a沿粒子束的传播路径进行叠放，来实现高偏转能力，此时多个粒子束偏转器40a的噪声叠加会影响束斑质量。另外，若带电粒子束系统中粒子束偏转器40a作为矫正器时，且偏转能力有限，则会对系统设计、装配对准、磁场屏蔽等提出更高的要求，造成整个系统实现难度上升。
本申请实施例提供一种粒子束偏转器，通过对半导体衬底进行刻蚀，以将半导体衬底的一部分直接作为粒子束偏转器的电极，因半导体衬底厚度可高达几百微米，相比于传统的粒子束偏转器，增大了电极组中电极的设置厚度，使得该粒子束偏转器的电极厚度可达到几百微米，从而增大了多个电极围合成的偏转孔道的深宽比，即延长了粒子束经过多个电极围合成的偏转孔道的路径，从而提高了粒子束偏转器对粒子束的偏转能力。
以下通过三个实施例对本申请实施例的粒子束偏转器的具体结构进行详细说明。
实施例一
图4是本申请实施例一提供的粒子束偏转器的其中一种结构示意图，图5是本申请实施例一提供的粒子束偏转器的其中一种结构的纵向剖视图。参照图4和图5所示，本申请实施例的粒子束偏转器40用于偏转粒子束，例如，该粒子束偏转器40可以是矫正器，用于对粒子束的角度、位置、像散等参数进行矫正。
参照图4所示，该粒子束偏转器40包括半导体衬底41，半导体衬底41中形成有粒子束通道412，粒子束通道412贯穿半导体衬底41，该粒子束通道412供粒子源10产生的粒子束a穿过半导体衬底41，并最终聚焦至样品30的表面上(参照图1所示)。
参照图4所示，为了方便描述，本申请实施例将半导体衬底41的长度方向用x表示，将半导体衬底41的宽度方向用y表示，将半导体衬底41的厚度方向用z表示。
示例性地，参照图5所示，该粒子束通道412沿半导体衬底41的厚度方向(即z方向)贯穿硅片的第一表面416和第二表面417。
参照图4所示，该半导体衬底41包括围绕粒子束通道412排布成环形的多个第一部分421，多个第一部分421之间彼此绝缘。
可以理解，第一部分421是半导体衬底41的一部分。例如，呈环形的多个第一部分421可以是对半导体衬底41进行刻蚀所形成的，例如，可先对半导体衬底41沿厚度方向进行刻蚀，形成内腔411a(下文的粒子束偏转器的制作方法中有提到，具体参照图14b所示)，再对半导体衬底41沿厚度方向进行刻蚀，形成外腔411b，该外腔411b围绕在内腔411a的外周，且外腔411b与内腔411a间隔设置，再在外腔411b与内腔411a之间的环形部分上沿圆周方向间隔刻蚀多个缝隙，以使该环形部分形成多个间隔设置的多个部分，该多个部分便作为半导体衬底41的多个第一部分，且多个第一部分之间间隔设置，以确保彼此之间绝缘。
其中，内腔411a可作为粒子束通道412的至少部分孔段。例如，当每个第一部分321的厚度小于半导体衬底41的厚度时，内腔411a作为粒子束通道412的部分孔段。当每个第一部分321的厚度等于半导体衬底41的厚度时，内腔411a贯穿半导体衬底41，则该内腔411a可直接作为粒子束通道412，以供粒子束穿过半导体衬底41。
本申请实施例将每个第一部分421被配置为粒子束偏转器40的电极，换句话说，每个第一部分421可作为粒子束偏转器40的电极，呈环形排布的多个第一部分421形成粒子束偏转器40的一个电极组42。其中，内腔411a可为电极组42的偏转孔道423(如图5所示)。
可以理解，偏转孔道423可作为粒子束通道412的至少部分孔段。例如，当每个第一部分321的厚度小于半导体衬底41的厚度时，偏转孔道423作为粒子束通道412的部分孔段(可参照图15所示)。当每个第一部分321的厚度等于半导体衬底41的厚度时，偏转孔道423贯穿半导体衬底41，则该偏转孔道423可直接作为粒子束通道412(参照图5所示)，以供粒子束穿过半导体衬底41。
参照图5所示，当粒子束a穿过半导体衬底41的粒子束通道412时，可以受到至少部分孔段例如偏转孔道423内的电场的作用，从而可对粒子束的传播角度进行偏转调整。
为了方便描述，本申请实施例将半导体衬底41除第一部分421以外的其他部分作为衬底本体411，则半导体衬底41可包括衬底本体411和位于衬底本体411内的电极 组42，该电极组42由呈环形排布的多个第一部分421形成。
参照图4所示，例如，半导体衬底41内形成有容纳腔4111，容纳腔4111位于衬底本体411内，电极组42形成在容纳腔4111内，每个电极组42包括呈环形间隔设置的多个电极421，例如，每个电极组42中的多个电极421可绕容纳腔4111的轴线间隔设置，使得每个电极组42形成圆环形结构。
示例性地，半导体衬底41包括绕粒子束通道412排布有四个第一部分421，四个第一部分421共同形成粒子束偏转器40的电极组42，也即是说，电极组42包括四个间隔设置的电极。
其中，四个第一部分421与衬底本体411绝缘设置，例如，每个第一部分421通过外腔411b与容纳腔4111的内壁绝缘设置，且四个第一部分421中相邻两个第一部分421之间绝缘设置，也即是说，电极组42中相邻两个电极之间绝缘设置。
需要说明的是，衬底本体411的内壁是指衬底本体411朝向电极组42的表面，即外腔411b远离第一部分421的腔壁。
本申请实施例中，半导体衬底41可以是硅衬底，例如，半导体衬底41的半导体层为硅层。
实际应用中，半导体衬底41在整个厚度方向上均为半导体层，例如，该半导体衬底41为硅片(下文即将提到，参照图5所示)。在一些示例中，半导体衬底41可包括沿厚度方向叠层设置的半导体层和氧化层，该氧化层用于减小半导体衬底41的寄生电容，提高半导体衬底41上形成的元器件的运行速度。例如，半导体衬底41为绝缘衬底上硅(Silicon-On-Insulator，简称SOI)(实施例二即将提到，具体参照图15所示)，SOI具体包括依次叠设在底层硅413上的氧化层414和顶层硅415，氧化层414位于底层硅413与顶层硅415之间。可以理解，底层硅413和顶层硅415为半导体衬底41中的半导体层。
半导体衬底41中的硅层的组成材料可以包括但不限于p型重掺杂硅和n型重掺杂硅。其中，p型重掺杂硅可为硼、铝、镓、铟等，n型重掺杂硅的掺杂元素可为氮、磷、砷、锑等。
其中，粒子束偏转器40的半导体衬底41中可以形成一个粒子束通道412，相应地，该半导体衬底41中形成有一个电极组42，该电极组42的多个电极(第一部分421)围绕粒子束通道412设置。通过一个电极组42实现单束粒子束或者多束粒子束的同时偏转。
当然，在一些示例中，粒子束偏转器40的半导体衬底41中也可以形成多个粒子束通道412，多个粒子束通道412间隔形成在半导体衬底41中，且每个粒子束通道412外周均围绕有环形排布的多个第一部分421，也即是说，每个粒子束通道412对应有一个电极组42。多个粒子束通道412对应的多个电极组42分别对多束粒子束进行同时偏转(具体可参照图11所示)。
以下先就粒子束偏转器40具有一个电极组42的结构进行说明。
参照图4所示，半导体衬底41可以包括沿第一方向(参照图4中z所示的方向)相对设置的第一表面416和第二表面417。示例性地，半导体衬底41的第一表面416以及沿第一方向向内的至少部分可以是半导体层，例如，半导体衬底41从第一表面 416至半导体衬底41的厚度方向的1/2处均为半导体层，电极组42形成在该半导体层的容纳腔4111内。
本申请实施例的电极组42是对半导体衬底41的半导体层刻蚀形成的，例如，通过在半导体衬底41的半导体层上刻蚀形成内腔411a和外腔411b(参照图14b所示)，将内腔411a和外腔411b之间的环形部分通过刻蚀多个缝隙，以分隔成多个部分，该多个部分为多个第一部分421，将该多个第一部分421作为电极组42的多个电极。
其中，电极组42可以采用深硅刻蚀工艺从半导体衬底41的第一表面416对半导体层进行刻蚀形成的。
参照图4和图5所示，本申请实施例的半导体衬底41可以是硅片，硅片可以是制作芯片的晶圆，例如，该硅片可以是重掺杂的低电阻率硅。
第一部分421是在晶圆上通过深硅刻蚀工艺刻蚀形成的。该硅片包括沿第一方向(参照图4中z所示的方向)相对设置的第一表面416和第二表面417，可以理解，该硅片的第一表面416和第二表面417之间的所有部分均为半导体层，电极组42中的多个电极(即第一部分421)是硅片的一部分，例如，电极组42可以是采用深硅刻蚀工艺从硅片的第一表面416向内刻蚀形成的。
参照图4所示，半导体层中的容纳腔4111可以看做是对半导体衬底41的半导体层刻蚀后形成的腔体，例如该容纳腔4111是对硅片的第一表面416向内刻蚀后形成的腔体。该容纳腔4111内除电极组42外，还具有电极组42中多个电极421围合成的偏转孔道423(即下文提到的内腔411a，参照图10b所示)和多个电极421与容纳腔4111的内壁围合成的外腔411b。
参照图4和5所示，半导体衬底41中还具有粒子束通道412，粒子束通道412贯穿半导体衬底41，该粒子束通道412供粒子源10产生的粒子束穿过半导体衬底41，并最终聚焦至样品30的表面上(参照图1所示)。例如，参照图5所示，该粒子束通道412沿第一方向(参照图5中z所示的方向)贯穿硅片的第一表面416和第二表面417，每个电极组42中的多个电极421围合成粒子束通道412的至少部分孔段，换句话说，每个电极组42的偏转孔道423可以作为粒子束通道412的至少部分孔段，这样，当粒子束穿过半导体衬底41的粒子束通道412时，可以受到至少部分孔段例如偏转孔道423内的电场的作用，从而可对粒子束的传播角度进行偏转调整。
可以理解，该粒子束通道412位于容纳腔4111内。
示例性地，电极组42的高度厚度可以小于半导体衬底41的高度厚度(例如实施例二中在SOI的底层硅内形成电极组42，参照图17所示)。再例如，电极组42是由硅片从第一表面416沿z的反方向向内的部分硅层刻蚀形成的(未示出)，即电极组42背离第一表面416的一端与硅片的第二表面417之间具有一定间距，这样，每个电极组42的偏转孔道423可以作为粒子束通道粒子束通道412的部分孔段，电极组42背离第一表面416的一端与硅片的第二表面417之间的半导体层刻蚀形成粒子束通道粒子束通道412的另一部分孔段。可以理解，在该示例中，容纳腔4111中的外腔411b为环形槽。
图6是本申请实施例一提供的粒子束偏转器的其中一种结构的横向剖视图。参照图5和图6所示，本申请实施例的粒子束偏转器40还包括绝缘介质块454。
其中，至少部分绝缘介质块454填充在电极组42与容纳腔4111的内壁之间，也即是说，至少部分绝缘介质块454填充在多个第一部分421与衬底本体411的内壁之间的外腔411b内(参照图5和图6所示)，多个第一部分421与半导体衬底41的其他部分(即衬底本体411)被绝缘介质块454隔离，一方面，实现第一部分421与衬底本体411之间的绝缘作用，确保第一部分421上的电流不会泄露至衬底本体411上，从而保证该衬底本体411不会对电极组42围合成的偏转孔道423内的电场强度造成影响，另一方面，该绝缘介质块454对容纳腔4111内的电极组42起到支撑的作用，从而提高了电极组42在半导体衬底41内的结构稳定性。
参照图6所示，在一些示例中，绝缘介质块454均填充在外腔411b内，电极组42中相邻两个第一部分421之间为空气间隙422，也即是说，在电极组42中相邻两个第一部分421之间未填充绝缘介质块454，电极组42中相邻两个第一部分421之间采用空气介质作为绝缘介质，来电隔离相邻两个第一部分421。
上述示例中，将绝缘介质块454填充在电极组42外周的外腔411b内，而在相邻两个第一部分421之间未填充绝缘介质块454，这样可降低粒子束运动到绝缘介质块454上的概率，从而减轻了带电粒子运动至绝缘介质块454表面并累积，而对电极组42内部的粒子束a造成的干扰。
另外，当少量粒子束在外腔411b内的绝缘介质块454上累积后，累积电荷产生的电场线也会指向两侧的导体(第一部分421和衬底本体411)，对粒子束通道412中央穿过的粒子束影响较小。
本申请实施例的绝缘介质块454的组成材料可以包括但不限于氧化硅。
图7是本申请实施例一提供的粒子束偏转器的又一种结构的纵向剖视图。参照图7所示，还可以在呈环形排布的多个第一部分421中相邻两个第一部分421之间的空气间隙422中填充绝缘介质块454，也即是说，在电极组42中相邻两个电极之间填充绝缘介质块454,。例如，绝缘介质块454包括主体部4541和延伸部4542，其中，主体部4541填充于电极组42外周的外腔411b内，延伸部4542延伸至电极组42中相邻两个电极(即第一部分421)之间，这样进一步提高了每个第一部分421在衬底本体411内的稳固性，另外，使得相邻两个第一部分421之间的绝缘性能更加可靠。
实际应用中，粒子束偏转器40还包括控制电路44(又称有源控制电路)和多个互连线43(图5中未示出，可参照图9所示)，半导体衬底41中的每个第一部分421分别通过对应的互连线43与控制电路44电连接。控制电路44通过对应的互连线43在每个第一部分421上施加不同值的电势，使得不同的第一部分421之间形成电势差，从而在电极组42的偏转孔道423内形成电场。
参照图5所示，当粒子源10产生的单束或者多束粒子束穿过半导体衬底41的粒子束通道412时，会在电极组42内的偏转孔道423内受到电场的作用而发生偏转，从而改变粒子束的传播路径。
例如，当该粒子束偏转器40作为扫描器时，上述粒子束偏转器40的结构可确保粒子束最终能够准确的聚焦至样品30表面的指定位置。再例如，当粒子束偏转器40作为矫正器时，可有效克服带电粒子束系统设计、组件装配误差、磁场等原因造成的粒子束角度偏转的情况发生。
因电极组42是在半导体衬底41的半导体层中刻蚀形成的，例如，在硅片中采用深硅刻蚀工艺刻蚀形成电极组42，该电极组42中电极(即第一部分421)的厚度可以在硅片的厚度范围内任意调整。实际应用中，半导体衬底41的半导体层例如硅片的厚度可高达几百微米例如700微米，也即是说，相比于传统的粒子束偏转器40a，本申请实施例的粒子束偏转器40在制作时，可增大电极组42中电极的设置厚度，使得电极组42中电极的厚度可达到高于传统的粒子束偏转器40a中电极421a的厚度，这样，粒子束a进入电极组42围合成的偏转孔道423后，该粒子束a在偏转孔道423的厚度方向上一直受到电场作用而发生偏转，使得粒子束a在偏转孔道423内部的传播路径近似曲线(参照图5所示)，相比于传统的粒子束偏转器40a，增大了粒子束a的偏转角度。
例如，当硅片的厚度为700微米时，电极组42中电极(即第一部分421)的厚度可以为硅片的厚度的1/2，即从硅片的第一表面416向内刻蚀至硅片沿第一方向(参照图5中z方向所示)的1/2处而形成的电极组42，其厚度为350微米，高于传统的粒子束偏转器40a中几十微米的电极421a，使得电极组42围合成的偏转孔道423的深宽比得以增大。
再例如，当硅片的厚度为700微米时，电极组42中电极(即第一部分421)的厚度可以为硅片的厚度的1/3，即从硅片的第一表面416向内刻蚀至硅片的2/3处形成的电极组42，即该电极组42朝向硅片第二表面417的一端与硅片的第二表面417之间的距离是硅片厚度的1/3，该电极组42的厚度约为230微米，高于传统的粒子束偏转器40中几十微米的电极，使得电极组42围合成的偏转孔道423的深宽比得以增大。
其中，偏转孔道423的深度参照图5中h2所示，偏转孔道423的孔径可参照图5中h2所示，偏转孔道423的深宽比为h2/d2。
通过在半导体衬底41的半导体层中刻蚀形成呈环形排布的多个第一部分421，使得该第一部分421作为粒子束偏转器40的电极，多个第一部分421共同形成粒子束偏转器40的电极组42，使得该粒子束偏转器40的电极的厚度可达到几百微米，从而增大了电极组42围合成的偏转孔道423的深宽比，基于上述分析可知，本申请实施例的粒子束偏转器40中偏转孔道423深宽比相比于传统的粒子束偏转器40a，提升了几倍甚至几十倍，延长了粒子束经过电极组42围合成的偏转孔道423的路径，从而提高了粒子束偏转器40对粒子束的偏转能力。
这样，相比于传统的粒子束偏转器40a，一方面，本申请实施例降低了粒子束偏转器40的工作电压，避免出现工作电压将形成粒子束偏转器40的半导体衬底41击穿的风险，降低了粒子束偏转器40的功耗，粒子束偏转器40的控制算法的复杂度也得以降低，也使得粒子束偏转器40引入的高阶像差得以降低，另一方面，因电极组42形成在半导体衬底41的容纳腔4111内，节约了电极组42在半导体衬底41外部的占用空间，缩小了粒子束偏转器40的整体尺寸，实现高偏转能力的粒子束偏转器40的微型化，从而在多粒子束系统中可形成微型粒子束偏转器阵列，解决了现有技术中磁粒子束偏转器难以形成微型化阵列的问题。
相比于传统的粒子束偏转器40a，本申请实施例的高深宽比的粒子束偏转器40也提升了带电粒子束系统对组件装配误差和磁场的抵抗能力，也提升了整个带电粒子系 统设计的自由度。
另外，因电极组42位于半导体衬底41的容纳腔4111中，使得容纳腔4111的内壁对电极组42内部的电场起到阻挡作用，例如，当半导体衬底41接地使用时，该半导体衬底41会天然地形成电场屏障结构，防止了衬底本体411内电极组42产生的电场蔓延至带电粒子束系统中附近的元器件或者其他电极组42(下文有提到)中，而对附近的电极组42内的粒子束造成串扰。
以下具体以半导体衬底41为硅片的示例进行说明。
参照图4和图5所示，在一些示例中，容纳腔4111的两端分别贯穿至硅片的第一表面416和第二表面417上，电极组42的两端分别延伸至容纳腔4111的两端，也即是说，电极组42的两端每个第一部分421分别延伸至硅片的第一表面416和第二表面417，这样，电极组42中的偏转孔道423可作为硅片的粒子束通道412的整个孔段，换句话说，电极组42的偏转孔道423直接作为粒子束通道412，一方面无需再在硅片的其他半导体层继续加工粒子束通道412，另一方面，电极组42利用了硅片的整个厚度方向上的材料，增大了电极组42的设置厚度，从而增大了电极组42围合成的偏转孔道423的深宽比，延长了粒子束经过该偏转孔道423的路径，提高了粒子束偏转器40对粒子束的偏转能力。
参照图5所示，当每个第一部分421的两端延伸至硅片的第一表面416和第二表面417时，该电极组42围合成的偏转孔道523直接作为用于穿过粒子束的粒子束通道412，使得该硅片的粒子束通道412在第一方向(参照图5中z方向所示)上的任意位置均具有电场，这样，当粒子束穿过该硅片时，可在硅片的整个第一方向上均能够受到电场的作用，换句话说，该粒子束从粒子束通道412的第一端进入至该粒子束通道412内时，该粒子束就开始受到电场的作用而发生偏转，直至粒子束从粒子束通道412的第二端穿出，延长了粒子束受到电场作用的时间，从而提高了粒子束偏转器40对粒子束的偏转能力。
可以理解，粒子束a穿过电极组42围合成的粒子束通道412时，该粒子束a在粒子束通道412内部的传播路径近似曲线(参照图5所示)，相比于传统的粒子束偏转器40a，增大了粒子束a的偏转角度。
需要说明的是，粒子束通道412的第一端是指粒子束通道412位于硅片第一表面416的一端，粒子束通道412的第二端是指粒子束通道412位于硅片第二表面417的一端。
本申请实施例的粒子束偏转器40因是在制作芯片的半导体衬底41例如硅片加工的，因此，该粒子束偏转器40可称为粒子束偏转器芯片。
图8是本申请实施例一提供的粒子束偏转器的另一种结构的纵向剖视图。参照图8所示，在一些示例中，该粒子束偏转器芯片可以是无源芯片，即控制电路44与第一部分421位于不同的粒子束偏转器芯片上，换句话说，控制电路44与第一部分421是在不同的半导体衬底41例如硅片上加工而成的，例如，参照图8所示，本申请实施例的第一部分421是该硅片(可以称为第一硅片)的一部分，控制电路44设置另一个硅片(可称为第二硅片)上。
参照图8所示，当粒子束偏转器芯片为无源芯片时，在具有第一部分421的硅片 (即第一硅片)上还设置有部分互连线43，该互连线43的一端与对应的第一部分421连接，另一端与第二硅片上的控制电路44连接，以实现控制电路44与第一部分421的电导通。
其中，设有控制电路44的第二硅片可以放置在粒子束的传播路径上，并在第二硅片上可开设粒子束通道412，以供粒子束穿过。当然，在一些示例中，该第二硅片也可以放置在粒子束的传播路径以外的任意位置，甚至该第二硅片可以放置在带电粒子束系统以外的位置。
图9是本申请实施例一提供的粒子束偏转器的又一种结构的纵向剖视图。参照图9所示，
本申请实施例的粒子束偏转器芯片也可以是有源芯片，即控制电路44与第一部分421设置在同一个硅片上，例如，控制电路44和第一部分421均设置在硅片例如第一硅片上，且该第一硅片位于粒子束的传播路径上。
参照图9所示，当粒子束偏转器芯片为有源芯片时，在该粒子束偏转器芯片的硅片上设置有互连线43，该互连线43的第一端与第一部分421电连接，该互连线43的另一端与控制电路44连接。
示例性地，控制电路44和互连线43可以均设置在硅片的第二表面417(参照图9所示)，每个第一部分421通过互连线43与控制电路44电连接。
本申请实施例通过在硅片的第二表面417设置控制电路44和互连线43，相比于将控制电路44设置在半导体衬底41之外的其他位置，一方面缩短了互连线43的设置长度，减小了第一部分421与控制电路44之间的阻抗，也使得各个第一部分421与控制电路44之间的互连线43更加规整，提高了控制电路44与第一部分421的电连接稳定性，另一方面使得粒子束偏转器40的结构更加紧凑，缩小了粒子束偏转器40在带电粒子束系统内的占用尺寸，为其他部件的设置提供了空间。
具体设置时，控制电路44可位于硅片的内部，例如，可采用半导体工艺的前段(front end of line，FEOL)工艺在硅片上加工形成控制电路44，使得控制电路44形成在硅片的内部，节约了控制电路44在硅片外部的占用空间，从而为互连线43以及其他部件的设置提供了合适的空间。
示例性地，采用半导体工艺的前段(front end of line，FEOL)工艺形成控制电路44的过程具体可包括：首先，对硅片(例如晶圆)的第二表面417进行清洗，再在第二表面417进行氧化及化学气相沉积，然后在第二表面417上进行涂膜、曝光、显影、刻蚀、金属溅镀等步骤，最终在硅片内加工形成控制电路44。
半导体技术中的前段(front end of line，FEOL)工艺的具体步骤及工艺参数可直接参照传统技术，此处不再赘述。
另外，在第二表面417上设置有第一绝缘介质层451，第一绝缘介质层451围设在粒子束通道412的外周，互连线43位于第一绝缘介质层451内。其中，第一绝缘介质层451的组成材料可以包括但不限于氧化硅。
例如，可预先在容纳腔4111内的间隙中填充绝缘介质块454，继而可采用半导体工艺的后段(back end of line，BEOL)工艺在硅片的第二表面417加工互连线43。例如，可在硅片的第二表面417上沉积金属层，并通过刻蚀形成互连线43，且该互连线 43的一端与第一部分421电连接，另一端与控制电路44电连接。
互连线43加工完成后，可在硅片的第二表面417上沉积绝缘介质层45例如第一绝缘介质层451，直至整个互连线43包裹在第一绝缘介质层451内为止，这样，可通过第一绝缘介质层451将互连线43和控制电路44与外部环境进行隔离，从而避免控制电路44与互连线43发生漏电而影响其他元器件甚至出现安全隐患，也避免了外部环境中的灰尘或者水分等控制电路44以及互连线43造成污染，从而延长了互连线43和控制电路44的使用寿命。
可以理解的是，互连线43加工完成后，可采用机械加工工艺或者半导体工艺例如微机电系统(micro electro mechanical system，MEMS)工艺刻蚀掉偏转孔道423内的绝缘介质块454以及偏转孔道423延伸方向上的第一绝缘介质层451从而形成供粒子束穿过的粒子束通道412(下文中粒子束偏转器40的制备方法中有详细提到，参照图14d和图14e所示)。
基于上述可知，粒子束偏转器40的电极是硅片的第一部分421，即电极是硅片的一部分，而硅片的组成材料在实际应用中是p型重掺杂硅和n型重掺杂硅，因此，第一部分421的组成材料也是p型重掺杂硅和n型重掺杂硅，即该第一部分421为重掺杂的半导体材料。
参照图9所示，为了提高第一部分421即电极的导电性，本申请实施例的粒子束偏转器40还可以包括导电层46，至少部分导电层46设置在每个第一部分421朝向粒子束通道412的表面，这样可增大第一部分421的导电性。实际应用中，互连线43通过控制电路44实现接地，使得击中第一部分421的粒子可通过互连线43及时导出，从而避免带电粒子在第一部分421上累积，而对第一部分421上的电势造成影响，从而改变电极组42内的电场强度，使得该电场强度无法受到控制电路44的准确控制，进而使得粒子束经过电极组42时的偏转程度无法得到控制电路44的准确控制。
例如，可以在每个第一部分421朝向粒子束通道412的表面上设置导电层46。在一些示例中，该导电层46还可以延伸至第一部分421朝向硅片第一表面416的表面上，换句话说，在第一部分421的所有表面均设置有导电层46，以进一步提高第一部分421的导电性，保证击中第一部分421的任意表面上的粒子均能够被及时导出。
其中，导电层46的材料可以包括但不限于金、钼等导电性较好的金属，具体可根据实际需要进行选择。
可以理解的是，第一部分421的表面是指第一部分421所暴露在外部的表面。例如，当在第一部分421与容纳腔4111的内壁之间以及相邻两个第一部分421之间均填充有绝缘介质块454时，第一部分421的表面包括第一部分421朝向粒子束通道412的表面以及第一部分421朝向硅片第一表面416的表面。
再例如，当在第一部分421与容纳腔4111的内壁之间填充有绝缘介质块454，在相邻两个第一部分421之间的空气间隙422未填充绝缘介质块454时，第一部分421的表面包括第一部分421朝向粒子束通道412的表面、第一部分421朝向相邻第一部分421的表面以及第一部分421朝向硅片第一表面416的表面。
图10是本申请实施例一提供的偏转器粒子束偏转器的再一种结构的横向剖视图。参照图6和图10所示，本申请实施例的容纳腔4111的内壁的横截面形状可以包括但 不限于圆形(参照图6所示)、方形例如正方形或者长方形(参照图10所示)。例如，容纳腔4111的横截面形状还可以是其他正多边形，示例性地，容纳腔4111的横截面形状可以包括但不限于正五边形、正六边形及正八边形。
在上述示例中，粒子束偏转器40中的电极组42为一个，即半导体衬底41中形成有一个粒子束通道412，粒子束通道421的外周围绕有多个第一部分421，多个第一部分421形成一个电极组42，电极组42围合成的偏转孔道423可以是粒子束通道412的部分孔段或者全部孔段。
其中，半导体衬底41的半导体层中具有一个容纳腔4111，电极组42位于该容纳腔4111内。
本申请实施例通过在粒子束偏转器40中设置一个电极组42，可实现单束粒子束的偏转，也可实现多束粒子束的偏转。例如，一束或者多束粒子束穿过该粒子束偏转器40的粒子束通道412时，能够在电极组42内的电场的作用下实现传播路径的偏转。
图11是本申请实施例一提供的粒子束偏转器的再一种结构示意图。参照图11所示，半导体衬底41中可形成多个粒子束通道412，多个粒子束通道412间隔形成在半导体衬底41中，并且，每个粒子束通道412的外周均围绕有环形的多个第一部分421，也即是说，在半导体衬底41中形成多个电极组42，多个电极组42间隔设置在衬底本体411内，每个电极组42中的各个第一部分421均通过互连线43与控制电路44电连接。
可以理解，多个粒子束通道412与多个电极组42一一对应设置，换句话说，每个粒子束通道412的至少部分孔段由对应的电极组42围合而成。
例如，参照图11所示，在硅片的第一表面416采用深硅刻蚀工艺向内刻蚀形成多个电极组42，该电极组42的厚度与硅片的厚度一致，且多个电极组42间隔设置在硅片内，电极组42围合成的偏转孔道423作为供粒子束穿过的粒子束通道412。
参照图11所示，例如，半导体衬底41中形成有九个电极组42和对应的九个粒子束通道412，九个粒子束通道412呈3*3矩阵排列设置在半导体衬底41内，每个粒子束通道412的至少部分孔段为对应的电极组42的偏转孔道423，例如，每个粒子束通道412的整个孔段为对应的电极组42的偏转孔道423。
带电粒子束系统的粒子源10可以产生九束粒子束，九束粒子束分别穿过粒子束偏转器40的九个粒子束通道412，每束粒子束在每个粒子束通道412内受到电场的作用而发生相应的偏转。
可以理解的是，控制电路44可将每个粒子束通道412内的电场强度调整为不同，使得经过每个粒子束通道412内的粒子束的偏转角度均不同。
图12是本申请实施例一提供的粒子束偏转器的再一种结构的横向剖视图。参照图12所示，示例性地，半导体衬底41中形成有四个电极组42和对应的四个粒子束通道412，四个粒子束通道412分别呈2*2矩阵排列设置在半导体衬底41，每个粒子束通道412的至少部分孔段为对应的电极组42的偏转孔道423，例如，每个粒子束通道412的整个孔段为对应的电极组42的偏转孔道423，这样，可通过四个粒子束通道412内的电场作用实现对至少四束粒子束的偏转。
本申请实施例通过在半导体衬底41中刻蚀形成多个电极组42，即在半导体衬底 41中刻蚀形成电极组阵列，一方面实现了对多束粒子束的偏转，另一方面减少了带电粒子束系统中粒子束偏转器40的数量，从而提高了带电粒子束系统的装配效率，也节约了带电粒子束系统的制作成本，另外也在粒子束偏转器40中实现了微型化电极组陈列。
参照图12所示，当粒子束偏转器40具有多个电极组42时，多个电极组42间隔形成在半导体衬底41内，相邻两个电极组42之间通过绝缘介质块454和半导体衬底41的其他部分(即衬底本体411)进行隔离。
参照图12所示，当偏转器40具有多个电极组42时，半导体衬底41内可以具有多个间隔设置的容纳腔4111，每个容纳腔4111内具有一个电极组42，也即是说，相邻两个电极组42之间通过绝缘介质块454和部分衬底本体411进行隔离。
每个电极组42包裹在每个衬底本体411的容纳腔4111内，当整个半导体衬底41接地时，该半导体衬底41会天然地形成电场屏障结构，使得容纳腔4111内壁形成的“围墙”对该容纳腔4111内的电场进行阻挡，防止了该容纳腔4111内电极组42产生的电场蔓延至附近的电极组42中，而对附近的电极组42内的粒子束造成串扰。
图13是本申请实施例一提供的粒子束偏转器的再一种结构的横向剖视图。参照图13所示，在一些示例中，当偏转器40具有多个电极组42时，半导体衬底41内还可以具有一个容纳腔4111，多个电极组42均间隔设置在该容纳腔4111内。例如，偏转器40具有四个电极组42，四个电极组42分别间隔设置在该容纳腔4111内。
为了确保四个电极组42稳定地固定在半导体衬底41的容纳腔4111内，可以在容纳腔4111内填充绝缘介质块454。其中，该绝缘介质块454具体可以填充在容纳腔4111的内壁与每个电极组42之间，也即是说，相邻两个电极组42之间通过绝缘介质块454隔离，这样，绝缘介质块454可包裹和支撑每个电极组42，避免电极组42发生坍塌。
本申请实施例的带电粒子束系统可以包括至少一个上述任意示例中的粒子束偏转器40。以下具体以多粒子束系统为例对带电粒子束系统进行说明。
在一些示例中，带电粒子束系统可以包括一个粒子束偏转器40。当该粒子束偏转器40具有一个电极组42和粒子束通道412时，多束粒子束可同时穿过粒子束偏转器40的粒子束通道412，从而在电极组42围合成的偏转孔道423内受到电场的作用而发生偏转。
参照图13所示，当该粒子束偏转器40具有多个电极组42和多个粒子束通道412时，多束粒子束分别同时穿过该粒子束偏转器40的多个粒子束通道412内，并在每个粒子束通道412中受到电场的作用而发生偏转。当该粒子束偏转器40为矫正器时，使得多束粒子束的角度、位置、像散等参数进行矫正。可以理解的是，控制电路44可以通过控制每个电极组42中的电场强度，来控制穿过每个粒子束通道412的粒子束的偏转角度，使得每束粒子束传播路径得以调整。
在另外一些示例中，带电粒子束系统还可以包括多个粒子束偏转器40，多个粒子束偏转器40可沿垂直于粒子束的传播路径间隔设置。当每个粒子束偏转器40具有一个电极组42时，每个粒子束偏转器40的半导体衬底41分别对应设置在相应的粒子束的传播路径上，使得各个粒子束分别穿过对应的半导体衬底41中的粒子束通道412 时，能够受到粒子束通道412内的电场作用而发生相应的偏转。
当每个粒子束偏转器40具有多个电极组42时，每个粒子束偏转器40的多个电极组42分别对应设置在多个粒子束的传播路径上，例如，带电粒子束系统具有6束粒子束，且每个粒子束偏转器40具有三个电极组42时，该带电粒子束系统中可以设置两个粒子束偏转器40，其中一个粒子束偏转器40的三个电极组42分别对应设置在相邻三束粒子束的传播路径上，另外一个粒子束偏转器40的三个电极组42分别对应设置在另外三个粒子束的传播路径上，从而使得两个粒子束偏转器40上的六个电极组42分别实现对六束粒子束的分别偏转。
基于上述可知，通过在粒子束偏转器40中设置多个电极组42，能够有效的减小多粒子束系统中的粒子束偏转器40的数量，从而降低了带电粒子束系统的总功耗，也降低了带电粒子束系统的制作成本。
本申请实施例通过在带电粒子束系统中设置上述粒子束偏转器40，相比于传统的粒子束偏转器40，增大了粒子束偏转器40的深宽比，提高了粒子束偏转器40对粒子束的偏转能力。
如此，当该粒子束偏转器40为扫描器时，可提高带电粒子束系统的扫描精度，使得带电粒子束系统能够对任意指定区域进行扫描，减小了带电粒子束系统中在粒子束的传播方向的粒子束偏转器40的片数需求，从而避免了多粒子束偏转器40叠加对束斑质量造成影响。
另外，通过在带电粒子束系统中设置上述粒子束偏转器40，降低了带电粒子束系统的总功耗。当该粒子束偏转器40为矫正器时，提升整个系统对组件装配误差和磁场的抵抗能力，也降低了对系统设计、装配对准、磁场屏蔽等的要求，更便于整个系统的功能实现。
当带电粒子束系统为多粒子束系统时，该带电粒子束系统中可形成高偏转能力的微型偏振器阵列或者微型电极组阵列，实现对多束粒子束的同时偏转，解决了相关技术中磁粒子束偏转器40难以形成微型化阵列的问题。
参照图1所示，实际应用中，该带电粒子束系统可以用于显微成像，换句话说，该带电粒子束系统可以是带电粒子束成像系统。例如，该带电粒子束系统可以应用在扫描电子显微镜(scanning electron microscope，SEM)中。在带电粒子束成像系统例如SEM中，除包括粒子源10、光阑、透镜20及粒子束偏转器40之外，还可以包括工作台和检测元件(图1中未示出)。
其中，工作台用于放置样品30例如待成像样品，粒子束偏转器40和透镜20用于将粒子源10产生的带电粒子束焦聚待成像样品上，并产生二次电子和背散射电子。
检测元件，例如检测器，用于采集二次电子和背散射电子并成像。其中，检测器的具体工作原理可以参照传统技术的相关内容，此处不再赘述。
本申请实施例还提供一种用于对待成像样品进行成像的方法，该方法包括：
S101、利用粒子源10生成带电粒子束。
S102、利用布设在带电粒子束的传播路径上的光阑、透镜20及粒子束偏转器40将带电粒子束焦聚在样品30例如待成像样品上，并产生二次电子和背散射电子。
S103、利用检测元件采集二次电子和背散射电子并成像。
可以理解，本申请实施例的用于对待成像样品进行成像的方法可以用于检验物体，例如，可以检验半导体晶片(wafer)是否存在工艺缺陷，具体的检验过程可以为：粒子源10产生的粒子束通过光阑、透镜20及粒子束偏转器40等器件聚焦在待成像样品例如wafer上，以在wafer上形成电子束斑点(spot)，二次电子和背散射电子检测器采集wafer表面产生的二次电子和背散射电子与背散射电子，可以获得wafer表面的形貌信息与原子序数表征信息等，获得wafer表面的形貌信息与原子序数表征信息是基于不同原子序数材料的二次电子和背散射电子产率不一样，不同表面形态的粒子反射角度和数量都不一样，反应到图像上就是亮暗分明的不同区域，进而，通过电子图像信息可以判断wafer表面是否有缺陷，刻蚀图案是否完整等等。
本申请实施例通过将带电粒子束系统作为带电粒子束成像系统，这样，通过在带电粒子束成像系统中设置上述粒子束偏转器40，使得带电粒子束能够进行有效偏转，这样，当该粒子束偏转器40作为扫描器时，可确保带电粒子束焦聚在待成像样品的指定位置，提高了带电粒子束焦聚至待成像样品上的位置精度，也增大了带电粒子束的扫描范围，从而提高了带电粒子束成像系统对待成像样品的扫描精度和扫描范围。
再例如，当粒子束偏转器40作为矫正器时，可有效克服带电粒子束系统设计、组件装配误差、磁场等原因造成的粒子束角度偏转的情况发生。可以理解的是，带电粒子束成像系统与上述粒子束偏转器40能够解决相同的技术问题，并达到相同的技术效果，此处不再赘述。
另外，本申请实施例的带电粒子束系统也可以用于电子束曝光机，比如在半导体器件与集成电路制造时，需要在wafer上形成所需的图案，这些图案就可以采用电子束曝光机进行曝光显影得到。
具体地，带电粒子束系统可以是带电粒子束直写曝光系统，带电粒子束直写曝光系统还包括工作台(未示出)。其中，该工作台用于放置样品30例如待直写样品，粒子束偏转器40和透镜20用于将粒子源10产生的带电粒子束焦聚待直写样品上，以在待直写样品上形成粒子束斑。
本申请实施例还提供一种用于在待直写样品上进行直写曝光的方法，该方法包括：
S201、利用粒子源10生成带电粒子束；
S202、利用布设在带电粒子束的传播路径上的光阑、透镜20及粒子束偏转器40将带电粒子束焦聚在待直写样品，以在待直写样品上形成粒子束斑。
例如，采用本申请实施例的用于在待直写样品上进行直写曝光的方法可以在wafer上形成所需的图案。具体的图案形成过程为：粒子源10产生的粒子束通过光阑、透镜20及粒子束偏转器40等器件聚焦在待直写样品例如wafer上，以在wafer上形成粒子束斑点(spot)，该粒子束斑在wafer上进行刻蚀，最终形成所需的图案。
在一种可行的实现方式中，带电粒子束系统为带电粒子束直写曝光系统，带电粒子束直写曝光系统还包括：
工作台，该工作台用于放置样品30例如待直写样品，粒子束偏转器40和透镜20用于粒子源10产生的带电粒子束焦聚待直写样品上，以在待直写样品上形成粒子束斑，从而在待直写样品上通过粒子束刻绘出所述的图案。
本申请实施例通过将带电粒子束系统作为带电粒子束直写曝光系统，这样，通过 在带电粒子束直写曝光系统中设置上述粒子束偏转器40，能够对带电粒子束进行有效偏转，例如，当粒子束偏转器40作为扫描器时，可确保带电粒子束焦聚在待直写样品的指定位置，提高了带电粒子束焦聚至待直写样品上的位置精度，也增大了带电粒子束对待直写样品的扫描范围，从而提高了带电粒子束直写曝光系统对待直写样品的扫描精度和扫描范围。
再例如，当粒子束偏转器40作为矫正器时，可有效克服带电粒子束系统设计、组件装配误差、磁场等原因造成的粒子束角度偏转的情况发生。可以理解的是，带电粒子束成像系统与上述粒子束偏转器40能够解决相同的技术问题，并达到相同的技术效果，此处不再赘述。
图14a是本申请实施例一提供的粒子束偏转器的其中一种制作方法中硅片的结构示意图，图14b是本申请实施例一提供的粒子束偏转器的其中一种制作方法中在硅片上制备电极组后的结构示意图，图14c是本申请实施例一提供的粒子束偏转器的其中一种制作方法中在硅片的空隙中填充绝缘介质块的结构示意图，图14d是本申请实施例一提供的粒子束偏转器的其中一种制作方法中在硅片上制备互连线及控制电路后的结构示意图，图14e是本申请实施例一提供的粒子束偏转器的其中一种制作方法中在硅片以及第一绝缘介质层中形成粒子束通道的第一孔段和第二孔段后的结构示意图，图14f是本申请实施例一提供的粒子束偏转器的其中一种制作方法中形成完整的粒子束通道后的结构示意图。
参照图14a至图14f所示，本申请实施例还提供一种粒子束偏转器40的制作方法，该制作方法包括：
S301、提供半导体衬底41。
参照图14a所示，提供半导体衬底41，其中，该半导体衬底41可以是硅片，换句话说，该半导体衬底41可以直接采用用于制作芯片的晶圆。
S302、对半导体衬底41进行刻蚀，以使半导体衬底41的一部分形成呈环形间隔排布的多个第一部分421，多个第一部分421彼此之间绝缘，每个第一部分421被配置为粒子束偏转器40的电极。
参照图14b所示，先将半导体衬底41放置在制备平台上，继而在半导体衬底41的半导体层中采用深硅刻蚀工艺在半导体层的表面刻蚀形成呈环形排布的多个第一部分421。其中，每个第一部分421作为粒子束偏转器40的电极，环形设置的多个第一部分421共同形成粒子束偏转器40的一个电极组42。
例如，先将硅片放置在制备平台上，继而在硅片的表面采用深硅刻蚀工艺沿z方向的反方向向内刻蚀形成电极组42。以半导体衬底41为硅片为例，该硅片包括沿第一方向(参照图14b中z所示的方向)相背设置的第一表面416和第二表面417。可以理解，第一方向为硅片的厚度方向。
其中，对半导体衬底41进行刻蚀，以使半导体衬底41的一部分形成呈环形间隔排布的多个第一部分421，即在半导体衬底41中刻蚀形成电极组42，具体可包括：在硅片的第二表面417采用深硅刻蚀工艺沿第一方向(参照图14b中z方向所示)向内刻蚀形成呈环形间隔排布的多个第一部分421，即在硅片的第二表面417向内刻蚀形成电极组42。
例如，可先将硅片放置在制备平台上，并将硅片的第一表面416朝下(参照图14b中z方向的反方向)，将硅片的第二表面417朝上(参照图14b中z方向)，继而可在硅片的第二表面417上采用深硅刻蚀工艺向内刻蚀形成一个或者多个电极组42。其中，深硅刻蚀工艺的具体操作可直接参照传统技术中的深硅刻蚀工艺的相关内容，此处不再赘述。
每个第一部分421背离第二表面417的一端与硅片的第一表面416之间具有预设间距(参照图14b中m所示)，使得多个第一部分421形成的电极组42与硅片的第一表面416之间的部分能够起到支撑电极组42以及后续的绝缘介质块454的作用。
参照图14b所示，在硅片上刻蚀形成至少一个电极组42后，硅片在每个电极组42即多个第一部分421的内部形成内腔411a，硅片在每个电极组42即多个第一部分421的外周形成外腔411b。
可以理解的是，内腔411a可以作为电极组42的偏转孔道423，外腔411b为上文提到的电极组42与容纳腔4111的内壁之间的环形腔。可以理解，内腔411a和外腔411b均位于容纳腔4111的内部。
参照图14b所示，可以采用S302在半导体衬底41中刻蚀形成一个电极组42，当然，在一些示例中，还可以采用S302在半导体衬底41的半导体层中刻蚀形成多个电极组42，且多个电极组42间隔设置在半导体层例如硅片中。
S303、在外腔411b、内腔411a及电极组42即多个第一部分421中相邻第一部分421之间的间隙中填充绝缘介质块454。
参照图14c，在硅片的第二表面417采用深硅刻蚀工艺沿第一方向刻蚀形成一个或者多个电极组42后，向硅片的空隙例如外腔411b、内腔411a及电极组42中相邻第一部分421之间填充绝缘介质层45例如绝缘介质块454，一方面起到支撑硅片内的电极组42的作用，确保电极组42的结构稳定性，另一方面便于后续在硅片的第一表面416以及绝缘介质块454上沉积第一绝缘介质层451。
S304、在硅片的第二表面417采用半导体工艺的前段工艺沿第一方向加工形成控制电路44。
参照图14d所示，在硅片的空隙中填充绝缘介质块454后，在硅片的第二表面417可采用半导体工艺的前段(front end of line，FEOL)工艺在硅片上加工形成控制电路44。
其中，前段工艺的具体步骤及工艺参数可直接参照传统技术，此处不再赘述。
S305、在硅片的第二表面417采用半导体工艺的后段工艺形成多个互连线43，且多个互连线43与多个第一部分421对应设置，其中，每个互连线43的一端与电极组42中对应的第一部分421电连接，每个互连线43的另一端与控制电路44电连接。
继续参照图14d所示，控制电路44加工完成后，可采用半导体工艺的后段(back end of line，BEOL)工艺在硅片的第二表面417加工多个互连线43。例如，可先在硅片的第二表面417上沉积金属层，并通过刻蚀形成互连线43。
其中，在硅片的第二表面417采用半导体工艺的后段工艺形成多个互连线43之后，还包括：
S3051、在硅片的第二表面417上沉积第一绝缘介质层451，以包裹多个互连线43。
参照图14d所示，互连线43加工完成后，在硅片的第二表面417上沿z方向沉积第一绝缘介质层451，直至整个互连线43包裹在第一绝缘介质层451内为止，这样，可通过第一绝缘介质层451将互连线43和控制电路44与外部环境进行隔离，从而避免控制电路44与互连线43发生漏电而影响其他元器件甚至出现安全隐患，也避免了外部环境中的灰尘或者水分等控制电路44以及互连线43造成污染，从而延长了互连线43和控制电路44的使用寿命。
S306、在半导体衬底41中制备粒子束通道412，粒子束通道412的两端贯穿半导体衬底41，例如，粒子束通道412的两端可贯穿半导体衬底41沿第一方向相背设置的两个表面，其中，电极组42中的多个第一部分421围合成粒子束通道412的至少部分孔段。
参照图14e所示，控制电路44和互连线43加工完成后，可采用微机电系统(micro electro mechanical system，MEMS)工艺刻蚀掉内腔411a内的绝缘介质块454以及内腔411a轴向上的第一绝缘介质层451，从而形成供粒子束穿过的粒子束通道412(参照图14f)，具体可包括：
S3061、沿内腔411a的轴向对第一绝缘介质层451进行刻蚀，以形成粒子束通道412的第一孔段4121；
参照图14d所示，可采用MEMS工艺沿电极组42的轴线方向(参照图14d中l所示的延伸方向)对第一绝缘介质层451进行刻蚀，例如，从第一绝缘介质层451沿z方向的上侧刻蚀至下侧，以形成粒子束通道412的第一孔段4121(参照图14e所示)。
S3062、对内腔411a中的绝缘介质块454进行刻蚀，以形成粒子束通道412的第二孔段4122。
参照图14d所示，可MEMS工艺沿电极组42的轴线l的延伸方向对内腔411a中的绝缘介质块454进行刻蚀，例如，从绝缘介质块454沿z方向的第一侧刻蚀至第二侧，也即是说，将绝缘介质块454从电极组42的一端所在的平面刻蚀至电极组42的另一端所在的平面，以将该内腔411a作为电极组42的偏转孔道423，并作为粒子束通道412的第二孔段4122(参照图14e所示)。
需要说明的是，绝缘介质块454的第一侧是指绝缘介质块454朝向硅片第二表面417的一侧，绝缘介质块454的第二侧是指绝缘介质块454朝向硅片第一表面416的一侧。
S3062、通过磨片去除硅片的第一表面416与多个第一部分421即电极组42背离第二表面417的一端之间的部分，以使第二孔段4122背离第一孔段4121的一端与外部连通。
参照图13e所示，通过磨片将硅片的第一表面416与电极组42背离第二表面417的一端之间的部分磨去，这样，第二孔段4122(即偏转孔道423)背离第一孔段4121的一端便可与外部连通(参照图14f所示)。第一孔段4121和第二孔段4122共同形成供粒子束穿过的粒子束通道412。
需要说明的是，当去除掉硅片的第一表面416与电极组42背离第二表面417的一端之间的部分后，硅片的第一表面416则是为最终成型后的硅片背离第二表面417的表面(参照图14f所示)。
其中，当电极组42为多个时，可采用S306中的工艺手段在半导体衬底41中加工多个粒子束通道412，且多个粒子束通道412与多个电极组42对应设置，其中，每个粒子束通道412的至少部分孔段由对应的电极组42中多个第一部分421围合而成，也即是说，每个粒子束通道412的至少部分孔段为电极组42的偏转孔道423。
本申请实施例采用上述制作方法制作出的粒子束偏转器40，相比于传统的粒子束偏转器40，一方面增大了电极组42中电极即第一部分421的设置厚度，使得该粒子束偏转器40的电极厚度可达到几百微米，从而增大了电极组42围合成的粒子束通道412中至少部分孔段的深宽比，即延长了粒子束经过电极组42围合成的孔段的路径，从而提高了粒子束偏转器40对粒子束的偏转能力，这样在一定程度上降低了粒子束偏转器40的工作电压，避免出现工作电压将形成粒子束偏转器40的半导体衬底41击穿的风险，降低了粒子束偏转器40的功耗，降低了粒子束偏转器40的控制算法的复杂度，降低了粒子束偏转器40引入的高阶像差，另一方面可实现高偏转能力的粒子束偏转器40的微型化。
S307、对电极组42中相邻第一部分421之间的绝缘介质块454进行刻蚀，以去除电极组42中相邻第一部分421之间的绝缘介质块454。
例如，S306之后，即在半导体衬底41中制备粒子束通道412之后，可以采用MEMS工艺从电极组42中相邻第一部分421之间的绝缘介质块454的第二侧沿z方向向内刻蚀至第四绝缘介质的第一侧，使得电极组42中相邻第一部分421之间为空气间隙422，这样可降低粒子束运动到绝缘介质块454上的概率，从而减轻了带电粒子运动至绝缘介质块454表面并累积而对电极组42内部的粒子束造成的干扰。
S308、在第一部分421的表面上沉积导电层46。
参照图14f所示，例如，S306之后，即在半导体衬底41中制备粒子束通道412之后，可以在每个第一部分421朝向粒子束通道412的表面上设置导电层46。
在一些示例中，该导电层46还可以延伸至第一部分421朝向硅片第一表面416的表面上(未示出)，换句话说，在第一部分421的所有表面均设置有导电层46，以进一步提高第一部分421的导电性，保证击中第一部分421的任意表面上的粒子均能够被及时导出。
其中，导电层46的材料可以包括但不限于金、钼等导电性较好的金属，具体可根据实际需要进行选择。
可以理解的是，第一部分421的表面是指第一部分421所暴露在外部的表面。例如，当在第一部分421与容纳腔4111的内壁之间以及相邻两个第一部分421之间均填充有绝缘介质块454时，第一部分421的表面包括第一部分421朝向粒子束通道412的表面以及第一部分421与硅片表面(例如第一表面416)朝向一致的表面。
再例如，当在第一部分421与衬底本体411的内壁之间填充有绝缘介质块454，在相邻两个第一部分421之间的空气间隙422未填充绝缘介质块454时，第一部分421的表面包括第一部分421朝向粒子束通道412的表面、第一部分421朝向相邻第一部分421的表面以及第一部分421与硅片表面(例如第一表面416)朝向一致的表面。
实施例二
图15是本申请实施例二提供的粒子束偏转器的其中一种结构的纵向剖视图。参照图15所示，与实施例一不同的是，本申请实施例的半导体衬底41为绝缘衬底上硅(Silicon-On-Insulator，简称SOI)，换句话说，本申请实施例的粒子束偏转器40是在SOI上加工而成的。
实际应用中，SOI具体包括依次叠设的底层硅413、氧化层414和顶层硅415，氧化层414位于底层硅413与顶层硅415之间。其中，顶层硅415和底层硅413的组成材料可以包括但不限于p型重掺杂硅和n型重掺杂硅。氧化层414的组成材料可以包括但不限于氧化硅、氧化铜及氧化锡。
参照图15所示，SOI中，底层硅413的厚度大于顶层硅415的厚度，其中，底层硅413和顶层硅415的厚度是指底层硅413和顶层硅415沿第一方向即z方向的厚度。多个第一部分421形成在底层硅413或者顶层硅415中，也即是说，底层硅413或者顶层硅415经刻蚀后，使得底层硅413或者顶层硅415的一部分形成为呈环形排布的多个第一部分421，该呈环形排布的多个第一部分421共同形成粒子束偏转器40的电极组42，其中，每个第一部分421作为电极组42中的电极。
例如，底层硅413的一部分形成为多个第一部分421，并作为电极组42。其中，将底层硅413除第一部分421以外的其他部分作为底层硅本体413a，则可以理解的是，底层硅413包括底层硅本体413a和电极组42，电极组42位于底层硅本体413a的内部。其中，可采用深硅刻蚀工艺从底层硅413的背离氧化层414的表面(下文统称底层硅413的表面)向内刻蚀，使得底层硅413的一部分形成呈环形排布的多个第一部分421即电极组42。可以理解，底层硅本体413a是衬底本体411的一部分。
与实施例相同的是，粒子束偏转器40的半导体衬底41中可以形成一个粒子束通道412，例如，在SOI中形成一个粒子束通道412，且该粒子束通道412贯穿SOI，相应地，该SOI中形成有一个电极组42，该电极组42的多个第一部分421围绕粒子束通道412设置，其中，该电极组42形成在底层硅413中。通过一个电极组42实现单束粒子束或者多束粒子束的同时偏转。
当然，在一些示例中，粒子束偏转器40的半导体衬底41中也可以形成多个粒子束通道412，多个粒子束通道412间隔形成在半导体衬底41中，例如，多个粒子束通道412间隔设置在SOI中，且每个粒子束通道412外周均围绕有环形排布的多个第一部分421，也即是说，每个粒子束通道412对应有一个电极组42，该电极组42形成在底层硅413中。多个粒子束通道412对应的多个电极组42分别对多束粒子束进行同时偏转(具体可参照图11所示)。
以下以一个电极组42为例对粒子束偏转器40的结构进行说明。
底层硅413刻蚀形成电极组42后，会将底层硅413的容纳腔4111分隔为内腔411a(具体可参照图16b所示)和外腔411b(具体可参照图16b所示)，其中，内腔411a位于电极组42的内部，可作为偏转孔道423，外腔411b由每个电极组42与底层硅本体413a的内壁围合而成。
SOI中的粒子束通道412贯穿至SOI沿第一方向即z方向相背设置的两个表面，也即是说，粒子束通道412的一端延伸至SOI中底层硅413的表面，粒子束通道412的另一端延伸至SOI中顶层硅415的表面。其中，底层硅413中电极组42内的偏转孔 道423作为粒子束通道412的部分孔段。
在一些示例中，电极组42的厚度可以小于底层硅413的厚度(未示出)，例如，电极组42是由底层硅413的表面沿第一方向向内(即z方向的反方向)的部分半导体层刻蚀形成的，即电极组42的内端与底层硅413朝向氧化层414的一侧之间具有一定间距，这样，每个电极组42中的偏转孔道423可以作为粒子束通道412的部分孔段，电极组42的内端与顶层硅415背离氧化层414的表面刻蚀形成的粒子束通道412的另一部分孔段。
需要说明的是，电极组42的内端是指电极组42位于半导体衬底41内部的一端。
参照图15所示，在某些示例中，每个第一部分421的厚度与底层硅413的厚度相等，这样，电极组42的的厚度等于底层硅413的厚度，也即是说，电极组42的两端分别延伸至底层硅413沿第一方向即z方向的两侧，这样，电极组42内的偏转孔道423可作为粒子束通道412在底层硅413中的孔段。
实际应用中，SOI的底层硅413的厚度可高达几百微米例如500微米，因电极组42是在底层硅413中刻蚀形成的，那么，通过将电极组42的两端分别延伸至底层硅413沿第一方向即z方向的两侧，即电极组42利用了底层硅413的整个第一方向即z方向上的材料，使得该电极组42的厚度可达到几百微米例如500微米，相比于传统的粒子束偏转器40，一方面，增大了电极组42的设置厚度，使得该电极组42的厚度与底层硅413的厚度一致，从而增大了电极组42围合成的偏转孔道423(即粒子束通道412)的深宽比，延长了粒子束经过电极组42围合成的偏转孔道423的路径，提高了粒子束偏转器40对粒子束的偏转能力。
另一方面合理利用了SOI的半导体层结构，使得半导体衬底41的选择更加灵活。
与实施例一类似，在一些示例中，粒子束偏转器40中的控制电路44与第一部分421位于不同的粒子束偏转器芯片上，换句话说，控制电路44与第一部分421可以是在不同的SOI上加工而成的。例如，本申请实施例的第一部分421设置在该SOI(可以称为第一SOI)的底层硅413上，控制电路44设置另一个SOI(可称为第二SOI)的底层硅413上。
参照图15所示，在某些示例中，粒子束偏转器40的控制电路44和互连线43可以均设置在底层硅413的一侧，相比于将控制电路44设置在半导体衬底41之外的其他位置，或者相比于将控制电路44设置在顶层硅415背离氧化层414的一侧，一方面缩短了控制电路44与第一部分421之间的距离，从而缩短了互连线43的设置长度，减小了第一部分421与控制电路44之间的阻抗，也便于将互连线43的两端连接至控制电路44与第一部分421上，也使得各个第一部分421与控制电路44之间的互连线43更加规整，提高了控制电路44与第一部分421的电连接稳定性，另一方面使得粒子束偏转器40的结构更加紧凑，缩小了粒子束偏转器40在带电粒子束系统内的占用尺寸，为其他部件的设置提供了空间。
具体设置时，控制电路44位于底层硅413内，例如，可采用半导体工艺的前段工艺在底层硅413上加工形成控制电路44，使得控制电路44形成在底层硅413的内部，节约了控制电路44在SOI外部的占用空间，从而为互连线43以及其他部件的设置提供了合适的空间。
另外，底层硅413的表面可设置有第二绝缘介质层452，第二绝缘介质层452围设在粒子束通道412的外周，互连线43位于第二绝缘介质层452内。例如，可预先在底层硅413的空隙内填充绝缘介质块454，继而可采用后段工艺在底层硅413的表面加工互连线43。
例如，可先在底层硅413的表面上沉积金属层，并通过刻蚀形成互连线43，且该互连线43的一端与第一部分421电连接，另一端与控制电路44电连接，继而在底层硅413的表面上沉积绝缘介质层45例如第二绝缘介质层452，直至整个互连线43包裹在第二绝缘介质层452内为止。
互连线43加工完成后，可采用MEMS工艺刻蚀掉偏转孔道423的延伸方向上的第二绝缘介质层452、偏转孔道423内的绝缘介质块454以及偏转孔道423延伸方向上的氧化层414和顶层硅415，从而在SOI中形成供粒子束穿过的粒子束通道412。
本申请实施例通过将控制电路44设置在底层硅413的内部，节约了控制电路44在半导体衬底41外部的占用空间，从而为互连线43以及其他部件的设置提供了合适的空间。
另外，在底层硅413的表面上设置第二绝缘介质层452，并将互连线43设置在第二绝缘介质层452内，这样，可通过第二绝缘介质层452将互连线43和控制电路44与外部环境进行隔离，从而避免控制电路44与互连线43发生漏电而影响其他元器件甚至出现安全隐患，也避免了外部环境中的灰尘或者水分等控制电路44以及互连线43造成污染，从而延长了互连线43和控制电路44的使用寿命。
其中，第二绝缘介质层452的组成材料可以包括但不限于氧化硅。
图16a是本申请实施例二提供的粒子束偏转器的其中一种制作方法中半导体衬底的结构示意图，图16b是本申请实施例二提供的粒子束偏转器的其中一种制作方法中在底层硅中形成电极后的结构示意图，图16c是本申请实施例二提供的粒子束偏转器的其中一种制作方法中在底层硅的空隙中填充绝缘介质块后的结构示意图，图16d是本申请实施例二提供的粒子束偏转器的其中一种制作方法中在底层硅中制备控制电路后的结构示意图，图16e是本申请实施例二提供的粒子束偏转器的其中一种制作方法中在底层硅上制备互连线后的结构示意图，图16f是本申请实施例二提供的粒子束偏转器的其中一种制作方法中在半导体衬底中形成粒子束通道后的结构示意图。
参照图16a至图16f所示，本申请实施例还提供一种粒子束偏转器40的制作方法，该制作方法包括：
S401、提供半导体衬底41。
参照图16a所示，提供SOI，该SOI包括依次叠设的底层硅413、氧化层414和顶层硅415，氧化层414位于底层硅413与顶层硅415之间。
S402、在底层硅413背离氧化层414的表面采用深硅刻蚀工沿第一方向刻蚀形成呈环形间隔排布的多个第一部分421。其中，每个第一部分421作为粒子束偏转器40的电极，呈环形设置的多个第一部分421共同形成粒子束偏转器40的一个电极组42。
参照图16b所示，先将SOI放置在制备平台上，继而在SOI中采用深硅刻蚀工艺在底层硅413的表面进行刻蚀，使得底层硅413的一部分形成呈环形设置的多个第一部分421即电极组42。
例如，先将SOI放置在制备平台上，并将顶层硅415的表面朝下(参照图16b中z方向的反方向)，将底层硅413的表面朝上(参照图16b中z方向)，继而可在底层硅413的表面上采用深硅刻蚀工艺沿z方向的反方向向内刻蚀，使得底层硅413的一部分形成电极组42。深硅刻蚀工艺的具体操作可直接参照传统技术中的深硅刻蚀工艺的相关内容，此处不再赘述。
其中，电极组42的两端分别延伸至底层硅413沿第一方向即z方向的两端。可以理解的是，当在底层硅413上刻蚀形成电极组42后，底层硅413在呈环形设置的多个第一部分421即电极组42的内部形成内腔411a，底层硅413在呈环形设置的多个第一部分421即电极组42的外周形成外腔411b，换句话说，电极组42将底层硅413中的容纳腔4111分隔成内腔411a和外腔411b，内腔411a位于电极组42的内部。其中，内腔411a后续可作为电极组42的偏转孔道423。
本申请实施例的电极组42可在SOI的底层硅413中刻蚀形成电极组42，换句话说，本申请实施例的粒子束偏转器40可由SOI加工而成，且将该电极组42的两端延伸至底层硅413的两端，以增大电极组42围合成的偏转孔道423的深宽比，从而提高粒子束偏转器40对粒子束的偏转能力。
S402之后，即在底层硅413背离氧化层414的表面采用深硅刻蚀工沿第一方向刻蚀形成呈环形间隔排布的多个第一部分421之后，还包括：
S403、在外腔411b、内腔411a及多个第一部分421中相邻第一部分421之间的间隙中填充绝缘介质块454。
参照图16c所示，在底层硅413的表面采用深硅刻蚀工艺沿第一方向刻蚀形成电极组42后，向底层硅413的空隙例如外腔411b、内腔411a及电极组42中相邻第一部分421之间填充绝缘介质层45例如绝缘介质块454，一方面起到支撑电极组42的作用，确保电极组42的结构稳定性，另一方面便于后续在底层硅413的表面以及绝缘介质块454上沉积第二绝缘介质层45。
S404、在底层硅413背离氧化层414的表面采用半导体工艺的前段工艺沿第一方向加工形成控制电路44。
参照图16d所示，在底层硅413的空隙中填充绝缘介质块454后，在底层硅413的表面可采用半导体工艺中的前段工艺向内加工形成控制电路44。
其中，采用半导体工艺的前段工艺形成控制电路44的过程及工艺参数可直接参照传统技术，此处不再赘述。
S405、在底层硅413背离氧化层414的表面采用半导体工艺的后段工艺形成多个互连线43，多个互连线43与多个第一部分421对应设置，其中，每个互连线43的一端与电极组42中对应的第一部分421电连接，每个互连线43的另一端与控制电路44电连接。
参照图16e所示，控制电路44加工完成后，可采用半导体工艺的后段工艺在底层硅413的表面加工多个互连线43。
例如，可先在底层硅413的表面上沉积金属层，并刻蚀该金属层，以形成互连线43。
在底层硅413的表面采用半导体工艺的后段工艺形成多个互连线43之后，还包括：
S4051、在底层硅413的表面沉积第二绝缘介质层452，以包裹多个互连线43。
参照图16e所示，互连线43加工完成后，在底层硅413的表面沿z方向沉积第二绝缘介质层452，直至整个互连线43包裹在第二绝缘介质层452内为止，
S406、在半导体衬底41中制备粒子束通道412，即在SOI中制备粒子束通道412，该粒子束通道412的两端贯穿SOI沿第一方向即z方向相背设置的两个表面，其中，电极组42中的多个第一部分421围合成粒子束通道412的至少部分孔段。
参照图16e所示，控制电路44和互连线43加工完成后，可采用MEMS工艺刻蚀掉内腔411a延伸方向上的第二绝缘介质层452、内腔411a内的绝缘介质块454以及内腔411a延伸方向上的氧化层414和顶层硅415，从而在SOI中形成供粒子束穿过的粒子束通道412(参照图16f所示)，具体包括：
S4061、沿内腔411a的轴线方向(即轴向)对第二绝缘介质层452进行刻蚀，以形成粒子束通道412的第一孔段4121。
参照图16e所示，可采用MEMS工艺沿内腔411a的轴线方向(参照图16d中l所示的延伸方向)对第二绝缘介质层452进行刻蚀，并从第二绝缘介质层452沿z方向的一侧刻蚀至另一侧，以形成粒子束通道412的第一孔段4121(参照图16f所示)。
S4062、对内腔411a中的绝缘介质块454进行刻蚀，以形成粒子束通道412的第二孔段4122。
参照图16e所示，可采用MEMS工艺沿内腔411a的轴线方向对内腔411a中的绝缘介质块454进行刻蚀，并从绝缘介质块454沿z方向的一侧刻蚀至另一侧，以将该电极组42围合成的内腔411a作为粒子束通道412的第二孔段4122(参照图16f所示)。
S4063、沿内腔411a的轴线方向对氧化层414及顶层硅415进行刻蚀，以形成粒子束通道412的第三孔段4123。
参照图16e所示，可采用MEMS工艺沿内腔411a的轴线方向对氧化层414及顶层硅415进行刻蚀，并从氧化层414朝向第二孔段4122的一侧刻蚀至顶层硅415背离第二孔段4122的一侧，使得氧化层414及顶层硅415沿轴线l的方向形成粒子束通道412的第三孔段4123(参照图16f所示)。第一孔段4121、第二孔段4122及第三孔段4123共同形成粒子束通道412。
其中，在S405之前，即在底层硅413的表面采用半导体工艺的后段工艺形成多个互连线43之前，还包括：
S405a、对多个第一部分421中相邻两个第一部分421之间的绝缘介质块454进行刻蚀，也即是说，对电极组42中相邻两个电极之间的绝缘介质块454进行刻蚀，以去除电极组42中相邻两个第一部分421(即电极)之间的绝缘介质块454，这样可降低粒子束运动到绝缘介质块454上的概率，从而减轻了带电粒子运动至绝缘介质块454表面并累积而对电极组42内部的粒子束造成的干扰。
对电极组42中相邻第一部分421之间的绝缘介质块454进行刻蚀的具体操作可直接参照实施例一中S307的相关内容，此处不再赘述。
其中，本申请实施例中粒子束偏转器40的制作方法的其他步骤可直接参照实施例一的相关内容，此处不再赘述。
需要说明的是，本申请实施例的粒子束偏转器40的制备方法的工艺顺序可根据实 际情况进行调换，本申请实施例具体不对粒子束偏转器40的制备方法的工艺顺序进行限制。例如，S404和S403可进行调换，即可先在底层硅413上制备控制电路44，再在底层硅413的空隙中填充绝缘介质块454。
实施例三
图17是本申请实施例三提供的粒子束偏转器的另一种结构的纵向剖视图。参照图17所示，与实施例二不同的是，本申请实施例的粒子束偏转器40中，控制电路44和互连线43均可设置在顶层硅415背离氧化层414的一侧(以下统称顶层硅415的表面)。
与实施例二类似的是，控制电路44可以位于顶层硅415的内部，例如，可采用半导体工艺的前段工艺在顶层硅415上加工形成控制电路44，使得控制电路44形成在顶层硅415的内部，节约了控制电路44在SOI外部的占用空间，从而为互连线43以及其他部件的设置提供了合适的空间。
另外，顶层硅415的表面设置有第三绝缘介质层453，第三绝缘介质层453围设在粒子束通道412的外周，互连线43位于第三绝缘介质层453内。
其中，第三绝缘介质层453的组成材料可以包括但不限于氧化硅。
例如，可采用后段工艺在顶层硅415的表面加工互连线43。例如，可在顶层硅415的表面上沉积金属层，并通过刻蚀刻蚀形成互连线43，且该互连线43的一端与第一部分421电连接，另一端与控制电路44电连接，继而在顶层硅415的表面上沉积绝缘介质层45例如第三绝缘介质层453，直至整个互连线43包裹在第三绝缘介质层453内为止。这样，可通过第三绝缘介质层453将互连线43和控制电路44与外部环境进行隔离，从而避免控制电路44与互连线43发生漏电而影响其他元器件甚至出现安全隐患，也避免了外部环境中的灰尘或者水分等控制电路44以及互连线43造成污染，从而延长了互连线43和控制电路44的使用寿命。
互连线43加工完成后，可采用MEMS工艺刻蚀掉偏转孔道423延伸方向上的第三绝缘介质层453、顶层硅415和氧化层414，从而在SOI中形成供粒子束穿过的粒子束通道412。
可以理解的是，与实施例二不同的是，本实施例中，因互连线43设置在顶层硅415的表面，且第三绝缘介质层453设置在顶层硅415的表面，以包裹多个互连线43，另外，氧化层414和顶层硅415可对底层硅413内的电极组42进行支撑，因此，可以在底层硅413的空隙中不填充绝缘介质块454，即底层硅413的容纳腔4111内均具有电极组42、以及位于电极组42内部和外部的空气介质。
参照图17所示，为了实现顶层硅415上的互连线43与底层硅413内的第一部分421之间的电连接，本申请实施例的半导体衬底41即SOI内还具有沿第一方向即z方向延伸的多个金属过孔45，多个金属过孔45与多个第一部分421对应设置。
例如，每个电极组42中具有四个电极即第一部分421，则每个第一部分421对应有一个金属过孔45。其中，每个金属过孔45的一部分位于顶层硅415内，每个金属过孔45的另一部分位于氧化层414内，且每个金属过孔45的两端分别延伸至对应的互连线43和第一部分421。
具体设置时，可先沿第一方向即z方向在顶层硅415和氧化层414内刻蚀，以形 成过孔，该过孔与对应的第一部分421在z方向上重叠，也即是说，该过孔位于第一部分421的延伸方向上，且该过孔的一端延伸至对应的第一部分421，该过孔的另一端延伸至对应的互连线43，继而，在该过孔内填充导电材料，从而在互连线43与第一部分421之间形成金属过孔45，一方面实现了位于顶层硅415上的互连线43与底层硅413内的第一部分421的电导通，另一方面简化了第一部分421与互连线43之间的电连接结构，提高了粒子束偏转器40的制作效率。
其中，金属过孔45的导电材料可以包括但不限于金、银、铜等导电的金属。
图18a是本申请实施例三提供的粒子束偏转器的其中一种制作方法中半导体衬底的结构示意图，图18b是本申请实施例三提供的粒子束偏转器的其中一种制作方法中在半导体衬底中形成金属过孔后的结构示意图，图18c是本申请实施例三提供的粒子束偏转器的其中一种制作方法中在顶层硅中制备控制电路后的结构示意图，图18d是本申请实施例三提供的粒子束偏转器的其中一种制作方法中在顶层硅上制备互连线后的结构示意图，图18e是本申请实施例三提供的粒子束偏转器的其中一种制作方法中在底层硅上制备电极组后的结构示意图，图18f是本申请实施例三提供的粒子束偏转器的其中一种制作方法中在半导体衬底中形成粒子束通道后的结构示意图。
参照图18a至图18f所示，本申请实施例还提供一种粒子束偏转器40的制作方法，该制作方法包括：
S501、提供半导体衬底41。
参照图18a所示，提供SOI。
S502、在顶层硅415与氧化层414内制备金属过孔45，金属过孔45的一端延伸至顶层硅415背离氧化层414的表面，以与后续加工的互连线43电连接，金属过孔45的另一端延伸至底层硅413，以后续在底层硅413内刻蚀形成的第一部分421电连接。
参照图18b所示，先将SOI放置在制备平台上，并将底层硅413朝下(参照图18b中z方向所示的反方向)，将顶层硅415朝上(参照图18b中z方向)，继而在沿z方向的方向在顶层硅415和氧化层414上制备金属过孔45，该金属过孔45的一端位于顶层硅415的表面，该金属过孔45的另一端位于底层硅413内，例如，该金属过孔45的另一端可以位于底层硅413朝向氧化层414的一侧。
在顶层硅415和氧化层414上制备金属过孔45具体包括：
S5021、沿第一方向在顶层硅415和氧化层414内刻蚀形成过孔，该过孔与对应的第一部分421在z方向上重叠。
例如，可采用MEMS工艺在顶层硅415和氧化层414内刻蚀形成过孔，该过孔的一端位于顶层硅415的表面，以与后续的互连线43配合，该过孔的另一端位于底层硅413，例如，该过孔的另一端位于底层硅413朝向氧化层414的一侧，以与底层硅413内刻蚀形成的第一部分421配合。
S5022、在过孔内填充金属材料，以形成金属过孔45，这样，该金属过孔45的一端可与后续在顶层硅415上制作的互连线43连接，另一端可与后续在底层硅413中刻蚀形成的第一部分421连接，一方面保证底层硅413内的第一部分421与后续设置在顶层硅415表面的互连线43实现电连接，另一方面也简化了第一部分421与互连线 43的电连接结构。
S503、在顶层硅415背离氧化层414的表面采用半导体工艺的前段工艺沿第一方向加工形成控制电路44。
参照图18c所示，例如，金属过孔45制备完成后，在顶层硅415的表面可采用半导体工艺中的前段工艺向内加工形成控制电路44。
S504、在顶层硅415背离氧化层414的表面采用半导体工艺的后段工艺形成多个互连线43，多个互连线43与多个第一部分421对应设置，其中，每个互连线43的一端与电极组42中对应的第一部分421电连接，每个互连线43的另一端与控制电路44电连接。
参照图18d所示，控制电路44加工完成后，可采用半导体工艺的后段工艺在顶层硅415的表面加工多个互连线43。
例如，参照图18d所示，可先在顶层硅415的表面上沉积金属层，并通过刻蚀金属层，以形成互连线43，该互连线43的一端与控制电路44电连接，另一端与金属过孔45的一端电连接，以实现与金属过孔45另一端对应的第一部分421电连接。
其中，在顶层硅415的表面采用半导体工艺的后段工艺形成多个互连线43之后，还包括：
S5041、在顶层硅415的表面沉积第三绝缘介质层45，以包裹多个互连线43。
参照图18d所示，互连线43加工完成后，在顶层硅415的表面沿z方向沉积第三绝缘介质层453，直至整个互连线43包裹在第三绝缘介质层453内为止。
S505、对SOI的底层硅413进行刻蚀，以使底层硅413的一部分形成呈环形间隔排布的多个第一部分421，其中，每个第一部分421作为粒子束偏转器40的电极，呈环形间隔排布的多个第一部分421共同形成一个电极组42。
参照图18e所示，例如，金属过孔45、互连线43以及控制电路44制备完成后，可采用深硅刻蚀工艺在底层硅413的表面向内刻蚀，使得底层硅413的一部分形成呈环形排布的多个第一部分421，以形成电极组42。例如，在底层硅413的表面采用深硅刻蚀工艺沿z方向向内刻蚀形成电极组42，直至该电极组42中每个第一部分421与对应的金属过孔45连接。
当在底层硅413上刻蚀形成电极组42后，底层硅413在多个第一部分421(即电极组42)的内部形成内腔411a，底层硅413在多个第一部分421(即电极组42)的外周形成外腔411b，也即是说，电极组42将底层硅413中的容纳腔4111分隔成内腔411a和外腔411b。其中，内腔411a可作为电极组42的偏转孔道423。
可以理解的是，当金属过孔45的一端延伸至底层硅413朝向氧化层414的一侧时，可采用深硅刻蚀工艺从底层硅413的表面刻蚀至底层硅413朝向氧化层414的一侧，以与对应的金属过孔45连接。
当金属过孔45的一端延伸至底层硅413的内部时，可采用深硅刻蚀工艺从底层硅413的表面刻蚀至金属过孔45的一端所在平面，使得底层硅413的第一部分421与金属过孔45连接。
在刻蚀底层硅413时，可先将SOI放置在制备平台上，并将顶层硅415的表面朝下(参照图18e中z方向的反方向)，将底层硅413的表面朝上(参照图18e中z方 向)，继而可在底层硅413的表面上采用深硅刻蚀工艺沿z方向的反方向向内刻蚀形成电极组42。深硅刻蚀工艺的具体操作可直接参照传统技术中的深硅刻蚀工艺的相关内容，此处不再赘述。
S506、在半导体衬底41中制备粒子束通道412，即在SOI中制备粒子束通道412，包括：
S5061、沿内腔411a的轴线方向对第三绝缘介质层45、顶层硅415及氧化层414进行刻蚀，以形成粒子束通道412的第一孔段4121。
参照图18e所示，可采用MEMS工艺沿内腔411a的轴线方向(参照图18e中l所示的延伸方向)依次对第三绝缘介质层453、顶层硅415及氧化层414进行刻蚀，并从第三绝缘介质层453背离顶层硅415的一侧刻蚀至氧化层414朝向底层硅413的一侧，以形成粒子束通道412的第一孔段4121(参照图18f所示)。
S5062、将半导体衬底41的内腔411a作为粒子束通道412的第二孔段4122，以简化粒子束通道412的设置工序，第一孔段4121与第二孔段4122共同形成粒子束通道412。
可以理解，上述制备方法中，电极组42的厚度与底层硅413的厚度一致，即第一部分421的一端延伸至氧化层414朝向底层硅413的一侧，这样，在形成第一孔段4121时，采用MEMS工艺沿内腔411a的轴线方向(参照图18e中l所示的延伸方向)依次对第三绝缘介质层45、顶层硅415及氧化层414进行刻蚀后，便可实现第一孔段4121与第二孔段4122连通。
需要说明的是，本申请实施例的粒子束偏转器40的制备方法的工艺顺序可根据实际情况进行调换，例如，S501之后，即提供半导体衬底41之后，可先执行S505，即可在形成金属过孔45之前可先在底层硅413内刻蚀形成第一部分421，使得后续在制备金属过孔45时，可直接将金属过孔45的一端直接延伸至对应的第一部分421。
在本申请实施例的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应作广义理解，例如，可以是固定连接，也可以是通过中间媒介间接相连，可以是两个元件内部的连通或者两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请实施例中的具体含义。
本申请实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”、“第三”、“第四”等(如果存在)是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

Claims (38)

  1. 一种粒子束偏转器，其特征在于，包括半导体衬底，所述半导体衬底中形成有贯穿所述半导体衬底的粒子束通道，所述半导体衬底还包括围绕所述粒子束通道排布成环形的多个第一部分，每个所述第一部分被配置为所述粒子束偏转器的电极，所述多个第一部分彼此之间绝缘，所述多个第一部分与所述半导体衬底的其他部分被绝缘介质块隔离。
  2. 根据权利要求1所述的粒子束偏转器，其特征在于，所述多个第一部分中相邻两个所述第一部分之间具有空气间隙。
  3. 根据权利要求1或2所述的粒子束偏转器，其特征在于，所述粒子束通道的数量为多个，多个所述粒子束通道间隔形成在所述半导体衬底中，且每个所述粒子束通道的外周均围绕有环形的所述多个第一部分。
  4. 根据权利要求3所述的粒子束偏转器，其特征在于，每个所述粒子束通道外周的所述多个第一部分形成为一个电极组；
    相邻两个所述电极组之间通过所述绝缘介质块和所述半导体衬底的其他部分隔离。
  5. 根据权利要求1-4任一项所述的粒子束偏转器，其特征在于，所述半导体衬底为硅片；
    所述硅片包括相背的第一表面和第二表面；
    每个所述第一部分的两端分别延伸至所述硅片的第一表面和第二表面。
  6. 根据权利要求5所述的粒子束偏转器，其特征在于，所述粒子束偏转器还包括控制电路和多个互连线，所述多个互连线与所述多个第一部分对应设置；
    所述控制电路和所述多个互连线均设置在所述硅片的第二表面，每个所述第一部分通过所述多个互连线中对应的所述互连线与所述控制电路电连接。
  7. 根据权利要求6所述的粒子束偏转器，其特征在于，所述控制电路位于所述硅片的内部；
    所述粒子束偏转器还包括第一绝缘介质层，所述第一绝缘介质层设置在所述硅片的第二表面上，所述第一绝缘介质层围设在所述粒子束通道的外周，所述多个互连线位于所述第一绝缘介质层内。
  8. 根据权利要求1-4任一项所述的粒子束偏转器，其特征在于，所述半导体衬底包括依次层叠设置的底层硅、氧化层和顶层硅，所述氧化层位于所述底层硅与所述顶层硅之间；
    所述底层硅的厚度大于所述顶层硅的厚度，所述多个第一部分形成在所述底层硅或所述顶层硅中。
  9. 根据权利要求8所述的粒子束偏转器，其特征在于，所述多个第一部分形成在所述底层硅中，且每个所述第一部分的厚度与所述底层硅的厚度相等。
  10. 根据权利要求9所述的粒子束偏转器，其特征在于，所述粒子束偏转器的控制电路和互连线均设置在所述底层硅背离所述氧化层的一侧。
  11. 根据权利要求10所述的粒子束偏转器，其特征在于，所述控制电路位于所述底层硅内；
    所述粒子束偏转器还包括第二绝缘介质层，所述第二绝缘介质层设置在所述底层硅背离所述氧化层的表面，且所述第二绝缘介质层围设在所述粒子束通道的外周，所述多个互连线位于所述第二绝缘介质层内。
  12. 根据权利要求9所述的粒子束偏转器，其特征在于，所述粒子束偏转器的控制电路和互连线均设置在所述顶层硅背离所述氧化层的一侧。
  13. 根据权利要求12所述的粒子束偏转器，其特征在于，所述控制电路位于所述顶层硅的内部；
    所述粒子束偏转器还包括第三绝缘介质层，所述第三绝缘介质层设置在所述顶层硅背离所述氧化层的表面，且所述第三绝缘介质层围设在所述粒子束通道的外周，所述多个互连线位于所述第三绝缘介质层内。
  14. 根据权利要求12或13所述的粒子束偏转器，其特征在于，所述半导体衬底内还具有多个金属过孔，所述多个金属过孔与所述多个第一部分对应设置；
    每个所述金属过孔的一部分位于所述顶层硅内，每个所述金属过孔的另一部分位于所述氧化层内，且每个所述金属过孔的两端分别延伸至对应的所述互连线和所述第一部分。
  15. 根据权利要求1-14任一项所述的粒子束偏转器，其特征在于，所述粒子束偏转器还包括导电层；
    至少部分所述导电层设置在每个所述第一部分朝向所述粒子束通道的表面。
  16. 一种带电粒子束系统，其特征在于，包括粒子源、光阑、透镜及至少一个如权利要求1-15任一项所述的粒子束偏转器；
    其中，所述粒子源用于产生粒子束；
    所述粒子源、光阑及透镜沿粒子束的传播路径依次设置，至少一个所述粒子束偏转器位于所述粒子束的传播路径上。
  17. 根据权利要求16所述的带电粒子束系统，其特征在于，所述带电粒子束系统为带电粒子束成像系统，所述带电粒子束成像系统还包括：
    工作台，用于放置待成像样品；粒子束偏转器和所述透镜用于将所述粒子源产生的带电粒子束焦聚所述待成像样品上，并产生二次电子和背散射电子；
    检测元件，用于采集所述二次电子和背散射电子并成像。
  18. 根据权利要求16所述的带电粒子束系统，其特征在于，所述带电粒子束系统为带电粒子束直写曝光系统，所述带电粒子束直写曝光系统还包括：
    工作台，用于放置待直写样品，所述粒子束偏转器和所述透镜用于所述粒子源产生的带电粒子束焦聚所述待直写样品上，以在所述待直写样品上形成粒子束斑。
  19. 一种用于对待成像样品进行成像的方法，其特征在于，所述方法包括：
    利用粒子源生成带电粒子束；
    利用布设在所述带电粒子束的传播路径上的光阑、透镜及粒子束偏转器将所述带电粒子束焦聚在待成像样品上，并产生二次电子和背散射电子；
    利用检测元件采集所述二次电子和背散射电子并成像；
    其中，所述粒子束偏转器包括半导体衬底，所述半导体衬底中形成有贯穿所述半导体衬底的粒子束通道，所述半导体衬底还包括围绕所述粒子束通道排布成环形的多个第一部分，每个所述第一部分被配置为所述偏转器的电极，所述多个第一部分彼此之间绝缘，所述多个第一部分与所述半导体衬底的其他部分被绝缘介质块隔离。
  20. 一种用于在待直写样品上进行直写曝光的方法，其特征在于，所述方法包括：
    利用粒子源生成带电粒子束；
    利用布设在所述带电粒子束的传播路径上的光阑、透镜及粒子束偏转器将所述带电粒子束焦聚在待直写样品，以在所述待直写样品上形成粒子束斑；
    其中，所述粒子束偏转器包括半导体衬底，所述半导体衬底中形成有贯穿所述半导体衬底的粒子束通道，所述半导体衬底还包括围绕所述粒子束通道排布成环形的多个第一部分，每个所述第一部分被配置为所述偏转器的电极，所述多个第一部分彼此之间绝缘，所述多个第一部分与所述半导体衬底的其他部分被绝缘介质块隔离。
  21. 一种粒子束偏转器的制作方法，其特征在于，所述制作方法包括：
    提供半导体衬底；
    对所述半导体衬底进行刻蚀，以使所述半导体衬底的一部分形成呈环形间隔排布的多个第一部分，所述多个第一部分彼此之间绝缘，每个所述第一部分被配置为所述粒子束偏转器的电极；
    在所述半导体衬底中制备粒子束通道，所述粒子束通道贯穿所述半导体衬底，所述多个第一部分围绕所述粒子束通道设置。
  22. 根据权利要求21所述的粒子束偏转器的制作方法，其特征在于，所述半导体衬底为硅片，所述硅片包括相背的第一表面和第二表面；
    所述对所述半导体衬底进行刻蚀，以使所述半导体衬底的一部分形成呈环形间隔排布的多个第一部分，包括：
    在所述硅片的第二表面采用深硅刻蚀工艺向内刻蚀形成呈环形间隔排布的多个所述第一部分；
    其中，每个所述第一部分背离所述第二表面的一端与所述硅片的第一表面之间具有预设间距，所述硅片在所述多个第一部分的内部形成内腔，所述硅片在所述多个第一部分的外周形成外腔。
  23. 根据权利要求22所述的粒子束偏转器的制作方法，其特征在于，所述对所述半导体衬底进行刻蚀，以使所述半导体衬底的一部分形成呈环形间隔排布的多个第一部分之后，还包括：
    在所述硅片的第二表面采用半导体工艺的前段工艺向内加工形成控制电路；
    在所述硅片的第二表面采用半导体工艺的后段工艺形成多个互连线，所述多个互连线与所述多个第一部分对应设置，每个所述互连线的一端与对应的所述第一部分电连接，每个所述互连线的另一端与所述控制电路电连接。
  24. 根据权利要求23所述的粒子束偏转器的制作方法，其特征在于，所述在所述硅片的第二表面采用半导体工艺的后段工艺形成多个互连线之前，还包括：
    在所述外腔、所述内腔及所述多个第一部分中相邻所述第一部分之间的空气间隙中填充绝缘介质块。
  25. 根据权利要求24所述的粒子束偏转器的制作方法，其特征在于，所述在所述硅片的第二表面采用半导体工艺的后段工艺形成多个互连线之后，还包括：
    在所述硅片的第二表面上沉积第一绝缘介质层，以包裹所述多个互连线。
  26. 根据权利要求25所述的粒子束偏转器的制作方法，其特征在于，所述在所述半导体衬底中制备粒子束通道，包括：
    沿所述内腔的轴向对所述第一绝缘介质层进行刻蚀，以形成所述粒子束通道的第一孔段；
    对所述内腔中的绝缘介质进行刻蚀，以形成所述粒子束通道的第二孔段；
    通过磨片去除所述第一表面与所述多个第一部分背离所述第二表面的一端之间的部分，以使所述第二孔段背离所述第一孔段的一端与外部连通；
    所述第一孔段和所述第二孔段共同形成所述粒子束通道。
  27. 根据权利要求24-26任一项所述的粒子束偏转器的制作方法，其特征在于，所述在所述半导体衬底中制备粒子束通道之后，还包括：
    对所述电极组中相邻所述第一部分之间的所述绝缘介质块进行刻蚀，以去除所述电极组中相邻所述第一部分之间的所述绝缘介质块。
  28. 根据权利要求21所述的粒子束偏转器的制作方法，其特征在于，所述半导体衬底包括依次叠设的底层硅、氧化层和顶层硅，所述氧化层位于所述底层硅与所述顶层硅之间；
    所述对所述半导体衬底进行刻蚀，以使所述半导体衬底的一部分形成呈环形间隔排布的多个第一部分，包括：
    在所述底层硅背离所述氧化层的表面采用深硅刻蚀工沿第一方向刻蚀形成呈环形间隔排布的多个第一部分；
    其中，每个所述第一部分的两端分别延伸至所述底层硅沿所述第一方向的两端，所述底层硅在所述多个第一部分的内部形成内腔，所述底层硅在所述多个第一部分的外周形成外腔。
  29. 根据权利要求28所述的粒子束偏转器的制作方法，其特征在于，所述提供半导体衬底之后，还包括：
    在所述顶层硅背离所述氧化层的表面采用半导体工艺的前段工艺沿所述第一方向加工形成控制电路；
    在所述顶层硅背离所述氧化层的表面采用半导体工艺的后段工艺形成多个互连线，所述多个互连线与所述多个第一部分对应设置，每个所述互连线的一端与对应的所述第一部分电连接，每个所述互连线的另一端与所述控制电路电连接。
  30. 根据权利要求29所述的粒子束偏转器的制作方法，其特征在于，所述在所述顶层硅背离所述氧化层的表面采用半导体工艺的后段工艺形成多个互连线之前，还包括：
    在所述顶层硅与所述氧化层内制备金属过孔，所述金属过孔的一端延伸至所述顶层硅背离所述氧化层的表面，所述金属过孔的另一端延伸至所述底层硅，以与所述 多个第一部分中对应的所述第一部分连接。
  31. 根据权利要求29或30所述的粒子束偏转器的制作方法，其特征在于，所述在所述顶层硅背离所述氧化层的表面采用半导体工艺的后段工艺形成多个互连线之后，还包括：
    在所述顶层硅背离所述氧化层的表面上沉积第三绝缘介质层，以包裹所述多个互连线。
  32. 根据权利要求31所述的粒子束偏转器的制作方法，其特征在于，所述在所述半导体衬底中制备粒子束通道，包括：
    沿所述内腔的轴向对所述第三绝缘介质层、所述顶层硅及所述氧化层进行刻蚀，以形成所述粒子束通道的第一孔段；
    将所述内腔作为所述粒子束通道的第二孔段，所述第一孔段与所述第二孔段共同形成所述粒子束通道。
  33. 根据权利要求28所述的粒子束偏转器的制作方法，其特征在于，所述提供半导体衬底之后，还包括：
    在所述底层硅背离所述氧化层的表面采用半导体工艺的前段工艺沿所述第一方向加工形成控制电路；
    在所述底层硅背离所述氧化层的表面采用半导体工艺的后段工艺形成多个互连线，所述多个互连线与所述多个第一部分对应设置，每个所述互连线的一端与所述多个第一部分中对应的所述第一部分电连接，每个所述互连线的另一端与所述控制电路电连接。
  34. 根据权利要求33所述的粒子束偏转器的制作方法，其特征在于，所述在所述底层硅背离所述氧化层的表面采用半导体工艺的后段工艺形成多个互连线之前，还包括：
    在所述外腔、所述内腔及所述多个第一部分中相邻所述第一部分之间的间隙中填充绝缘介质块。
  35. 根据权利要求34所述的粒子束偏转器的制作方法，其特征在于，所述在所述底层硅背离所述氧化层的表面采用半导体工艺的后段工艺形成多个互连线之后，还包括：
    在所述底层硅背离所述氧化层的表面上沉积第二绝缘介质层，以包裹所述多个互连线。
  36. 根据权利要求35所述的粒子束偏转器的制作方法，其特征在于，所述在所述半导体衬底中制备粒子束通道，包括：
    沿所述内腔的轴向对所述第二绝缘介质层进行刻蚀，以形成所述粒子束通道的第一孔段；
    对所述内腔中的所述绝缘介质块进行刻蚀，以形成所述粒子束通道的第二孔段；
    沿内腔的轴向对所述氧化层及所述顶层硅进行刻蚀，以形成所述粒子束通道的第三孔段；
    所述第一孔段、所述第二孔段及所述第三孔段共同形成所述粒子束通道。
  37. 根据权利要求34-36任一项所述的粒子束偏转器的制作方法，其特征在于，所 述在所述底层硅背离所述氧化层的表面上沉积第二绝缘介质层之前，还包括：
    对所述多个第一部分中相邻所述第一部分之间的所述绝缘介质块进行刻蚀，以去除所述多个第一部分中相邻所述第一部分之间的所述绝缘介质块。
  38. 根据权利要求21-37任一项所述的粒子束偏转器的制作方法，其特征在于，所述在所述半导体衬底中制备粒子束通道之后，还包括：
    在所述第一部分的表面上沉积导电层。
CN202180102063.6A 2021-09-24 2021-09-24 带电粒子束系统、粒子束偏转器及其制作方法 Pending CN117957630A (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/CN2021/120344 WO2023044760A1 (zh) 2021-09-24 2021-09-24 带电粒子束系统、粒子束偏转器及其制作方法

Publications (1)

Publication Number Publication Date
CN117957630A true CN117957630A (zh) 2024-04-30

Family

ID=85719209

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202180102063.6A Pending CN117957630A (zh) 2021-09-24 2021-09-24 带电粒子束系统、粒子束偏转器及其制作方法

Country Status (2)

Country Link
CN (1) CN117957630A (zh)
WO (1) WO2023044760A1 (zh)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6953938B2 (en) * 2002-10-03 2005-10-11 Canon Kabushiki Kaisha Deflector, method of manufacturing deflector, and charged particle beam exposure apparatus
JP2004165076A (ja) * 2002-11-15 2004-06-10 Advantest Corp 偏向器の製造方法、偏向器、及び露光装置
JP4477435B2 (ja) * 2004-06-29 2010-06-09 キヤノン株式会社 偏向器作製方法、荷電粒子線露光装置及びデバイス製造方法
JP2007019248A (ja) * 2005-07-07 2007-01-25 Canon Inc 偏向器、荷電粒子線露光装置およびデバイス製造方法

Also Published As

Publication number Publication date
WO2023044760A1 (zh) 2023-03-30

Similar Documents

Publication Publication Date Title
CN102668015B (zh) 带电粒子多子射束光刻系统、调节装置及其制造方法
US20230238215A1 (en) Charged-particle multi-beam column, charged-particle multi-beam column array, inspection method
KR20230123975A (ko) 전자 렌즈
JP7331129B2 (ja) 内蔵電圧発生器を備えたｍｅｍｓ画像形成素子
WO2021204734A1 (en) Charged particle assessment tool, inspection method
JP2024105368A (ja) 検査装置
CN111989761B (zh) 用于大型活动区域的高速检测器的像素形状和分区形状选择
KR20240046540A (ko) 하전 입자 빔에 영향을 미치는 정전 디바이스
JP2024050537A (ja) 静電レンズ設計
KR20230067619A (ko) 대물 렌즈 어레이 어셈블리, 전자-광학 시스템, 전자-광학 시스템 어레이, 포커싱 방법, 대물 렌즈 배열
WO2021165134A1 (en) Charged particle assessment tool, inspection method
CN117957630A (zh) 带电粒子束系统、粒子束偏转器及其制作方法
US20230124558A1 (en) Beam manipulator in charged particle-beam exposure apparatus
US20240355575A1 (en) Beam manipulator in charged particle-beam apparatus
US20240264099A1 (en) Detector assembly, charged particle device, apparatus, and methods
TWI769568B (zh) 用於高速應用之大主動區域偵測器封裝
WO2023126116A1 (en) A beam manipulator in charged particle-beam apparatus
JP2024529159A (ja) 集束能力が増大したマルチビーム生成ユニット
WO2024132486A1 (en) Charged particle device and charged particle apparatus
TW202410107A (zh) 電子光學組件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination