CN117954315A - 移除栅极上硬掩模的方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 48
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 48
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 45
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 27
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims abstract description 14
- 239000007864 aqueous solution Substances 0.000 claims abstract description 11
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 9
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 8
- 238000004140 cleaning Methods 0.000 claims description 9
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 8
- 239000000243 solution Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 10
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- GPXJNWSHGFTCBW-UHFFFAOYSA-N Indium phosphide Chemical compound [In]#P GPXJNWSHGFTCBW-UHFFFAOYSA-N 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
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- Inorganic Chemistry (AREA)
- Weting (AREA)
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Abstract
本发明公开一种移除栅极上硬掩模的方法，其包含提供一栅极电极，一硬掩模接触栅极电极的顶面，一第一氧化硅间隙壁、一第一氮化硅间隙壁、一第二氧化硅间隙壁和一虚置氮化硅间隙壁堆叠在栅极电极的侧壁和硬掩模的侧壁上，然后进行一蚀刻制作工艺，蚀刻制作工艺包含利用磷酸水溶液完全移除虚置氮化硅间隙壁和硬掩模，其中磷酸水溶液的氧化硅对氮化硅的蚀刻选择比介于1:600至1:700之间，在蚀刻制作工艺中至少部分的第二氧化硅间隙壁被保留，最后形成一第二氮化硅间隙壁接触第二氧化硅间隙壁。
Description
技术领域
本发明涉及一种移除栅极上硬掩模的方法，特别是涉及利用高选择比的磷酸水溶液移除栅极上硬掩模的方法。
背景技术
半导体集成电路(integrated circuits,IC)产业历经快速地成长，随着在集成电路的材料与设计中科技的进步，每一个世代都具有比先前世代更小更复杂的集成电路。然而，这样的优势却也增加了制作工艺的复杂性，为了实现这些优势，集成电路的制作工艺也需要同步地发展。随着集成电路改革的进展，已普遍地提高元件密度，并且减少几何尺寸。
除了提高集成度之外，减少成本也是半导体业界的目标之一，在晶体管的制作包含了多道程序，例如光刻、蚀刻、沉积、掺质注入等，为了降低制作工艺成本，减少制作工艺步骤为其中一种方式。
发明内容
有鉴于此，本发明提供一种移除栅极上硬掩模的方法，以简化制作工艺步骤。
根据本发明的一优选实施例，一种移除栅极上硬掩模的方法包含提供一栅极电极，一硬掩模接触栅极电极的顶面，一第一氧化硅间隙壁、一第一氮化硅间隙壁、一第二氧化硅间隙壁和一虚置氮化硅间隙壁由接近栅极电极至远离栅极电极的顺序依序堆叠在栅极电极的侧壁和硬掩模的侧壁上，其中第一氧化硅间隙壁接触栅极电极，然后进行一蚀刻制作工艺，蚀刻制作工艺包含利用磷酸水溶液完全移除虚置氮化硅间隙壁和硬掩模，其中磷酸水溶液的氧化硅对氮化硅的蚀刻选择比介于1:600至1:700之间，在蚀刻制作工艺中至少部分的第二氧化硅间隙壁被保留，最后形成一第二氮化硅间隙壁接触第二氧化硅间隙壁。
为让本发明的上述目的、特征及优点能更明显易懂，下文特举优选实施方式，并配合所附的附图，作详细说明如下。然而如下的优选实施方式与附图仅供参考与说明用，并非用来对本发明加以限制者。
附图说明
图1至图4为本发明的一优选实施例所绘示的一种移除栅极上硬掩模的方法的示意图；
图5为本发明的一优选实施例所绘示的移除栅极上硬掩模的方法的流程图。
主要元件符号说明
10:基底
12:栅极电极
14:栅极介电层
16:硬掩模
A1:第一氧化硅间隙壁
A2:第二氧化硅间隙壁
B1:第一氮化硅间隙壁
B2:第二氧化硅间隙壁
D:虚置氮化硅间隙壁
G:栅极
S1:蚀刻制作工艺
S2:清洗制作工艺
S3:氮化硅间隙壁制作工艺
具体实施方式
图1至图4为根据本发明的一优选实施例所绘示的一种移除栅极上硬掩模的方法。图5为根据本发明的一优选实施例所绘示的移除栅极上硬掩模的方法的流程图。
如图1，首先提供一基底10，一栅极电极12设置在基底10上，在栅极电极12和基底10之间设置有一栅极介电层14，栅极电极12和栅极介电层14共同组成一栅极G，基底10包含一硅基底、一锗基底、一砷化镓基底、一硅锗基底、一磷化铟基底、一氮化镓基底、一碳化硅基底或是一硅覆绝缘(silicon on insulator,SOI)基底，一硬掩模16接触栅极电极12的顶面，一第一氧化硅间隙壁A1、一第一氮化硅间隙壁B1、一第二氧化硅间隙壁A2和一虚置氮化硅间隙壁D由接近栅极电极12至远离栅极电极12的顺序依序堆叠在栅极电极12的侧壁和硬掩模16的侧壁上，其中第一氧化硅间隙壁A1接触栅极电极12的侧壁以及硬掩模16的侧壁，第一氮化硅间隙壁B1接触第一氧化硅间隙壁A1和第二氧化硅间隙壁A2，虚置氮化硅间隙壁D接触第二氧化硅间隙壁A2，根据本发明的一优选实施例，第一氧化硅间隙壁A1和第二氧化硅间隙壁A2为L型。第一氧化硅间隙壁A1和第二氧化硅间隙壁A2是使用氧化硅制作，硬掩模16、第一氮化硅间隙壁B1和虚置氮化硅间隙壁D是使用氮化硅制作。
请参阅图2和图5，进行一蚀刻制作工艺S1，蚀刻制作工艺S1包含利用磷酸水溶液完全移除虚置氮化硅间隙壁D和硬掩模16，其中磷酸水溶液的氧化硅对氮化硅的蚀刻选择比介于1:600至1:700之间，在蚀刻制作工艺S1中至少部分的第二氧化硅间隙壁A2被保留，详细来说，由于本发明调低磷酸水溶液的对氧化硅的蚀刻率并且使磷酸水溶液对氮化硅的蚀刻率提高，因此在蚀刻制作工艺S1时可以完全移除硬掩模16以及虚置氮化硅间隙壁D，并且第二氧化硅间隙壁A2可以只有表面些微被薄化，但还是保留第二氧化硅间隙壁A2原始的轮廓，由于在蚀刻制作工艺S1时第二氧化硅间隙壁A2依然贴覆在第一氮化硅间隙壁B1上，因此第一氮化硅间隙壁B1在蚀刻制作工艺S1时不会接触到磷酸水溶液，所以第一氮化硅间隙壁B1在蚀刻制作工艺S1时不会被蚀刻，换而言之，位于栅极电极12的侧壁上的第一氧化硅间隙壁A1、位于栅极电极12的侧壁上的第一氮化硅间隙壁B1和位于栅极电极12的侧壁上的第二氧化硅间隙壁A2在蚀刻制作工艺S1中都被保留。
如图3和图5所示，选择性地进行一清洗制作工艺S2，清洗制作工艺S2包含以氢氟酸水溶液清洗栅极电极12和第二氧化硅间隙壁A2以去除栅极电极12和第二氧化硅间隙壁A2上的缺陷。清洗制作工艺S2的另一功能为修整第二氧化硅间隙壁A2，若是在蚀刻制作工艺S1之后发现第二氧化硅间隙壁A2的厚度太厚，便可利用清洗制作工艺S2中的氢氟酸水溶液薄化第二氧化硅间隙壁A2，若是第二氧化硅间隙壁A2的厚度适当，就可省略清洗制作工艺S2。
如图4和图5所示，进行一氮化硅间隙壁制作工艺S3，以形成一第二氮化硅间隙壁B2接触第二氧化硅间隙壁A2，此时本发明的移除栅极上硬掩模的方法业已完成。
本发明调整磷酸水溶液的氧化硅对氮化硅的蚀刻选择比为1:600至1:700之间，在去除栅极G上的硬掩模16的同时，保留第二氧化硅间隙壁A2，如此被第二氧化硅间隙壁A2覆盖的第一氮化硅间隙壁B1就不会接触到磷酸水溶液，因此可以保留下来，如此一来就不需重新制作第一氮化硅间隙壁B1，因而可节省制作工艺步骤。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。
Claims (5)
1.一种移除栅极上硬掩模的方法，包含：
提供栅极电极，硬掩模接触该栅极电极的顶面，第一氧化硅间隙壁、第一氮化硅间隙壁、第二氧化硅间隙壁和虚置氮化硅间隙壁由接近该栅极电极至远离该栅极电极的顺序依序堆叠在该栅极电极的侧壁和该硬掩模的侧壁上，其中该第一氧化硅间隙壁接触该栅极电极；
进行蚀刻制作工艺，该蚀刻制作工艺包含利用磷酸水溶液完全移除该虚置氮化硅间隙壁和该硬掩模，其中该磷酸水溶液的氧化硅对氮化硅的蚀刻选择比介于1:600至1:700之间，在该蚀刻制作工艺中至少部分的该第二氧化硅间隙壁被保留；以及
形成第二氮化硅间隙壁接触该第二氧化硅间隙壁。
2.如权利要求1所述的移除栅极上硬掩模的方法，其中在该蚀刻制作工艺中，位于该栅极电极的侧壁上的该第一氧化硅间隙壁、位于该栅极电极的侧壁上的该第一氮化硅间隙壁和位于该栅极电极的侧壁上的该第二氧化硅间隙壁被保留。
3.如权利要求1所述的移除栅极上硬掩模的方法，还包含在该蚀刻制作工艺之后以及形成该第二氮化硅间隙壁之前，进行清洗制作工艺以氢氟酸水溶液清洗该栅极电极和该第二氧化硅间隙壁。
4.如权利要求3所述的移除栅极上硬掩模的方法，其中在该清洗制作工艺中，以氢氟酸水溶液薄化该第二氧化硅间隙壁。
5.如权利要求1所述的移除栅极上硬掩模的方法，其中该硬掩模包含氮化硅。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211335978.4A CN117954315A (zh) | 2022-10-28 | 2022-10-28 | 移除栅极上硬掩模的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202211335978.4A CN117954315A (zh) | 2022-10-28 | 2022-10-28 | 移除栅极上硬掩模的方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117954315A true CN117954315A (zh) | 2024-04-30 |
Family
ID=90796795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202211335978.4A Pending CN117954315A (zh) | 2022-10-28 | 2022-10-28 | 移除栅极上硬掩模的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117954315A (zh) |
-
2022
- 2022-10-28 CN CN202211335978.4A patent/CN117954315A/zh active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |