CN117909275B - 一种同时兼容多种接口的电路 - Google Patents
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Abstract
一种同时兼容多种接口的方法、电路、系统及存储介质，涉及信号设备和装置技术领域。方法包括：判断预设电源的电压是否符合满足LPC模式的第一电压或满足eSPI模式的第二电压；在符合第一电压的情况下，切换成第一电路，使输出数据通过第一电路以第一预设频率输出至输出驱动；在符合第二电压的情况下，降低信号传输延时时间，使输出数据的传输频率从第一预设频率改变成第二预设频率，第二预设频率高于第一预设频率；并切换成第二电路，使输出数据通过第二电路以第二预设频率输出至输出驱动。该方法提高了缓冲器的兼容性与灵活性，只需一个I/O缓冲器即可支持两种不同电压和传输速度的接口，而不是两个专用的EC芯片，降低硬件成本和设计复杂性。
Description
技术领域
本申请涉及信号设备和装置技术领域，尤其涉及一种同时兼容多种接口的方法、电路、系统及存储介质。
背景技术
随着信息技术的发展，电子设备需要同时支持多种通信接口以确保与不同厂商的兼容性。在现代电子通信中，接口标准的多样化要求设备能够适应各种数据传输模式和电气参数标准。例如，个人计算机领域中的芯片组(PCH)和嵌入式控制器(EC)之间常使用专用接口进行通信，如Intel的1.8V eSPI接口和AMD/Intel的3.3V LPC接口。
相关技术中，参考图2，为eSPI专用I/O缓冲器的电路图，其原理为输出数据依次通过电平转换器、1.8V控制单元、1.8V输出驱动、输出至I/O焊盘上，同理，参考图3，为LPC接口专用I/O缓冲器的电路图，其原理为输出数据依次通过电平转换器、3.3V控制单元、3.3V输出驱动、输出至I/O焊盘上，由于1.8V eSPI接口、3.3V LPC接口在输出速度和电压要求上存在差异，因此对应的缓冲器实现和集成通常是独立和专用的。因此想同时实现eSPI、LPC接口的I/O缓冲器，必需要两个EC芯片(嵌入式控制芯片)才能实现，进而增加了硬件成本和设计复杂性。
发明内容
本申请提供了一种同时兼容多种接口的方法、电路、系统及可读存储介质，用于降低硬件成本和设计复杂性。
第一方面，本申请提供了一种同时兼容多种接口的方法，应用于同时满足eSPI模式和LPC模式的多功能宽电压的I/O缓冲器，方法包括：
判断预设电源的电压是否符合满足LPC模式的第一电压或满足eSPI模式的第二电压；
在符合第一电压的情况下，切换成第一电路，使输出数据通过第一电路以第一预设频率输出至输出驱动；
在符合第二电压的情况下，降低信号传输延时时间，使输出数据的传输频率从第一预设频率改变成第二预设频率，第二预设频率高于第一预设频率；并切换成第二电路，使输出数据通过第二电路以第二预设频率输出至输出驱动。
在上述实施例中，通过自动判断电源电压并根据检测结果切换电路，并根据不同的电路调整输出数据的传输频率，优化信号传输，提高了缓冲器的兼容性与灵活性，只需一个I/O缓冲器即可支持两种不同电压和传输速度的接口，而不是两个专用的EC芯片，降低硬件成本和设计复杂性。
结合第一方面的一些实施例，在一些实施例中，判断预设电源的电压是否符合满足LPC模式的第一电压或满足eSPI模式的第二电压的步骤之后，方法还包括：
在均不符合第一电压和第一电压的情况下，同时关闭第一电路和第一电路，使预设电源直接连接输出驱动进入GPIO模式。
在上述实施例中，其在不满足LPC模式或eSPI模式的特定电压要求时，能够自动关闭第一电路和第二电路，将预设电源直接连接至输出驱动以进入GPIO模式，实现增加了缓冲器的应用场景，提升了缓冲器的灵活性和实用性。
第二方面，本申请实施例提供了一种同时兼容多种接口的电路，适用于第一方面的方法，包括：电平检测模块、第一电路、第二电路、低延时电平转换器、输出驱动、焊盘；
电平检测模块的检测端连接预设电源、对比端连接参考电源、输出端分别连接第一电路、第二电路；
低延时电平转换器分别通过第一电路连接输出驱动、第二电路连接输出驱动；
输出驱动连接焊盘。
在上述实施例中，通过自动判断电源电压并根据检测结果切换电路，并根据不同的电路调整输出数据的传输频率，优化信号传输，提高了缓冲器的兼容性与灵活性，只需一个I/O缓冲器即可支持两种不同电压和传输速度的接口，而不是两个专用的EC芯片，降低硬件成本和设计复杂性。
结合第二方面的一些实施例，在一些实施例中，电平检测模块的输出端还连接输出驱动。
在上述实施例中，其在不满足LPC模式或eSPI模式的特定电压要求时，能够自动关闭第一电路和第二电路，将预设电源直接连接至输出驱动以进入GPIO模式，实现增加了缓冲器的应用场景，提升了缓冲器的灵活性和实用性。
结合第二方面的一些实施例，在一些实施例中，第二电路具体包括：反相器INV1、反相器INV2、反相器INV3、反相器INV4、反相器组A1、反相器组A2、NOR逻辑门、NAND逻辑门；
输出接口IN一路通过反相器INV1连接NOR逻辑门的一端，另一路通过反相器INV1连接NAND逻辑门的一端；
使能输出接口OE一路通过反相器INV2连接NOR逻辑门的另一端，另一路依次通过反相器INV3、反相器INV4连接NAND逻辑门的另一端；
NOR逻辑门的输出端通过反相器组A1连接接口PDR；
NAND逻辑门的输出端通过反相器组A2连接接口NDR；
输出接口IN连接低延时电平转换器，使能输出接口OE连接电平检测模块，接口PDR和接口NDR均连接输出驱动。
在上述实施例中，通过反相器来获得最小的延迟时间，该电路设计确保了从IN端到PDR和NDR端的信号传输具有极低的延迟，满足eSPI模式的输出速度的要求。
结合第二方面的一些实施例，在一些实施例中，反相器组A1包括若干个依次连接的反相器，每个相邻的反相器在其驱动能力上呈指数级递增。
在上述实施例中，通过将若干个反相器依次连接，并且每个相邻反相器的驱动能力呈指数级递增，该设计有效地放大了最终输出信号的驱动力，使得电路可以驱动更高负载的电器元件。
结合第二方面的一些实施例，在一些实施例中，第一电路中的器件为第三电压设计，且适配第一电压，第三电压位于第一电压与第二电压之间；
第二电路中的器件为第三电压设计，且适配第二电压。
在上述实施例中，第一电路中的器件和第二电路中的器件作为第三电压设计，作为统一的设计标准可能有助于减少器件种类，同时将第一电路的器件设计为适配第一电压，以及第二电路的器件适配第二电压，这种设计确保了电路在不同电压级别之间能够有效工作，增加了电路的兼容性和应用范围。
第三方面，本申请实施例提供了一种同时兼容多种接口的系统，包括：
判断模块，用于判断预设电源的电压是否符合满足LPC模式的第一电压或满足eSPI模式的第二电压；
第一切换模块，用于在符合第一电压的情况下，切换成第一电路，使输出数据通过第一电路以第一预设频率输出至输出驱动；
第二切换模块，用于在符合第二电压的情况下，降低信号传输延时时间，使输出数据的传输频率从第一预设频率改变成第二预设频率，第二预设频率高于第一预设频率；并切换成第二电路，使输出数据通过第二电路以第二预设频率输出至输出驱动。
结合第三方面的一些实施例，在一些实施例中，系统还包括：
第三切换模块，用于在均不符合第一电压和第一电压的情况下，同时关闭第一电路和第一电路，使预设电源直接连接输出驱动进入GPIO模式。
第四方面，本申请实施例提供了一种同时兼容多种接口的系统，该系统包括：一个或多个处理器和存储器；
该存储器与该一个或多个处理器耦合，该存储器用于存储计算机程序代码，该计算机程序代码包括计算机指令，该一个或多个处理器调用该计算机指令以使得该同时兼容多种接口的系统执行如第一方面以及第一方面中任一可能的实现方式描述的方法。
第五方面，本申请实施例提供一种包含指令的计算机程序产品，当上述计算机程序产品在服务器上运行时，使得上述服务器执行如第一方面以及第一方面中任一可能的实现方式描述的方法。
第六方面，本申请实施例提供一种计算机可读存储介质，包括指令，当上述指令在同时兼容多种接口的系统上运行时，使得上述同时兼容多种接口的系统执行如第一方面以及第一方面中任一可能的实现方式描述的方法。
可以理解地，上述第二方面提供的同时兼容多种接口的电路、第三方面提供的同时兼容多种接口的系统、第四方面提供的同时兼容多种接口的系统、第五方面提供的计算机程序产品和第六方面提供的计算机存储介质均用于执行本申请实施例所提供的同时兼容多种接口的方法。因此，其所能达到的有益效果可参考对应方法中的有益效果，此处不再赘述。
本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：
1、本申请提供的同时兼容多种接口的方法，通过自动判断电源电压并根据检测结果切换电路，并根据不同的电路调整输出数据的传输频率，优化信号传输，提高了缓冲器的兼容性与灵活性，只需一个I/O缓冲器即可支持两种不同电压和传输速度的接口，而不是两个专用的EC芯片，降低硬件成本和设计复杂性。
2、本申请提供的同时兼容多种接口的方法，其在不满足LPC模式或eSPI模式的特定电压要求时，能够自动关闭第一电路和第二电路，将预设电源直接连接至输出驱动以进入GPIO模式，实现增加了缓冲器的应用场景，提升了缓冲器的灵活性和实用性。
附图说明
图1为本申请提供的同时兼容多种接口的方法的一个流程示意图。
图2为本申请提供的eSPI专用I/O缓冲器的电路图。
图3为本申请提供的LPC接口专用I/O缓冲器的电路图。
图4为本申请提供的同时兼容多种接口电路的电路图。
图5为本申请提供的同时兼容多种接口电路中第二电路的电路图。
图6为本申请提供的同时兼容多种接口的系统的模块化虚拟装置的示意图。
图7为本申请提供的同时兼容多种接口的系统的实体装置的示意图。
具体实施方式
本申请以下实施例中所使用的术语只是为了描述特定实施例的目的，而并非旨在作为对本申请的限制。如在本申请的说明书和所附权利要求书中所使用的那样，单数表达形式“一个”、“一种”、“所述”、“上述”、“该”和“这一”旨在也包括复数表达形式，除非其上下文中明确地有相反指示。还应当理解，本申请中使用的术语“和/或”是指包含一个或多个所列出项目的任何或所有可能组合。
以下，术语“第一”、“第二”仅用于描述目的，而不能理解为暗示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征，在本申请实施例的描述中，除非另有说明，“多个”的含义是两个或两个以上。
下面对本实施例中同时兼容多种接口的方法进行描述：
如图1所示，图1为本申请提供的同时兼容多种接口的方法的一个流程示意图。
S101、判断预设电源的电压是否符合满足LPC模式的第一电压或满足eSPI模式的第二电压。在符合第一电压的情况下，执行步骤S102，在符合第二电压的情况下，执行步骤S103。
需要说明的是，预设电源为I/O电源的电压，同时I/O电源的电压也用于决定缓冲器应当进入的工作模式。实际的使用过程中，第一电压设定为3.3V，第二电压设定为1.8V。
一个具体的实施例，可以通过一个电平检测模块，该模块负责判别I/O电源电压是3.3V还是1.8V。这个模块可直接与I/O电源线路相连，实时监测I/O电源电压，这样能够根据电平检测模块提供的信息，即时决定缓冲器应当采取的工作模式。
另一个具体的实施例，可以通过集成的电压传感器，这种传感器可以与I/O电源直接相连，并能够实时监测其电压水平。当然在另一些实施例中，还可以采取其他的方式，此处不做限定。
S102、在符合第一电压的情况下，切换成第一电路，使输出数据通过第一电路以第一预设频率输出至输出驱动。
在一些实施例中，可以通过控制接口，激活第一电路，也可以通过电子开关或继电器被用来切断与第二电路的连接，同时建立第一电路的电路路径，此处不做限定。
在一些实施例中，第一电路可以为相关技术中LPC中的相关电路，里面的器件为3.3V器件。
在优选的实施例中，第一电路可以为相关技术中LPC中的相关电路，但其中的器件为2.5over drive3.3V器件，具体的修改将结合下述优选的实施例说明，此处不再赘述。
S103、在符合第二电压的情况下，降低信号传输延时时间，使输出数据的传输频率从第一预设频率改变成第二预设频率，第二预设频率高于第一预设频率；并切换成第二电路，使输出数据通过第二电路以第二预设频率输出至输出驱动。
在实际的使用过程中，eSPI模式的输出速度要高于LPC模式的输出速度，即66MHz大于33MHz，由上述实施例可知，第二电压是为eSPI模式设定的电压，而第一电压则适用于LPC模式，整个电路满足LPC模式的速度要求，即33MHz，但它却不符合eSPI模式所需的66MHz的速度标准。
在一些实施例中，信号传输延时的降低是通过优化传输路径和使用低延时电路组件来实现的。例如，可以使用更短的传输线，或者更快速的逻辑门来减少传输过程中的延迟。
在另一些实施例中，采用反相器来降低信号传输的延时。
在一些实施例中，第二电路可以为相关技术中eSPI中的相关电路，里面的器件为1.8V器件。
在优选的实施例中，第一电路可以为相关技术中eSPI中的相关电路，但其中的器件为2.5V underdrive 1.8V器件，因为eSPI中的相关电路和LPC中的相关电路为同一电路，因此使用2.5V作为统一的设计标准可能有助于减少器件种类，同时第一电路主要在3.3V使用，因此采用2.5over drive3.3V设计，同时第二电路主要在1.8V使用，因此采用2.5Vunderdrive 1.8V设计。
可见，通过自动判断电源电压并根据检测结果切换电路，并根据不同的电路调整输出数据的传输频率，优化信号传输，提高了缓冲器的兼容性与灵活性，只需一个I/O缓冲器即可支持两种不同电压和传输速度的接口，而不是两个专用的EC芯片，降低硬件成本和设计复杂性。
在实际的使用过程中，缓冲器在电子设计中通常承担多种基本功能，为了有效地实现这些功能，则可能需在GPIO模式下单独集成一个EC芯片至相关电路。此外，不管是eSPI还是LPC相关电路，都有可能需要并入GPIO模式才能完成通用目的，尽管这种并入可能导致电路设计的冗余性增加。
因此，在另一些实施例中，还包括：
S104、在均不符合第一电压和第一电压的情况下，同时关闭第一电路和第一电路，使预设电源直接连接输出驱动进入GPIO模式。
GPIO(General Purpose Input/Output)模式是指微控制器、微处理器或其他集成电路上的引脚可以被编程为输入或输出以用于通用目的一种功能。GPIO引脚非常灵活，可以根据需要被配置和使用，以适应各种不同的用途和应用场景。
可见，其在不满足LPC模式或eSPI模式的特定电压要求时，能够自动关闭第一电路和第二电路，将预设电源直接连接至输出驱动以进入GPIO模式，实现增加了缓冲器的应用场景，提升了缓冲器的灵活性和实用性。
下述为本申请的电路实施例，可以用于执行本申请方法实施例。
参考图4，图4为本申请提供的同时兼容多种接口电路的电路图。
本申请实施例提供了一种同时兼容多种接口的电路，适用于第一方面的方法，包括：电平检测模块、第一电路、第二电路、低延时电平转换器、输出驱动、焊盘；
电平检测模块的检测端连接预设电源、对比端连接参考电源、输出端分别连接第一电路、第二电路；
电平检测模块负责监测来自预设电源的电压，并与参考电源的电压进行比对。电平检测模块的检测端直接连接预设电源。电平检测模块的对比端连接到稳定的参考电源，这通常是固定电压，用于确定预设电源的标准。在一些实施例中，可以采用比较器电路，通过设置适当的阈值，快速判断输入信号是否达到预期电平。当检测到的电平超过阈值时，电平检测模块将输出信号至第一电路或第二电路，以便进一步处理。
低延时电平转换器分别通过第一电路连接输出驱动、第二电路连接输出驱动；
电平检测模块接收输入数据，输入数据可能来自各种数据源，如传感器、微控制器、其他电子设备或数据通信接口，此处不做限定。电平检测模块需要将输入数据在不同电平标准间转换。
输出驱动连接焊盘。
可见，通过自动判断电源电压并根据检测结果切换电路，并根据不同的电路调整输出数据的传输频率，优化信号传输，提高了缓冲器的兼容性与灵活性，只需一个I/O缓冲器即可支持两种不同电压和传输速度的接口，而不是两个专用的EC芯片，降低硬件成本和设计复杂性。
在实际的使用过程中，缓冲器在电子设计中通常承担多种基本功能，为了有效地实现这些功能，则可能需在GPIO模式下单独集成一个EC芯片至相关电路。此外，不管是eSPI还是LPC相关电路，都有可能需要并入GPIO模式才能完成通用目的，尽管这种并入可能导致电路设计的冗余性增加。
因此，在一些实施例中，电平检测模块的输出端还连接输出驱动。
可见，其在不满足LPC模式或eSPI模式的特定电压要求时，能够自动关闭第一电路和第二电路，将预设电源直接连接至输出驱动以进入GPIO模式，实现增加了缓冲器的应用场景，提升了缓冲器的灵活性和实用性。
参考图5，图5为本申请提供的同时兼容多种接口电路中第二电路的电路图。
在一些实施例中，第二电路具体包括：反相器INV1、反相器INV2、反相器INV3、反相器INV4、反相器组A1、反相器组A2、NOR逻辑门、NAND逻辑门；
输出接口IN一路通过反相器INV1连接NOR逻辑门的一端，另一路通过反相器INV1连接NAND逻辑门的一端；
使能输出接口OE一路通过反相器INV2连接NOR逻辑门的另一端，另一路依次通过反相器INV3、反相器INV4连接NAND逻辑门的另一端；
NOR逻辑门的输出端通过反相器组A1连接接口PDR；
NAND逻辑门的输出端通过反相器组A2连接接口NDR；
输出接口IN连接低延时电平转换器，使能输出接口OE连接电平检测模块，接口PDR和接口NDR均连接输出驱动。
可见，通过反相器来获得最小的延迟时间，该电路设计确保了从IN端到PDR和NDR端的信号传输具有极低的延迟，满足eSPI模式的输出速度的要求。
在一些实施例中，反相器组A1包括若干个依次连接的反相器，每个相邻的反相器在其驱动能力上呈指数级递增。具体为X1、X2、X4、X8的反相器。
一个具体的实施例中，在设计反相器组A1之前，首先需要定义每个反相器的驱动能力。驱动能力通常由扇出能力(能够驱动后续标准负载的数量)来衡量。在本实施例中，70假设X1具有单位驱动能力(单位扇出)，则X2、X3、X4的驱动能力分别为X1的2、4、8倍。X1作为第一级反相器，具有最小的驱动能力，它接收输入信号并开始信号的初步反相过程。X2具有比X1高一级数量级的驱动能力，接收来自X1的信号，并进一步增强该信号。X3的驱动能力是X2的数倍，它能够处理更高负载的信号，同时保持信号质量。X4作为最后一级反相器，具有最大的驱动能力，它确保输出信号能够驱动下一级电路或负载。
在上述实施例中，通过将若干个反相器依次连接，并且每个相邻反相器的驱动能力呈指数级递增，该设计有效地放大了最终输出信号的驱动力，使得电路可以驱动更高负载的电器元件。
结合第二方面的一些实施例，在一些实施例中，第一电路中的器件为第三电压设计，且适配第一电压，第三电压位于第一电压与第二电压之间；
第二电路中的器件为第三电压设计，且适配第二电压。
可见，第一电路中的器件和第二电路中的器件作为第三电压设计，作为统一的设计标准可能有助于减少器件种类，同时将第一电路的器件设计为适配第一电压，以及第二电路的器件适配第二电压，这种设计确保了电路在不同电压级别之间能够有效工作，增加了电路的兼容性和应用范围。
下述为本申请的装置实施例，可以用于执行本申请方法实施例。对于本申请装置实施例中未披露的细节，请参照本申请方法实施例。
参考图6，本申请实施例提供了一种同时兼容多种接口的系统，同时兼容多种接口的系统包括：
判断模块601，用于判断预设电源的电压是否符合满足LPC模式的第一电压或满足eSPI模式的第二电压；
第一切换模块602，用于在符合第一电压的情况下，切换成第一电路，使输出数据通过第一电路以第一预设频率输出至输出驱动；
第二切换模块603，用于在符合第二电压的情况下，降低信号传输延时时间，使输出数据的传输频率从第一预设频率改变成第二预设频率，第二预设频率高于第一预设频率；并切换成第二电路，使输出数据通过第二电路以第二预设频率输出至输出驱动。
在一些实施例中，系统还包括：
第三切换模块，用于在均不符合第一电压和第一电压的情况下，同时关闭第一电路和第一电路，使预设电源直接连接输出驱动进入GPIO模式。
本申请还公开一种同时兼容多种接口的系统。参照图7，为本申请提供的同时兼容多种接口的系统的实体装置的示意图。该计算机700可以包括：至少一个处理器701，至少一个网络接口704，用户接口703，存储器705，至少一个通信总线702。
其中，通信总线702用于实现这些组件之间的连接通信。
其中，用户接口703可以包括显示屏(Display)、摄像头(Camera)，可选用户接口703还可以包括标准的有线接口、无线接口。
其中，网络接口704可选的可以包括标准的有线接口、无线接口(如WI-FI接口)。
其中，处理器701可以包括一个或者多个处理核心。处理器701利用各种接口和线路连接整个服务器内的各个部分，通过运行或执行存储在存储器705内的指令、程序、代码集或指令集，以及调用存储在存储器705内的数据，执行服务器的各种功能和处理数据。可选的，处理器701可以采用数字信号处理(DigitalSignalProcessing，DSP)、现场可编程门阵列(Field-ProgrammableGa teArray，FPGA)、可编程逻辑阵列(ProgrammableLogicArray，PLA)中的至少一种硬件形式来实现。处理器701可集成中央处理器(CentralProcessingUni t，CPU)、图像处理器(GraphicsProcessingUnit，GPU)和调制解调器等中的一种或几种的组合。其中，CPU主要处理操作系统、用户界面和应用程序等；GPU用于负责显示屏所需要显示的内容的渲染和绘制；调制解调器用于处理无线通信。可以理解的是，上述调制解调器也可以不集成到处理器701中，单独通过一块芯片进行实现。
其中，存储器705可以包括随机存储器(RandomAccessMemory，RAM)，也可以包括只读存储器(Read-OnlyMemory)。可选的，该存储器705包括非瞬时性计算机可读介质(non-transitorycomputer-readablestoragemedium)。存储器705可用于存储指令、程序、代码、代码集或指令集。存储器705可包括存储程序区和存储数据区，其中，存储程序区可存储用于实现操作系统的指令、用于至少一个功能的指令(比如触控功能、声音播放功能、图像播放功能等)、用于实现上述各个方法实施例的指令等；存储数据区可存储上面各个方法实施例中涉及的数据等。存储器705可选的还可以是至少一个位于远离前述处理器701的存储装置。参照图7，作为一种计算机存储介质的存储器705中可以包括操作系统、网络通信模块、用户接口模块以及同时兼容多种接口的应用程序。
在图7所示的计算机700中，用户接口703主要用于为用户提供输入的接口，获取用户输入的数据；而处理器701可以用于调用存储器705中存储的同时兼容多种接口的应用程序，当由一个或多个处理器701执行时，使得计算机700执行如上述实施例中一个或多个所述的方法。需要说明的是，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必需的。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
在本申请所提供的几种实施方式中，应该理解到，所披露的装置，可通过其他的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另一点，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些服务接口，装置或单元的间接耦合或通信连接，可以是电性或其他的形式。
作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例方案的目的。
另外，在本申请各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。
集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储器中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储器中，包括若干指令用以使得一台计算机设备(可为个人计算机、服务器或者网络设备等)执行本申请各个实施例方法的全部或部分步骤。而前述的存储器包括：U盘、移动硬盘、磁碟或者光盘等各种可以存储程序代码的介质。
以上所述者，仅为本公开的示例性实施例，不能以此限定本公开的范围。即但凡依本公开教导所作的等效变化与修饰，皆仍属本公开涵盖的范围内。本领域技术人员在考虑说明书及实践真理的公开后，将容易想到本公开的其他实施方案。
本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未记载的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的范围和精神由权利要求限定。
Claims (5)
1.一种同时兼容多种接口的电路，其特征在于，应用于同时满足eSPI模式和LPC模式的多功能宽电压的I/O缓冲器，包括：电平检测模块、第一电路、第二电路、低延时电平转换器、输出驱动、焊盘；
所述电平检测模块的检测端连接预设电源、对比端连接参考电源、输出端分别连接所述第一电路、所述第二电路，用于判断所述参考电源的电压是否符合满足LPC模式的第一电压或满足eSPI模式的第二电压，在符合所述第一电压的情况下，切换成所述第一电路，使输出数据通过所述第一电路以第一预设频率输出至所述输出驱动，在符合所述第二电压的情况下，切换成所述第二电路，使输出数据通过所述第二电路以第二预设频率输出至所述输出驱动；
所述第二电路，用于降低信号传输延时时间，使输出数据的传输频率从所述第一预设频率改变成所述第二预设频率，所述第二预设频率高于所述第一预设频率；
所述低延时电平转换器分别通过所述第一电路连接所述输出驱动、所述第二电路连接所述输出驱动；
所述输出驱动连接所述焊盘。
2.根据权利要求1所述的同时兼容多种接口的电路，其特征在于，所述电平检测模块的输出端还连接所述输出驱动。
3.根据权利要求2所述的同时兼容多种接口的电路，其特征在于，所述第二电路具体包括：反相器INV1、反相器INV2、反相器INV3、反相器INV4、反相器组A1、反相器组A2、NOR逻辑门、NAND逻辑门；
输出接口IN一路通过所述反相器INV1连接所述NOR逻辑门的一端，另一路通过所述反相器INV1连接所述NAND逻辑门的一端；
使能输出接口OE一路通过所述反相器INV2连接所述NOR逻辑门的另一端，另一路依次通过所述反相器INV3、所述反相器INV4连接所述NAND逻辑门的另一端；
所述NOR逻辑门的输出端通过所述反相器组A1连接接口PDR；
所述NAND逻辑门的输出端通过所述反相器组A2连接接口NDR；
所述输出接口IN连接所述低延时电平转换器，所述使能输出接口OE连接所述电平检测模块，所述接口PDR和所述接口NDR均连接所述输出驱动。
4.根据权利要求3所述的同时兼容多种接口的电路，其特征在于，所述反相器组A1包括若干个依次连接的反相器，每个相邻的反相器在其驱动能力上呈指数级递增。
5.根据权利要求1所述的同时兼容多种接口的电路，其特征在于，
所述第一电路中的器件为第三电压设计，且适配所述第一电压，所述第三电压位于所述第一电压与所述第二电压之间；
所述第二电路中的器件为所述第三电压设计，且适配所述第二电压。
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