CN117895909B - 一种具有高输入阻抗的电容斩波仪表放大器 - Google Patents

Abstract

本发明公开了一种具有高输入阻抗的电容斩波仪表放大器，涉及微电信号放大技术，针对现有技术中输入阻抗急剧下降的问题提出本方案。在最前端的斩波调节器两端并联一路阻抗提升辅助回路，以在所述斩波调节器的调节信号非交叠区间对斩波调节器后端的输入电容进行预充电。优点在于，将斩波电路、运算放大电路、纹波抑制电容、阻抗提升辅助回路及内嵌式直流伺服回路相结合，能够极大的提升仪表放大器的输入阻抗。同时在保持低功耗的前提下，能有效的降低仪表放大器的等效输入噪声。并且在直流伺服回路中，采用传输门电路做伪电阻，可以有效的构建一个较低的高通转角频率去抑制电极偏移。

Description

一种具有高输入阻抗的电容斩波仪表放大器

技术领域

本发明涉及微电信号放大技术，尤其涉及一种具有高输入阻抗的电容斩波仪表放大器。

背景技术

生物仪表放大器是将生物电位读出的重要部分，重要的生物电位包括了心电图、脑电图。通常生物电位是低频低振幅信号，频率为几赫兹至几百赫兹，幅度在几十微伏至几毫伏。低频特性通常与1/f噪声重叠，为了缓解这种情况，仪器放大器会采用斩波技术，可以有效的降低仪表放大器的噪声。然而，加入斩波技术会使得电极偏移（EOS）会调制到高频，从而干扰输出，可以在电路中集成直流伺服环路（DSL）构建高通转角频率去抑制电极偏移。DSL通常由积分器组成，要构建一个较低的高通转角频率，会要求积分器中的电阻极其大，并且要求电阻的稳定性要好。另外在电容耦合仪表放大器中加入斩波技术，会引起仪表放大器的输入阻抗急剧下降。

发明内容

本发明目的在于提供一种具有高输入阻抗的电容斩波仪表放大器，以解决上述现有技术存在的问题。

本发明中所述一种具有高输入阻抗的电容斩波仪表放大器，在最前端的斩波调节器两端并联一路阻抗提升辅助回路，以在所述斩波调节器的调节信号非交叠区间对斩波调节器后端的输入电容进行预充电。

具体结构如下：

差分输入信号VIN的正相信号依次经过第七斩波调节器正相输入端、第一源跟随器、第八斩波调节器正相输入端、第六斩波调节器正相输入端后连接第一输入电容上极板，以及经过第一斩波调节器正相输入端后连接第一输入电容上极板；第一输入电容下极板连接第一运算放大器正相输入端；第一运算放大器正相输出端分别串接第一反馈电阻后连接第一运算放大器反相输入端，以及串接第一纹波抑制电容后连接第二斩波调节器正相输入端；第二斩波调节器正相输出端分别连接第二运算放大器正相输入端，以及串接第一MOS伪电阻后连接共模电平；第二运算放大器正相输出端作为差分输出信号VOUT的正相输出端，以及串联第一密勒电容后连接第二运算放大器反相输入端；第三斩波调节器正相输入端连接第二运算放大器正相输出端，第三斩波调节器正相输出端串接第一负反馈电容后连接第一运算放大器正相输入端；第三运算放大器反相输入端串接第一逻辑门伪电阻后连接第二运算放大器正相输出端，第三运算放大器正相输出端连接第五斩波调节器正相输入端，第五斩波调节器正相输出端连接第一运算放大器正相高频输入端；第四斩波调节器正相输入端连接第二运算放大器正相输出端，第四斩波调节器正相输出端串接第一正反馈电容后连接第一输入电容上极板；第三运算放大器的反相输入端与第三运算放大器的第三运算放大器的正相输出端之间串接第一积分电容；

差分输入信号VIN的反相信号依次经过第七斩波调节器反相输入端、第二源跟随器、第八斩波调节器反相输入端、第六斩波调节器反相输入端后连接第二输入电容上极板，以及经过第一斩波调节器反相输入端后连接第二输入电容上极板；第二输入电容下极板连接第一运算放大器反相输入端；第一运算放大器反相输出端分别串接第二反馈电阻后连接第一运算放大器正相输入端，以及串接第二纹波抑制电容后连接第二斩波调节器反相输入端；第二斩波调节器反相输出端分别连接第二运算放大器反相输入端，以及串接第二MOS伪电阻后连接共模电平；第二运算放大器反相输出端作为差分输出信号VOUT的反相输出端，以及串联第二密勒电容后连接第二运算放大器正相输入端；第三斩波调节器反相输入端连接第二运算放大器反相输出端，第三斩波调节器反相输出端串接第二负反馈电容后连接第一运算放大器反相输入端；第三运算放大器正相输入端串接第二逻辑门伪电阻后连接第二运算放大器反相输出端，第三运算放大器反相输出端连接第五斩波调节器反相输入端，第五斩波调节器反相输出端连接第一运算放大器反相高频输入端；第四斩波调节器反相输入端连接第二运算放大器反相输出端，第四斩波调节器反相输出端串接第二正反馈电容后连接第二输入电容上极板；第三运算放大器的正相输入端与第三运算放大器的第三运算放大器的反相输出端之间串接第二积分电容。

所述第一运算放大器具体结构如下：

第七PMOS管源极连接电源，第七PMOS管漏极分别连接第一PMOS管的源极和第二PMOS管的源极，第七PMOS管栅极连接第五偏置电压；

第一PMOS管漏极连接第三NMOS管漏极，第一PMOS管栅极作为第一运算放大器正相输入端；

第二PMOS管漏极连接第四NMOS管漏极，第二PMOS管栅极作为第一运算放大器反相输入端；

第三PMOS管源极连接电源，第三PMOS管漏极连接第五PMOS管源极并同时作为第一运算放大器正向高频输入端，第三PMOS管栅极连接第四PMOS管栅极并同时连接第一偏置电压；

第四PMOS管源极连接电源，第四PMOS管漏极连接第六PMOS管源极并同时作为第一运算放大器反向高频输入端；

第五PMOS管漏极连接第一NMOS管漏极并同时作为第一运算放大器反相输出端，第五PMOS管栅极连接第六PMOS管栅极并同时连接第二偏置电压；

第六PMOS管漏极连接第二NMOS管漏极并同时作为第一运算放大器正相输出端；

第一NMOS管源极连接第三NMOS管漏极，第一NMOS管栅极连接第二NMOS管栅极并同时连接第三偏置电压；

第二NMOS管源极连接第四NMOS管漏极；

第三NMOS管源极和第四NMOS管源极共地。第三NMOS管栅极连接第四NMOS管栅极并同时连接第四偏置电压。

所述第一MOS伪电阻和第二MOS伪电阻结构相同，均分别由背靠背MOS管构成。

所述第一逻辑门伪电阻和第二逻辑门伪电阻结构相同，均分别由若干串联的传输门构成，并且传输干路通过第一电容接地。

本发明中所述一种具有高输入阻抗的电容斩波仪表放大器，其优点在于，将斩波电路、运算放大电路、纹波抑制电容、阻抗提升辅助回路及内嵌式直流伺服回路相结合，能够极大的提升仪表放大器的输入阻抗。同时在保持低功耗的前提下，能有效的降低仪表放大器的等效输入噪声。并且在直流伺服回路中，采用传输门电路做伪电阻，可以有效的构建一个较低的高通转角频率去抑制电极偏移。

附图说明

图1是本发明中所述电容斩波仪表放大器的结构示意图。

图2是本发明中所述逻辑门伪电阻的结构示意图。

图3是本发明中所述第一运算放大器的结构示意图。

图4是本发明中所述电容斩波仪表放大器的主要信号波形示意图。

附图标记：

CH1至CH8：第一至第八斩波调节器；

GM1至GM3：第一至第三运算放大器；

Sf1-第一源跟随器，Sf2-第二源跟随器；

C1-第一电容；

Cin1-第一输入电容，Cin2-第二输入电容；

Cr1-第一纹波抑制电容，Cr2-第二纹波抑制电容；

Cfb1-第一负反馈电容，Cfb2-第二负反馈电容；

Cpf1-第一正反馈电容、Cpf2-第二正反馈电容；

CC1-第一密勒电容，CC2-第二密勒电容；

Cint1-第一积分电容，Cint2-第二积分电容；

Rf1-第一反馈电阻，Rf2-第二反馈电阻；

Rb1-第一MOS伪电阻、Rb2-第二MOS伪电阻；

Rh1-第一逻辑门伪电阻、Rh2-第二逻辑门伪电阻；

MP1至MP7：第一至第七PMOS管；

MN1至MN4：第一至第四NMOS管；

Vcm-共模电平、Vdslp-正相高频信号、Vdslp-反相高频信号；

VB1至VB5：第一至第五偏置电压。

具体实施方式

如图1至图4所示，本发明中所述一种具有高输入阻抗的电容斩波仪表放大器具体结构如下：

差分输入信号VIN的正相信号依次经过第七斩波调节器CH7正相输入端、第一源跟随器Sf1、第八斩波调节器CH8正相输入端、第六斩波调节器CH6正相输入端后连接第一输入电容Cin1上极板，以及经过第一斩波调节器CH1正相输入端后连接第一输入电容Cin1上极板。第一输入电容Cin1下极板连接第一运算放大器GM1正相输入端。第一运算放大器GM1正相输出端分别串接第一反馈电阻Rf1后连接第一运算放大器GM1反相输入端，以及串接第一纹波抑制电容Cr1后连接第二斩波调节器CH2正相输入端。第二斩波调节器CH2正相输出端分别连接第二运算放大器GM2正相输入端，以及串接第一MOS伪电阻Rb1后连接共模电平Vcm。第二运算放大器GM2正相输出端作为差分输出信号VOUT的正相输出端，以及串联第一密勒电容CC1后连接第二运算放大器GM2反相输入端。第三斩波调节器CH3正相输入端连接第二运算放大器GM2正相输出端，第三斩波调节器CH3正相输出端串接第一负反馈电容Cfb1后连接第一运算放大器GM1正相输入端。第三运算放大器GM3反相输入端串接第一逻辑门伪电阻Rh1后连接第二运算放大器GM2正相输出端，第三运算放大器GM3正相输出端连接第五斩波调节器CH5正相输入端，第五斩波调节器CH5正相输出端连接第一运算放大器GM1正相高频输入端。第四斩波调节器CH4正相输入端连接第二运算放大器GM2正相输出端，第四斩波调节器CH4正相输出端串接第一正反馈电容Cpf1后连接第一输入电容Cin1上极板。第三运算放大器GM3的反相输入端与第三运算放大器GM3的第三运算放大器GM3的正相输出端之间串接第一积分电容Cint1。

差分输入信号VIN的反相信号依次经过第七斩波调节器CH7反相输入端、第二源跟随器Sf2、第八斩波调节器CH8反相输入端、第六斩波调节器CH6反相输入端后连接第二输入电容Cin2上极板，以及经过第一斩波调节器CH1反相输入端后连接第二输入电容Cin2上极板。第二输入电容Cin2下极板连接第一运算放大器GM1反相输入端。第一运算放大器GM1反相输出端分别串接第二反馈电阻Rf2后连接第一运算放大器GM1正相输入端，以及串接第二纹波抑制电容Cr2后连接第二斩波调节器CH2反相输入端。第二斩波调节器CH2反相输出端分别连接第二运算放大器GM2反相输入端，以及串接第二MOS伪电阻Rb2后连接共模电平Vcm。第二运算放大器GM2反相输出端作为差分输出信号VOUT的反相输出端，以及串联第二密勒电容CC2后连接第二运算放大器GM2正相输入端。第三斩波调节器CH3反相输入端连接第二运算放大器GM2反相输出端，第三斩波调节器CH3反相输出端串接第二负反馈电容Cfb2后连接第一运算放大器GM1反相输入端。第三运算放大器GM3正相输入端串接第二逻辑门伪电阻Rh2后连接第二运算放大器GM2反相输出端，第三运算放大器GM3反相输出端连接第五斩波调节器CH5反相输入端，第五斩波调节器CH5反相输出端连接第一运算放大器GM1反相高频输入端。第四斩波调节器CH4反相输入端连接第二运算放大器GM2反相输出端，第四斩波调节器CH4反相输出端串接第二正反馈电容Cpf2后连接第二输入电容Cin2上极板。第三运算放大器GM3的正相输入端与第三运算放大器GM3的第三运算放大器GM3的反相输出端之间串接第二积分电容Cint2。

所述第一运算放大器GM1具体结构如下：

第七PMOS管MP7源极连接电源，第七PMOS管MP7漏极分别连接第一PMOS管MP1的源极和第二PMOS管MP2的源极，第七PMOS管MP7栅极连接第五偏置电压VB5。第一PMOS管MP1漏极连接第三NMOS管MN3漏极，第一PMOS管MP1栅极作为第一运算放大器GM1正相输入端。第二PMOS管MP2漏极连接第四NMOS管MN4漏极，第二PMOS管MP2栅极作为第一运算放大器GM1反相输入端。第三PMOS管MP3源极连接电源，第三PMOS管MP3漏极连接第五PMOS管MP5源极并同时作为第一运算放大器GM1正向高频输入端，第三PMOS管MP3栅极连接第四PMOS管MP4栅极并同时连接第一偏置电压VB1。第四PMOS管MP4源极连接电源，第四PMOS管MP4漏极连接第六PMOS管MP6源极并同时作为第一运算放大器GM1反向高频输入端。第五PMOS管MP5漏极连接第一NMOS管MN1漏极并同时作为第一运算放大器GM1反相输出端，第五PMOS管MP5栅极连接第六PMOS管MP6栅极并同时连接第二偏置电压VB2。第六PMOS管MP6漏极连接第二NMOS管MN2漏极并同时作为第一运算放大器GM1正相输出端。第一NMOS管MN1源极连接第三NMOS管MN3漏极，第一NMOS管MN1栅极连接第二NMOS管MN2栅极并同时连接第三偏置电压VB3。第二NMOS管MN2源极连接第四NMOS管MN4漏极。第三NMOS管MN3源极和第四NMOS管MN4源极共地，第三NMOS管MN3栅极连接第四NMOS管MN4栅极并同时连接第四偏置电压VB4。所述第一MOS伪电阻Rb1和第二MOS伪电阻Rb2结构相同，均分别由背靠背MOS管构成。所述第一逻辑门伪电阻Rh1和第二逻辑门伪电阻Rh2结构相同，均分别由若干串联的传输门构成，并且传输干路通过第一电容C1接地。

第三运算放大器GM3和第一积分电容Cint1、第二积分电容Cint2、第一逻辑门伪电阻Rh1、第二逻辑门伪电阻Rh2组成了一个积分器。Fm1、Fm2是第一斩波调节器CH1的斩波频率，其是由fch产生的两相非交叠时钟信号，fch是第三斩波调节器CH3、第四斩波调节器CH4、第五斩波调节器CH5的斩波频率。Ø1和Ø2是第六斩波调节器CH6的斩波频率，其是由Fm1、Fm2非交叠部分产生。

本发明中所述一种具有高输入阻抗的电容斩波仪表放大器工作原理如下：

输入信号VIN经过第一斩波调节器CH1被调制为高频信号然后被第一运算放大器GM1放大，再经过纹波抑制电容Cr和第二斩波调节器CH2被解调为低频信号，最后经过第二运算放大器GM2放大器输出。第三斩波调节器CH3将输出信号调制到高频，然后经过第一负反馈电容Cfb1和第二负反馈电容Cfb22反馈到输入端形成一个负反馈回路，从而得到仪表放大器的闭环增益A₀，仪表放大器的信号增益为：

；

由于输入端加入了斩波调制器，使得整体前端的输入阻抗最大被限制在

；

假设斩波频率fch为5k,输入电容为2p,则输入电阻被降低到50M，对于前端来说这个阻值太小是不可接受的，所以在电路中加入了正反馈回路去提升阻抗。正反馈回路由第四斩波调节器CH4和第一正反馈电容Cpf1、第二正反馈电容Cpf2组成，第四斩波调节器CH4将输出信号调制到高频，然后被第一正反馈电容Cpf1、第二正反馈电容Cpf2转换成电流注入到输入端。该电流部分补偿了由第一斩波调节器CH1和第一输入电容Cin1、第二输入电容Cin2形成的开关电容电阻器从信号源汲取的电流，从而增加了仪表放大器的输入阻抗。

由于寄生电容的存在，使得正反馈回路提升的阻抗有限，本电路加入了阻抗提升辅助回路增加仪表放大器的输入阻抗。辅助回路由第六斩波调节器CH6、第一源跟随器Sf1、第二源跟随器Sf2、第七斩波调节器CH7、第八斩波调节器CH8构成，第七斩波调节器CH7和第八斩波调节器CH8的加入是为了降低源跟随器的输入噪声，第六斩波调节器CH6是预充电调制器。辅助路径是在斩波信号Fm1、Fm2到来之前分别给第一输入电容Cin1、第二输入电容Cin2进行预充电，能够极大的增加前端的输入阻抗。

纹波抑制电容Cr是用来抑制纹波电压的产生。不加入纹波抑制电容Cr时，当第一运算放大器GM1的输入出现直流失调时，会被第一运算放大器GM1、第二运算放大器GM2、第一密勒电容CC1、第二密勒电容CC2、第二斩波调节器CH2放大积分为纹波电压。具体工作方式：直流失调被第一运算放大器GM1转为失调电流，然后被第二斩波调节器CH2、第二运算放大器GM2、两CC积分为一个三角纹波电压。其会限制仪表放大器输出端的摆幅，必须对其消除。在电路中，加入两电容Cr用来隔绝第一运算放大器GM1与第二运算放大器GM2之间的直流通路，从而使得失调电流对后级无影响，继而抑制了纹波电压的产生。

两个逻辑门伪电阻Rh分别由一系列的传输门及第一电容C1组成,等效电阻为,n是传输门的个数，fch是传输门控制频率。两个逻辑门伪电阻Rh、第三运算放大器GM3、第一积分电容Cint1、第二积分电容Cint2和第五斩波调节器CH5构成了直流伺服回路，作用是抑制电极直流失调。当前端电极直流失调较大时，仪表放大器的输出会饱和，必须对其进行抑制使得输入信号被正常放大。两个逻辑门伪电阻Rh、第三运算放大器GM3和第一积分电容Cint1、第二积分电容Cint2构成了一个积分器，积分器放大仪表放大器输出的直流信号，第五斩波调节器CH5对放大的直流信号进行高频调制，然后将信号输送到第一运算放大器GM1中，积分器将继续积分，直到仪表放大器的输出端的信号无直流为止。直流伺服回路的加入不仅能够抑制直流失调，还为信号提供了一个高通转角频率。而本发明的直流伺服回路还有一个优点是可以和正反馈回路及辅助回路同时使用，一般的直流伺服回路会让正反馈回路在低频段的阻抗提升失效，而此直流伺服回路是不会影响低频段的阻抗提升。

此直流伺服回路的具体工作方式为：积分器输出经过第五斩波调节器CH5后直接嵌入第一运算放大器GM1中，第一运算放大器GM1的第五PMOS管MP5和第六PMOS管MP6的跨导分别将输出电压转为电流，能够有效抑制直流失调。积分器并不直接接入第一运算放大器GM1的输入端，阻断了来自直流伺服回路的电流。从而使得直流伺服环路不影响正反馈回路工作。这将会极大的提升仪表放大器在低频下的阻抗。

对于本领域的技术人员来说，可根据以上描述的技术方案以及构思，做出其它各种相应的改变以及形变，而所有的这些改变以及形变都应该属于本发明权利要求的保护范围之内。

Claims (4)

1.一种具有高输入阻抗的电容斩波仪表放大器，其特征在于，在最前端的斩波调节器两端并联一路阻抗提升辅助回路，以在所述斩波调节器的调节信号非交叠区间对斩波调节器后端的输入电容进行预充电；

具体结构如下：

差分输入信号VIN的正相信号依次经过第七斩波调节器（CH7）正相输入端、第一源跟随器（Sf1）、第八斩波调节器（CH8）正相输入端、第六斩波调节器（CH6）正相输入端后连接第一输入电容（Cin1）上极板，以及经过第一斩波调节器（CH1）正相输入端后连接第一输入电容（Cin1）上极板；第一输入电容（Cin1）下极板连接第一运算放大器（GM1）正相输入端；第一运算放大器（GM1）正相输出端分别串接第一反馈电阻（Rf1）后连接第一运算放大器（GM1）反相输入端，以及串接第一纹波抑制电容（Cr1）后连接第二斩波调节器（CH2）正相输入端；第二斩波调节器（CH2）正相输出端分别连接第二运算放大器（GM2）正相输入端，以及串接第一MOS伪电阻（Rb1）后连接共模电平（Vcm）；第二运算放大器（GM2）正相输出端作为差分输出信号VOUT的正相输出端，以及串联第一密勒电容（CC1）后连接第二运算放大器（GM2）反相输入端；第三斩波调节器（CH3）正相输入端连接第二运算放大器（GM2）正相输出端，第三斩波调节器（CH3）正相输出端串接第一负反馈电容（Cfb1）后连接第一运算放大器（GM1）正相输入端；第三运算放大器（GM3）反相输入端串接第一逻辑门伪电阻（Rh1）后连接第二运算放大器（GM2）正相输出端，第三运算放大器（GM3）正相输出端连接第五斩波调节器（CH5）正相输入端，第五斩波调节器（CH5）正相输出端连接第一运算放大器（GM1）正相高频输入端；第四斩波调节器（CH4）正相输入端连接第二运算放大器（GM2）正相输出端，第四斩波调节器（CH4）正相输出端串接第一正反馈电容（Cpf1）后连接第一输入电容（Cin1）上极板；第三运算放大器（GM3）的反相输入端与第三运算放大器（GM3）的第三运算放大器（GM3）的正相输出端之间串接第一积分电容（Cint1）；

差分输入信号VIN的反相信号依次经过第七斩波调节器（CH7）反相输入端、第二源跟随器（Sf2）、第八斩波调节器（CH8）反相输入端、第六斩波调节器（CH6）反相输入端后连接第二输入电容（Cin2）上极板，以及经过第一斩波调节器（CH1）反相输入端后连接第二输入电容（Cin2）上极板；第二输入电容（Cin2）下极板连接第一运算放大器（GM1）反相输入端；第一运算放大器（GM1）反相输出端分别串接第二反馈电阻（Rf2）后连接第一运算放大器（GM1）正相输入端，以及串接第二纹波抑制电容（Cr2）后连接第二斩波调节器（CH2）反相输入端；第二斩波调节器（CH2）反相输出端分别连接第二运算放大器（GM2）反相输入端，以及串接第二MOS伪电阻（Rb2）后连接共模电平（Vcm）；第二运算放大器（GM2）反相输出端作为差分输出信号VOUT的反相输出端，以及串联第二密勒电容（CC2）后连接第二运算放大器（GM2）正相输入端；第三斩波调节器（CH3）反相输入端连接第二运算放大器（GM2）反相输出端，第三斩波调节器（CH3）反相输出端串接第二负反馈电容（Cfb2）后连接第一运算放大器（GM1）反相输入端；第三运算放大器（GM3）正相输入端串接第二逻辑门伪电阻（Rh2）后连接第二运算放大器（GM2）反相输出端，第三运算放大器（GM3）反相输出端连接第五斩波调节器（CH5）反相输入端，第五斩波调节器（CH5）反相输出端连接第一运算放大器（GM1）反相高频输入端；第四斩波调节器（CH4）反相输入端连接第二运算放大器（GM2）反相输出端，第四斩波调节器（CH4）反相输出端串接第二正反馈电容（Cpf2）后连接第二输入电容（Cin2）上极板；第三运算放大器（GM3）的正相输入端与第三运算放大器（GM3）的第三运算放大器（GM3）的反相输出端之间串接第二积分电容（Cint2）。

2.根据权利要求1所述一种具有高输入阻抗的电容斩波仪表放大器，其特征在于，所述第一运算放大器（GM1）具体结构如下：

第七PMOS管（MP7）源极连接电源，第七PMOS管（MP7）漏极分别连接第一PMOS管（MP1）的源极和第二PMOS管（MP2）的源极，第七PMOS管（MP7）栅极连接第五偏置电压（VB5）；

第一PMOS管（MP1）漏极连接第三NMOS管（MN3）漏极，第一PMOS管（MP1）栅极作为第一运算放大器（GM1）正相输入端；

第二PMOS管（MP2）漏极连接第四NMOS管（MN4）漏极，第二PMOS管（MP2）栅极作为第一运算放大器（GM1）反相输入端；

第三PMOS管（MP3）源极连接电源，第三PMOS管（MP3）漏极连接第五PMOS管（MP5）源极并同时作为第一运算放大器（GM1）正向高频输入端，第三PMOS管（MP3）栅极连接第四PMOS管（MP4）栅极并同时连接第一偏置电压（VB1）；

第四PMOS管（MP4）源极连接电源，第四PMOS管（MP4）漏极连接第六PMOS管（MP6）源极并同时作为第一运算放大器（GM1）反向高频输入端；

第五PMOS管（MP5）漏极连接第一NMOS管（MN1）漏极并同时作为第一运算放大器（GM1）反相输出端，第五PMOS管（MP5）栅极连接第六PMOS管（MP6）栅极并同时连接第二偏置电压（VB2）；

第六PMOS管（MP6）漏极连接第二NMOS管（MN2）漏极并同时作为第一运算放大器（GM1）正相输出端；

第一NMOS管（MN1）源极连接第三NMOS管（MN3）漏极，第一NMOS管（MN1）栅极连接第二NMOS管（MN2）栅极并同时连接第三偏置电压（VB3）；

第二NMOS管（MN2）源极连接第四NMOS管（MN4）漏极；

第三NMOS管（MN3）源极和第四NMOS管（MN4）源极共地，第三NMOS管（MN3）栅极连接第四NMOS管（MN4）栅极并同时连接第四偏置电压（VB4）。

3.根据权利要求1所述一种具有高输入阻抗的电容斩波仪表放大器，其特征在于，所述第一MOS伪电阻（Rb1）和第二MOS伪电阻（Rb2）结构相同，均分别由背靠背MOS管构成。

4.根据权利要求1所述一种具有高输入阻抗的电容斩波仪表放大器，其特征在于，所述第一逻辑门伪电阻（Rh1）和第二逻辑门伪电阻（Rh2）结构相同，均分别由若干串联的传输门构成，并且传输干路通过第一电容（C1）接地。