CN117854953A - 一种低esl单层芯片电容器及其制备方法 - Google Patents
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Abstract
本发明涉及电容器技术领域，具体涉及一种低ESL单层芯片电容器及其制备方法，进行基片制备，选用基片为一二类瓷基片，在基片正反面均进行镀膜形成顶部电极和底部电极；在顶部电极上进行绝缘介质层镀膜，在绝缘介质层上下添加缓冲粘附层金属，由此通过降低芯片电容器的寄生电感而提高其谐振频率，使其具有更广泛的应用，特别是在高频电路中的应用，当电流由金丝键合点位流入顶部电极时，形成分流，在顶部电极上层和顶部电极下层会形成电流完全相反的电流，由电流变化引起的磁场变化可以在双层电极结构中互相抵消，降低电容器的等效电感，提高电容器的谐振频率。
Description
技术领域
本发明涉及电容器技术领域，尤其涉及一种低ESL单层芯片电容器及其制备方法。
背景技术
单层芯片电容器具有体积小、电气性能稳定、可靠性高、电参数随环境变化影响较小、高频下性能优越等优点，应用于微波集成电路中(MIC)作隔直、旁路、耦合、调谐、阻抗匹配和共面波导等作用，主要运用在运载火箭、卫星、导弹、神州飞船、区域电子对抗、功率放大器、发射器、TR组件、电子通讯等领域，单层芯片瓷介电容器制备主要包括三大部分:陶瓷基片制备、电极制备、芯片成型制备，通过轧膜或流延工艺制备出生瓷膜，再经过排粘、烧结后进行研磨抛光制备陶瓷基片；电极制备方面主要采用薄膜工艺及光刻工艺实现电极留边；芯片制备主要采用精密机械切割工艺，芯片制备完成后安装时，一般采用底部电极共晶或导电胶粘接，顶部电极金丝或金带键合安装的方式。
电容的阻抗时随着电信号频率的升高而降低，因此电容在小于谐振频率以下工作时，呈现电容特性，容抗随频率的增加而降低，在某一点发生谐振，在这点电容器的阻抗最小，在谐振点以上，由于ESL的作用，电容阻抗随频率的升高而增加，这时电容器呈现感抗特性，谐振频率决定了电容器的使用频率，电容器在谐振频率以下使用时，呈现电容特性，一旦使用频率超过谐振频率，电容器呈现电感特性，因此一般而言，电容器的谐振频率应越高越好。
随着集成电路的工作频率越来越高，对芯片电容器的谐振频率要求越来越高，需要提高电容器的谐振频率，在容量不变的情况下，需要降低电容器的寄生等效电感。
发明内容
本发明的目的在于提供一种低ESL单层芯片电容器及其制备方法，解决现有技术中随着集成电路的工作频率越来越高，对芯片电容器的谐振频率要求越来越高，需要提高电容器的谐振频率的问题。
为实现上述目的，本发明提供了一种低ESL单层芯片电容器制备方法，包括如下步骤：
进行基片制备，选用基片为一二类瓷基片，采用轧膜和流延工艺进行生坯制备，然后排粘烧结得到熟坯，进行研磨抛光将基片厚度调整到目标厚度；
在基片正反面均进行镀膜形成顶部电极和底部电极；
在顶部电极上进行绝缘介质层镀膜，在绝缘介质层上下添加缓冲粘附层金属；
图形化绝缘介质层，采用光刻刻蚀工艺，光刻绝缘层介质，然后采用干法刻蚀工艺刻蚀缓冲层粘附层金属和绝缘层介质；
顶部电极上层金属镀膜；
图形化上电极，采用光刻刻蚀工艺路线，使上电极形成留边，得到电容器结构；
切割封测。
其中，在基片正反面均进行镀膜形成顶部电极和底部电极的步骤中：
电极结构包括NiCr/Au、Ni/Au、TiW/Au、TiW/Ni/Au或Ti/Pt/Au，镀膜方法包括溅射、蒸镀、电镀或印刷方法。
其中，在顶部电极上进行绝缘介质层镀膜，在绝缘介质层上下添加缓冲粘附层金属的步骤中：
所述绝缘介质层包括氧化硅、氮化硅和氧化铝的常用介质薄膜，制备方法包括溅射、蒸镀或CVD。
其中，所述绝缘介质层的厚度为10nm-1μm。
其中，所述缓冲粘附层金属为Ti、W或Cr中的一种，所述缓冲粘附层金属的制备工艺包括溅射或蒸镀。
其中，在顶部电极上层金属镀膜的步骤中：
镀膜方法包括溅射、蒸镀、电镀或印刷方法。
本发明还提供一种低ESL单层芯片电容器，采用上述所述的低ESL单层芯片电容器制备方法制备而成：
包括基片、顶部电极、底部电极、绝缘介质层和共晶，所述顶部电极和所述底部电极对称设置于所述基片的两侧，所述绝缘介质层设置于所述顶部电极的内部，所述共晶设置于所述底部电极的下方。
本发明的一种低ESL单层芯片电容器及其制备方法，进行基片制备，选用基片为一二类瓷基片，采用轧膜和流延工艺进行生坯制备，然后排粘烧结得到熟坯，进行研磨抛光将基片厚度调整到目标厚度；在基片正反面均进行镀膜形成顶部电极和底部电极，电极结构包括NiCr/Au、Ni/Au、TiW/Au、TiW/Ni/Au或Ti/Pt/Au，镀膜方法包括溅射、蒸镀、电镀或印刷方法；在顶部电极上进行绝缘介质层镀膜，所述绝缘介质层包括氧化硅、氮化硅和氧化铝等的用介质薄膜，制备方法包括溅射、蒸镀或CVD，所述绝缘介质层的厚度为10nm-1μm，绝缘介质层的制备过程中，为了提高绝缘介质层和上下两层金属电极的结合力，需要在绝缘介质层上下添加缓冲粘附层金属Ti、W和Cr中的一种，制备工艺溅射或蒸镀；图形化绝缘介质层，采用光刻刻蚀工艺，光刻绝缘层介质，然后采用干法刻蚀工艺刻蚀缓冲层粘附层金属和绝缘层介质；顶部电极上层金属镀膜，镀膜方法包括溅射、蒸镀、电镀或印刷方法；图形化上电极，采用光刻刻蚀工艺路线，使上电极形成留边，得到电容器的结构；切割封测，通过增多电极上的电流馈入点，使电流从不同的方向流入，从而使电流回路相互抵消，电流尽可能减小，更进一步的，若设置顶部电极层图形为圆形，理论上，通过顶部电极的互相抵消电感，可以达到完全抵消电极电感的目的，当电流由金丝键合点位流入顶部电极时，形成了分流，在顶部电极上层和顶部电极下层会形成电流完全相反的电流，如此，由电流变化引起的磁场变化可以在双层电极结构中互相抵消，从而降低电容器的等效电感，提高电容器的谐振频率。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍。
图1是本发明的低ESL单层芯片电容器制备方法的步骤流程图。
图2是本发明的电容器的结构示意图。
1-基片、2-顶部电极、3-底部电极、4-绝缘介质层、5-共晶。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，下面通过参考附图描述的实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
请参阅图1，其中图1是本发明的低ESL单层芯片电容器制备方法的步骤流程图。本发明提供一种低ESL单层芯片电容器制备方法，包括如下步骤：
S1：进行基片1制备，选用基片1为一二类瓷基片，采用轧膜和流延工艺进行生坯制备，然后排粘烧结得到熟坯，进行研磨抛光将基片1厚度调整到目标厚度；
S2：在基片1正反面均进行镀膜形成顶部电极2和底部电极3，电极结构包括NiCr/Au、Ni/Au、TiW/Au、TiW/Ni/Au或Ti/Pt/Au，镀膜方法包括溅射、蒸镀、电镀或印刷方法；
S3：在顶部电极2上进行绝缘介质层4镀膜，绝缘介质层4包括氧化硅、氮化硅和氧化铝等的用介质薄膜，制备方法包括溅射、蒸镀或CVD，绝缘介质层4薄膜的厚度为10nm-1μm，绝缘介质层4的制备过程中，为了提高绝缘介质层4和上下两层金属电极的结合力，需要在绝缘介质层4上下添加缓冲粘附层金属Ti、W和Cr中的一种，制备工艺溅射或蒸镀；
S4：图形化绝缘介质层4，采用光刻刻蚀工艺，光刻绝缘层介质，然后采用干法刻蚀工艺刻蚀缓冲层粘附层金属和绝缘层介质；
S5：顶部电极2上层金属镀膜，镀膜方法包括溅射、蒸镀、电镀或印刷方法；
S6：图形化上电极，采用光刻刻蚀工艺路线，使上电极形成留边，得到电容器的结构；
S7：切割封测。
其中，进行所述基片1制备，选用所述基片1为一二类瓷基片，采用轧膜和流延工艺进行生坯制备，然后排粘烧结得到熟坯，进行研磨抛光将所述基片1厚度调整到目标厚度；在所述基片1正反面均进行镀膜形成所述顶部电极2和所述底部电极3，电极结构包括NiCr/Au、Ni/Au、TiW/Au、TiW/Ni/Au或Ti/Pt/Au，镀膜方法包括溅射、蒸镀、电镀或印刷方法；在所述顶部电极2上进行所述绝缘介质层4镀膜，所述绝缘介质层4包括氧化硅、氮化硅和氧化铝等的用介质薄膜，制备方法包括溅射、蒸镀或CVD，所述绝缘介质层4薄膜的厚度从10nm到1μm厚，所述绝缘介质层4的制备过程中，为了提高绝缘介质层4和上下两层金属电极的结合力，需要在所述绝缘介质层4上下添加缓冲粘附层金属Ti、W和Cr中的一种，制备工艺溅射或蒸镀；图形化所述绝缘介质层4，采用光刻刻蚀工艺，光刻绝缘层介质，然后采用干法刻蚀工艺刻蚀缓冲层粘附层金属和绝缘层介质；所述顶部电极2上层金属镀膜，镀膜方法包括溅射、蒸镀、电镀或印刷方法；图形化上电极，采用光刻刻蚀工艺路线，使上电极形成留边，得到电容器的结构；切割封测，通过增多电极上的电流馈入点，使电流从不同的方向流入，从而使电流回路相互抵消，电流尽可能减小。
请参阅图2，本发明还提供一种低ESL单层芯片电容器，包括基片1、顶部电极2、底部电极3、绝缘介质层4和共晶5，所述顶部电极2和所述底部电极3对称设置于所述基片1的两侧，所述绝缘介质层4设置于所述顶部电极2的内部，所述共晶5设置于所述底部电极3的下方。
其中，电流从所述顶部电极2进入，在所述顶部电极2中间增加了一层所述绝缘介质层4，使得电流流入所述顶部电极2时可以形成上下分流，所述底部电极3采用所述共晶5或导电胶粘接来安装。
以上所揭露的仅为本申请一种或多种较佳实施例而已，不能以此来限定本申请之权利范围，本领域普通技术人员可以理解实现上述实施例的全部或部分流程，并依本申请权利要求所作的等同变化，仍属于本申请所涵盖的范围。
Claims (7)
1.一种低ESL单层芯片电容器制备方法，其特征在于，包括如下步骤：
进行基片制备，选用基片为一二类瓷基片，采用轧膜和流延工艺进行生坯制备，然后排粘烧结得到熟坯，进行研磨抛光将基片厚度调整到目标厚度；
在基片正反面均进行镀膜形成顶部电极和底部电极；
在顶部电极上进行绝缘介质层镀膜，在绝缘介质层上下添加缓冲粘附层金属；
图形化绝缘介质层，采用光刻刻蚀工艺，光刻绝缘层介质，然后采用干法刻蚀工艺刻蚀缓冲层粘附层金属和绝缘层介质；
顶部电极上层金属镀膜；
图形化上电极，采用光刻刻蚀工艺路线，使上电极形成留边，得到电容器结构；
切割封测。
2.如权利要求1所述的低ESL单层芯片电容器制备方法，其特征在于，
在基片正反面均进行镀膜形成顶部电极和底部电极的步骤中：
电极结构包括NiCr/Au、Ni/Au、TiW/Au、TiW/Ni/Au或Ti/Pt/Au，镀膜方法包括溅射、蒸镀、电镀或印刷方法。
3.如权利要求2所述的低ESL单层芯片电容器制备方法，其特征在于，
在顶部电极上进行绝缘介质层镀膜，在绝缘介质层上下添加缓冲粘附层金属的步骤中：
所述绝缘介质层包括氧化硅、氮化硅和氧化铝的常用介质薄膜，制备方法包括溅射、蒸镀或CVD。
4.如权利要求3所述的低ESL单层芯片电容器制备方法，其特征在于，
所述绝缘介质层的厚度为10nm-1μm。
5.如权利要求4所述的低ESL单层芯片电容器制备方法，其特征在于，
所述缓冲粘附层金属为Ti、W或Cr中的一种，所述缓冲粘附层金属的制备工艺包括溅射或蒸镀。
6.如权利要求5所述的低ESL单层芯片电容器制备方法，其特征在于，
在顶部电极上层金属镀膜的步骤中：
镀膜方法包括溅射、蒸镀、电镀或印刷方法。
7.一种低ESL单层芯片电容器，采用如权利要求6所述的低ESL单层芯片电容器制备方法制备而成，其特征在于，
包括基片、顶部电极、底部电极、绝缘介质层和共晶，所述顶部电极和所述底部电极对称设置于所述基片的两侧，所述绝缘介质层设置于所述顶部电极的内部，所述共晶设置于所述底部电极的下方。
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