CN117854567A - 一种移位寄存器电路、移位寄存器及微流控芯片 - Google Patents

Abstract

本发明公开一种移位寄存器电路、移位寄存器及微流控芯片，所述移位寄存器电路包括预充电单元、高电位输出单元，所述预充电单元通过预充电方式存储电荷，并通过所述存储电荷控制所述高电位输出单元输出高电位，预充电单元的控制端配置为至少从外部信号输入端接收输入信号，所述高电位输出单元，作为移位寄存电路输出端，被配置为响应于所述存储电荷，通过导通所述高电位输出单元输入端的第二时钟信号与所述高电位输出单元的输出端，实现移位寄存电路输出端的高电位输出。本发明移位寄存器传输的工作电压更高，能够达到50V以上，能够满足有源数字微流控芯片的应用要求。

Description

一种移位寄存器电路、移位寄存器及微流控芯片

技术领域

本发明涉及微流控技术领域，特别是涉及移位寄存电路、移位寄存器以及微流控芯片。

背景技术

数字微流控(DMF)技术在生物、医学、化学等领域具有便携性、高完整性、低成本、高效率等优点，具有广阔的应用前景。DMF的控制大多基于介质上电润湿(EWOD)的原理，通过控制外围电路向电极阵列输入调制电压信号，可以在微流控芯片的二维平面上任意控制液滴的分布和运动。

具有大像素阵列的数字微流控芯片是实现片上生物样品的高通量和自动化处理的先决条件。然而，当今大多数传统的数字微流控芯片都使用无源电极阵列，其中每个像素电极通过单独的导线直接连接到控制电路，增加像素数意味着增加巨大信号线的数量和控制电路的复杂性，使阵列的设计和制造大大增加。解决这个问题的方法就是有源矩阵技术，其是将薄膜晶体管(TFT)集成到每个像素电极中，每个TFT都相当于是一个电子开关，对栅极施加电压可以控制源漏电极间导通和关断。

GOA电路在平板显示行业中为有源矩阵提供扫描信号，已经实现了广泛的应用。GOA电路在有源数字微流控芯片中的应用主要是提供驱动电压，以及数字微流控芯片与外部控制器之间的交互连接，能实现液滴驱动电极的逐行扫描驱动功能。在传统的有源数字微流控芯片中，行扫描信号是由外接集成电路(G-COF)来实现的，而采用GOA电路，可以在外接电路仅提供几路控制信号的基础上，采用与薄膜晶体管(TFT)同样制程的工艺制作出扫描驱动电路，实现逐行扫描驱动功能。因此，采用GOA单元驱动节省了扫描驱动相关的集成电路，实现了制作成本的降低。非晶硅(amorphous silicon，a-Si)是薄膜晶体管(TFT)技术的一种，与其它类型的薄膜晶体管相比，非晶硅薄膜晶体管制作工艺简单，成本更低，但其存在的在较小驱动电压下输出效果较差，且高频信号下输出效果较差的问题，严重限制了其在实际产业中的应用，无法满足有源数字微流控芯片的驱动需求。

发明内容

根据本发明的一个方面，提供了一种移位寄存器电路，所述移位寄存器电路包括预充电单元、高电位输出单元，所述预充电单元通过预充电方式存储电荷，并通过所述存储电荷控制所述高电位输出单元输出高电位，预充电单元的控制端配置为至少从外部信号输入端接收输入信号，所述高电位输出单元，作为移位寄存电路输出端，被配置为响应于所述存储电荷，通过导通所述高电位输出单元输入端的第二时钟信号与所述高电位输出单元的输出端，实现移位寄存电路输出端的高电位输出。

在一些实施方式中，所述预充电单元至少包括一个存储电容，所述存储电容用于存储与所述预充电过程对应的电荷，并控制所述高电位输出单元输出高电位。

在一些实施方式中，所述预充电单元还包括第一晶体管和第二晶体管，所述预充电单元的控制端包括第一晶体管的栅极和第二晶体管的栅极，其中所述第一晶体管的栅极与第一极共同连接外部信号输入端，用于接收外部输入信号，所述第一晶体管的第二极连接所述存储电容的第一极板。

在一些实施方式中，所述存储电容的第二极板连接第二晶体管的第一极，所述第二晶体管的栅极连接第一时钟信号源，所述第二晶体管的第二极接地。

在一些实施方式中，所述高电位输出单元的控制端与所述预充电单元连接，所述高电位输出单元的输入端连接外部第二时钟信号源接收第二时钟信号。

在一些实施方式中，所述高电位输出单元具体包括第三晶体管，所述高电位输出单元的控制端为第三晶体管的栅极，所述高电位输出单元的输入端为所述第三晶体管的第一极，所述第三晶体管的栅极连接所述存储电容的第一极板，所述第三晶体管的第一极连接第二时钟信号源，所述第三晶体管的第二极与所述存储电容第二极板连接。

在一些实施方式中，所述移位寄存器电路还包括复位单元，所述复位单元，用于对所述高电位输出单元的输出进行放电复位。

在一些实施方式中，所述复位单元，配置为响应于第三时钟信号，导通所述存储电容与GND之间的通路，将所述存储电容存储的电荷释放。

在一些实施方式中，所述复位单元具体包括第四晶体管、第五晶体管、第六晶体管，所述第四晶体管、所述第五晶体管、所述第六晶体管的栅极均连接第三时钟信号源，作为所述复位单元的控制端，所述第四晶体管、所述第五晶体管、所述第六晶体管的第二极连接GND，所述第四晶体管、所述第五晶体管的第一极连接所述存储电容的第一极板，所述第六晶体管的第一极连接所述存储电容的第二极板。

在一些实施方式中，所述第一晶体管响应于外部输入信号的高电平，通过导通实现所述存储电容第一极板电位的提升。

在一些实施方式中，在所述存储电容第一极板电位提升后，所述第一晶体管处于导通状态，所述存储电容响应于第一晶体管的导通状态下第二时钟信号的高电平，以及第三晶体管导通后第二极的高电平，通过自举效应提升所述存储电容第一极板的电位，使得第一晶体管的导通状态下所述第一极板的电位大于外部输入信号的高电平。

在一些实施方式中，所述第二晶体管响应于第一时钟信号的高电平，通过导通实现存储电容第二极板及移位寄存单元输出端电位的清零。

在一些实施方式中，所述第四晶体管、所述第五晶体管、所述第六晶体管均被配置为，响应于第三时钟信号的高电平，通过导通实现存储电容的放电。

在一些实施方式中，所述第一时钟信号的高电平、所述第二时钟信号的高电平、所述第三时钟的高电平均不在同一时间段内。

本发明第二方面提供了一种移位寄存器，所述移位寄存器包括若干个级联的如上本发明第一方面任一实施方式所述的移位寄存器电路。

本发明第三方面提供了一种微流控芯片，所述包括移位寄存器或多个级联的移位寄存电路，其中，所述移位寄存器如本发明第二方面提供的移位寄存器，所述移位寄存电路如上本发明第一方面任一实施方式所述的移位寄存电路。

本发明的有益效果：本发明通过设置能够通过预充电单元的预充电方式存储电荷并通过所述存储电荷控制高电位输出单元输出高电位，所述高电位输出单元，作为移位寄存电路输出端，被配置为响应于所述存储电荷，通过导通所述高电位输出单元输入端的第二时钟信号与所述高电位输出单元的输出端，实现移位寄存电路输出端的高电位输出，同时配合预充电单元预先存储的电荷以及与充电单元中存储电容的自举效应实现了高电平输出阶段持续稳定的高电平输出状态，满足了有源数字微流控芯片对于高电压和高频信号的驱动需求。

附图说明

为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例一的移位寄存器电路功能模块结构示意图；

图2本发明实施例二的移位寄存器电路图；

图3为基于实施二移位寄存器电路图的驱动方法中各信号的时序图；

图4为本发明实施例三能应用数字微流控芯片的5级GOA电路级联结构示意图；

图5为本发明实施例三中五极级联GOA电路各信号时序图。

具体实施方式

下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明所有实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本发明实施例中，为区分晶体管除栅极之外的两极，将其中一极称为源极，另一极称为漏极。此外，按照晶体管的特性区分可以将晶体管分为N型晶体管或P型晶体管。在本发明实施例提供的驱动电路中，所有晶体管均是以N型晶体管为例进行的说明，可以想到的是在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。

在本发明实施例提供的驱动电路中，所有晶体管均是以N型晶体管为例进行的说明，其中，N型晶体管的第一极可以是源极，N型晶体管的第二极可以是漏极。可以想到的是在采用P型晶体管实现时是本领域技术人员可在没有做出创造性劳动前提下轻易想到的，因此也是在本发明的实施例保护范围内的。

需要说明的是，术语“第一”、“第二”等仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。

在本发明中，除非另有明确的规定和限定，术语“安装”、“连接”、等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接或彼此可通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。

在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。

在以上描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。

实施例一：

如附图1所示，为本发明实施例一的移位寄存器电路功能模块结构示意图。

当前随着微流控芯片在生物、医学、化学等领域关键控制和检测技术中更为普遍的应用，有源微流控控制技术中非晶硅薄膜晶体管作为控制电路的使用也越来越多，但受限于非晶硅薄膜晶体管工艺特性，其存在较小驱动电压下和高频信号输出效果差等一系列问题，无法满足有源数字微流控芯片的驱动液滴的高电压和高频信号的驱动需求。

针对此，本发明实施例一中移位寄存器电路包括预充电单元101和高电位输出单元103，能够适用于数字微流控芯片的高电压非晶硅GOA单元结构，可以满足50V及以上的高电压传输，可以在50kHz及以上的高频信号下的驱动输出，可以驱动50pF的负载，能够实现有源数字微流控芯片对于高电压、高频信号的驱动需求，具有良好的输出效果。

本发明实施例中，所述预充电单元101通过预充电方式存储电荷，并通过所述存储电荷控制所述高电位输出单元输出高电位，预充电单元的控制端配置为至少从外部信号输入端接收输入信号。

需要说明的是，本发明实施例中可以采用晶体管和电容的方式实现预充电的控制和电荷存储、释放的功能，当然本领域技术人员也可以采用其他本领域能够实现预充电的控制和电荷存储、释放的功能的电器件方式。

本发明实施例中一种优选的实施方式，所述预充电单元至少包括一个存储电容，所述存储电容用于存储与所述预充电过程对应的电荷，并控制所述高电位输出单元输出高电位。

所述高电位输出单元103，作为移位寄存电路输出端，被配置为响应于所述存储电荷，通过导通所述高电位输出单元输入端的第二时钟信号与所述高电位输出单元的输出端，实现移位寄存电路输出端的高电位输出。

本发明实施例通过高电位输出单元103控制端与充电单元101预充电方式存储电荷关联，通过存储电荷实现对高电位输出单元的控制，实现了在移位寄存电路输出阶段，能够持续稳定的输出高电位、作为本发明实施例一种优选的实施方式，高电位输出单元103控制端与充电单元101预充电方式存储电荷关联可以通过将所述高电位输出单元103的控制端于所述存储电容连接实现。

本发明实施例中移位寄存器电路还包括，所述复位单元，用于对所述高电位输出单元的输出进行放电复位。一种优选的实施方式中所述复位单元配置为响应于外部时钟信号，导通所述存储电容与GND之间的通路，实现将所述存储电容存储的电荷释放。

本发明实施例通过设置能够通过预充电单元的预充电方式存储电荷并向高电位输出单元的输出端输出高电位，所述高电位输出单元，作为移位寄存单元输出端，被配置为响应于控制端的控制信号，通过导通作为所述高电位输出单元输入端的外部第二时钟信号与所述高电位输出单元的输出端，实现移位寄存单元输出端的高电位输出，同时配合预充电单元预先存储的电荷以及自举效应进一步提高电位输出端输出的高电压和高频率，满足了有源数字微流控芯片的驱动需求。

实施例二：

图2为本发明实施例二的移位寄存器电路结构图，如附图2所示，本发明实施例二还公开了一种移位寄存器电路。

所述移位寄存器电路包括预充电单元、高电位输出单元和复位单元。所述预充电单元通过预充电方式存储电荷，并通过所述存储电荷控制所述高电位输出单元输出高电位。

本发明实施二中预充电单元至少包括一个存储电容C1，所述存储电容用于存储与所述预充电过程对应的电荷，并控制所述高电位输出单元输出高电位。所述预充电单元还包括第一晶体管T1和第二晶体管T5，所述预充电单元的控制端包括第一晶体管的栅极和第二晶体管的栅极，其中所述第一晶体管的栅极与第一极共同连接外部信号输入端INPUT，用于接收外部输入信号，所述第一晶体管的第二极连接所述存储电容的第一极板，如附图2所示，所述存储电容C1的第一极板为附图2中C1的左侧极板，即P点。所述第一晶体管响应于外部输入信号的高电平，通过导通实现所述存储电容第一极板电位的提升。

需要说明的是，本发明实施例一种优选的实施方式中，晶体管栅极作为晶体管的控制端，第一极可以为晶体管的源极，第二极可以为漏极。在其他实施方式中也可以设置为第一极为晶体管的漏极，第二极为晶体管的源极，在晶体管栅极控制下，能够实现第一极和第二极的导通，完成晶体管在其所属的电路中对应的电力属性和功能即可。所处存储电容C1的第二极板连接第二晶体管T5的第一极，所述第二晶体管T5的栅极连接第一时钟信号源CLK1，所述第二晶体管T5的第二极接地。存储电容C1的第二极板如附图2所示为图中C1右侧极板，即OUT点。所述第二晶体管T5响应于第一时钟信号的高电平，通过导通实现存储电容第二极板及移位寄存单元输出端电位的清零，防止先前其他状态下存储电容C1可能存在的存留点状态的干扰。其中所述第二晶体管响应于第一时钟信号的高电平，通过导通实现存储电容第二极板及移位寄存单元输出端电位的清零。

所述高电位输出单元，作为移位寄存电路输出端，被配置为响应于所述存储电荷，通过导通所述高电位输出单元输入端的第二时钟信号CLK 2与所述高电位输出单元的输出端，实现移位寄存电路输出端的高电位输出。其中，所述高电位输出单元的控制端与所述预充电单元连接，所述高电位输出单元的输入端连接外部第二时钟信号源接收第二时钟信号。

作为一种优选的实施方式，在附图2中所述高电位输出单元具体包括第三晶体管T6，所述高电位输出单元的控制端为第三晶体管的栅极，所述高电位输出单元的输入端为所述第三晶体管的第一极，所述第三晶体管的栅极连接所述存储电容的第一极板，所述第三晶体管的第一极连接第二时钟信号源，所述第三晶体管的第二极与所述存储电容第二极板连接。在本实施例中，所述第一晶体管T1响应于外部输入信号INPUT的高电平，通过T1第一极和第二极的导通实现所述存储电容第一极板电位的提升，保证了在移位寄存器电路输出端OUT输出高电位阶段，第三晶体管T6控制端栅极能够同步存储电容C1第一极板P点高电位处于打开状态，进而实现了移位寄存器输出端能够输出满足微流控芯片驱动所需要的高电压和高频率信号，有源数字微流控芯片的驱动中实现更有效的使用，同时也避免了当前现有技术大部分的移位寄存器都是需要连接上下两级的输出，该些实现方式中均需要太多的器件个数，对于成本和稳定性都十分不利的，本发明实施例中的技术方案相较于现有技术能够减少电路之间的连接，实现每一级电路只与上一级输出连接，最大程度减少了器件个数，实现了寄存器电路的更好的稳定性。

本发明实施例二移位寄存器电路实现了电路结构的简化，一个串入并出移位寄存器单元仅需6个TFT和1个电容。有利于将扫描电路集成在微流控芯片上，便于微流控芯片像素电极的驱动及测试，节省了扫描驱动相关的集成电路，实现了制作成本的降低。

该GOA单元的高工作电压为数字微流控芯片中非晶硅薄膜晶体管的应用提供了高驱动电压的选择。

本发明实施例二中，在所述存储电容C1第一极板电位提升后，所述第一晶体管处于导通状态，所述存储电容C1响应于第一晶体管T1的导通状态下第二时钟信号的高电平，以及第三晶体管T6导通后第三晶体管第二极的高电平，通过自举效应提升所述存储电容第一极板的电位，使得第一晶体管的导通状态下所述第一极板的电位大于外部输入信号的高电平。通过存储电容C1的自举效应能够在移位寄存器电路输出端OUT输出高电位基础上，在整个高电位输出阶段，能够不受第三晶体管T6阈值电压的影响，为移位寄存电路输出端OUT提供了持续稳定高电位输出控制信号，该控制信号通过对高电位输出单元进行导通控制，实现了移位寄存器电路输出端OUT持续稳定的高电位输出，进而实现了移位寄存器输出端能够输出满足微流控芯片驱动所需要的高电压和高频率信号。

本发明实施例二中移位寄存器电路还包括复位单元，所述复位单元，用于对所述高电位输出单元的输出进行放电复位，复位单元，配置为响应于第三时钟信号CLK3，导通所述存储电容与GND之间的通路，将所述存储电容存储的电荷释放。作为一种优选的实施方式，所述复位单元具体包括第四晶体管T2、第五晶体管T3、第六晶体管T4，所述第四晶体管、所述第五晶体管、所述第六晶体管均被配置为，响应于第三时钟信号的高电平，通过导通实现存储电容的放电。

其中所述第四晶体管T2、所述第五晶体管T3、所述第六晶体管T4的栅极均连接第三时钟信号源，作为所述复位单元的控制端，所述第四晶体管、所述第五晶体管、所述第六晶体管的第二极连接GND，所述第四晶体管、所述第五晶体管的第一极连接所述存储电容的第一极板，所述第六晶体管的第一极连接所述存储电容的第二极板。

实施例三：

如附图3所示为基于实施例二移位寄存器电路图的驱动方法各信号的时序图，附图3本发明实施例三移位寄存器电路图的驱动方法包括：

在预充电阶段，通过控制时序INPUT和CLK1信号均为高电平，第一晶体管T1和第二晶体管T5在其栅极为高电平的情况下处于开启状态，此时，存储电容C1通过第一晶体管T1的第二极漏极传输的高电位进行充电，存储电容C1左侧第一极板，即P点的电位逐渐升高。同时在预充电阶段，由于CLK1为高电平，第二晶体管T5栅极为高电平处于开启，输出端OUT的电位因为T5的开启状态被拉低清零，能够防止先前其他状态下存储电容C1可能存在的存留状态的干扰。如附图3所示，时序图中预充电阶段为10u-30u。

在高电位输出阶段，通过控制时序CLK2为高电平，此时由于预充电阶段对存储电容C1第一极板P点位置已经充电为高电平状态，即带来第三晶体管T6的栅极为高电平，第三晶体管T6处于导通状态，第一极CLK2的高电平传输至第二极OUT端，此时通过存储电容C1的自举效应，进一步升高了存储电容C1第一极板P点的电位，使得第一晶体管的导通状态下所述第一极板的电位大于外部输入信号的高电平，需要说明的是此时所述第一极板的电位并不会高处外部输入信号的高电平更多，仅仅稍稍高出一些，一种优选的实施方式，高出部分不超过1v。

此时，能够在移位寄存器电路输出端OUT输出高电位基础上，在整个高电位输出阶段，不受第三晶体管T6阈值电压的影响，为移位寄存电路输出端OUT提供了持续稳定高电位输出控制信号，即T6的栅极持续稳定的维持高电位状态。通过这种方式，本发明实施例移位寄存器电路能够是输出大于50v，超过50hz驱动电压，能够满足有源数字微流控芯片的应用要求。如附图3所示，时序图中预充电阶段为15u-55u。

在复位阶段，通过控制时序CLK3为高电平，此时第四晶体管T2、第五晶体管T3、第六晶体管T4的栅极均于CLK3连接，处于高电平，即第四晶体管T2、第五晶体管T3、第六晶体管T4处于导通状态，存储电容第一极板P点通过四晶体管T2、第五晶体管T3的导通，与第四晶体管T2、第五晶体管T3连接GND的第二极连通，完成放电。存储电容第二极板OUT点通过第六晶体管T4的导通，与第六晶体管T4连接GND的第二极连通，完成放电，移位寄存器电路输出OUT被第六晶体管T4拉低完成复位。

本发明实施例三中，所述第一时钟信号的高电平、所述第二时钟信号的高电平、所述第三时钟的高电平均不在同一时间段内。所述外部输入信号的高电平与第一时钟信号的高电平在同一时间段内。

实施例四：

如附图4所示为本发明实施例四一种能应用数字微流控芯片的5级GOA电路，包括了5个移位寄存器电路，在附图4中将本发明实施例二移位寄存器电路记为6T1C，即附图4中每个6T1C单元均为附图2中移位寄存器电路结构，均包括了CLK1、CLK2、CLK3、INPUT、OUT、GND六个端口，其中通过总线的方式实现了三个时钟信号CLK1-CLK3在5个GOA电路的复用连接，每个GOA单元所加负载为10pF，其中C1-C5是能应用数字微流控芯片的5级GOA电路中各级GOA电路对应的外部负载，仅用于示意实际使用中该级联GOA电路中负载的连接方式。

本发明实施例四中将五个GOA单元依次相连，前一级的输出端接后一级的输入端，同时引出测量端口，INPUT为初始信号，CLK1、CLK2、CLK3为依次上升不重叠的时钟信号，其脉宽与INPUT信号的脉宽一致，相邻两级的CLK1、CLK2、CLK3信号应当交替连接。从附图5五极级联GOA电路各信号时序图可以看出，上述单元电路均可以通过级联实现多级GOA电路，且每一级的输出高电平可以达到50V左右，低电平接近0V。

本发明实施例附图只涉及本发明实施例涉及到的结构，其他结构可参考通常设计在不冲突的情况下，本发明的实施例即实施例中的特征可以相互组合以得到新的实施例。

虽然本发明所揭露的实施方式如上，但所述的内容仅为便于理解本发明而采用的实施方式，并非用以限定本发明。任何本发明所属领域内的技术人员，在不脱离本发明所揭露的精神和范围的前提下，可以在实施的形式及细节上进行任何的修改与变化，但本发明的专利保护范围，仍须以所附的权利要求书所界定的范围为准。最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。

Claims (10)

1.一种移位寄存器电路，其特征在于，所述移位寄存器电路包括预充电单元、高电位输出单元，

所述预充电单元通过预充电方式存储电荷，并通过所述存储电荷控制所述高电位输出单元输出高电位，预充电单元的控制端配置为至少从外部信号输入端接收输入信号，

所述高电位输出单元，作为移位寄存电路输出端，被配置为响应于所述存储电荷，通过导通所述高电位输出单元输入端的第二时钟信号与所述高电位输出单元的输出端，实现移位寄存电路输出端的高电位输出。

2.如权利要求1所述的移位寄存器电路，其特征在于，所述预充电单元至少包括一个存储电容，所述存储电容用于存储与所述预充电过程对应的电荷，并控制所述高电位输出单元输出高电位。

3.如权利要求2所述的移位寄存器电路，其特征在于，所述预充电单元还包括第一晶体管和第二晶体管，所述预充电单元的控制端包括第一晶体管的栅极和第二晶体管的栅极，其中所述第一晶体管的栅极与第一极共同连接外部信号输入端，用于接收外部输入信号，所述第一晶体管的第二极连接所述存储电容的第一极板。

4.如权利要求3所述的移位寄存器电路，其特征在于，所述存储电容的第二极板连接第二晶体管的第一极，所述第二晶体管的栅极连接第一时钟信号源，所述第二晶体管的第二极接地，所述高电位输出单元的控制端与所述预充电单元连接，所述高电位输出单元的输入端连接外部第二时钟信号源接收第二时钟信号。

5.如权利要求4所述的移位寄存器电路，其特征在于，所述高电位输出单元具体包括第三晶体管，所述高电位输出单元的控制端为第三晶体管的栅极，所述高电位输出单元的输入端为所述第三晶体管的第一极，所述第三晶体管的栅极连接所述存储电容的第一极板，所述第三晶体管的第一极连接第二时钟信号源，所述第三晶体管的第二极与所述存储电容第二极板连接。

6.如权利要求1所述的移位寄存器电路，其特征在于，所述移位寄存器电路还包括复位单元，所述复位单元，用于对所述高电位输出单元的输出进行放电复位，所述复位单元具体配置为响应于第三时钟信号，导通所述存储电容与GND之间的通路，将所述存储电容存储的电荷释放。

7.如权利要求5所述的移位寄存器电路，其特征在于，所述复位单元具体包括第四晶体管、第五晶体管、第六晶体管，所述第四晶体管、所述第五晶体管、所述第六晶体管的栅极均连接第三时钟信号源，作为所述复位单元的控制端，所述第四晶体管、所述第五晶体管、所述第六晶体管的第二极连接GND，所述第四晶体管、所述第五晶体管的第一极连接所述存储电容的第一极板，所述第六晶体管的第一极连接所述存储电容的第二极板。

8.如权利要求7所述的移位寄存器电路，其特征在于，在所述存储电容第一极板电位提升后，所述第一晶体管处于导通状态，所述存储电容响应于第一晶体管的导通状态下第二时钟信号的高电平，以及第三晶体管导通后第二极的高电平，通过自举效应提升所述存储电容第一极板的电位，使得第一晶体管的导通状态下所述第一极板的电位大于外部输入信号的高电平。

9.一种移位寄存器，其特征在于，所述移位寄存器包括若干个级联的如权利要求1至8任一项所述的移位寄存器电路。

10.一种微流控芯片，其特征在于，所述包括移位寄存器或多个级联的移位寄存电路，其中，所述移位寄存器如权利要求9所述的移位寄存器，所述移位寄存电路如权利要求1-8任一项所述的移位寄存电路。