CN117836951A - 晶体管 - Google Patents

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Abstract

晶体管包含非晶质基板、非晶质基板之上的导电性取向层、包含导电性取向层之上的半导体层和与半导体层接触的极化层的异质结结构体、以及异质结结构体之上的栅电极，异质结结构体在与栅电极重叠的区域中包含凹部。上述凹部可以设置于极化层，也可以设置于半导体层。

Description

晶体管
技术领域
本发明的一个实施方式涉及利用了化合物半导体的晶体管，特别是涉及高电子迁移率晶体管(High Electron Mobility Transistor：HEMT)。
背景技术
氮化镓(GaN)是带隙大的直接跃迁半导体。着眼于氮化镓的性质时，氮化镓具有饱和电子迁移率大且耐压高这样的特征。近年来，利用该氮化镓的特征，正在推进高频功率设备用途的晶体管、即所谓的HEMT的开发。
在HEMT中，不仅具有氮化镓膜，还具有与氮化镓膜接触地设置有氮化铝镓(AlGaN)膜的异质结结构体。在氮化镓膜与氮化铝镓膜的界面处，由于半导体层中的氮化镓膜的自发极化和极化层中的氮化铝镓的压电效应而诱发电荷，形成高密度的二维电子气(2DEG)。由于HEMT的二维电子气的浓度大，并且饱和电子迁移率也高，所以HEMT能够进行高速动作。
HEMT的氮化镓膜通常使用MOCVD(Metal Organic Chemical Vapor Deposition：金属有机化学气相沉积)或HVPE(Hydride Vapor Phase Epitaxy：氢化物气相外延)在800℃～1000℃这样的高温下在难以大面积化的蓝宝石基板上成膜。
现有技术文献
专利文献
专利文献1：日本特开2010-267658号公报
专利文献2：国际公开第2018/042792号
发明内容
发明所要解决的课题
如上所述，通常而言，氮化镓膜在蓝宝石基板上在高温下成膜，但蓝宝石基板难以大面积化，难以削减制造成本。因此，在玻璃基板那样的能够大面积化的非晶质基板上设置控制氮化镓膜的c轴取向性的取向层，并通过溅射在低温下形成氮化镓膜的技术开发也在推进。然而，由于金属这样的取向层具有导电性，所以包含这样的导电性取向层的HEMT存在经由导电性取向层的漏电流增加、耐压性变低的问题。另外，HEMT存在容易具有常导通型(耗尽型)的性质的问题。
鉴于上述问题，本发明的一个实施方式的目的之一在于提供一种包含非晶质基板上的导电性取向层，且漏电流得到了降低的晶体管。
用于解决课题的手段
本发明的一个实施方式的晶体管包含：非晶质基板；非晶质基板之上的导电性取向层；包含导电性取向层之上的半导体层和与半导体层接触的极化层的异质结结构体；以及异质结结构体之上的栅电极，异质结结构体在与栅电极重叠的区域包含凹部。
另外，本发明的一个实施方式的晶体管包含：非晶质基板；非晶质基板之上的导电性取向层；包含导电性取向层之上的半导体层和与半导体层接触的极化层的异质结结构体；异质结结构体之上的栅电极；以及与栅电极重叠且与极化层接触的p型半导体层。
另外，本发明的一个实施方式的晶体管包含：非晶质基板；非晶质基板之上的导电性取向层；导电性取向层之上的半导体层；半导体层之上的栅电极；覆盖栅电极的绝缘层；以及覆盖绝缘层且与半导体层接触的极化层。
附图说明
[图1]是示出本发明的一个实施方式的晶体管的构成的示意性截面图。
[图2]是示出本发明的一个实施方式的晶体管的构成的示意性截面图。
[图3]是示出本发明的一个实施方式的晶体管的构成的示意性截面图。
[图4]是示出本发明的一个实施方式的晶体管的构成的示意性截面图。
[图5]是示出本发明的一个实施方式的晶体管的构成的示意性截面图。
[图6]是示出本发明的一个实施方式的晶体管的构成的示意性截面图。
[图7A]是示出本发明的一个实施方式的晶体管的构成的示意性截面图。
[图7B]是示出本发明的一个实施方式的晶体管的构成的示意性俯视图。
[图8]是示出本发明的一个实施方式的晶体管的构成的示意性截面图。
具体实施方式
以下，参照附图对本发明的各实施方式进行说明。需要说明的是，各实施方式只不过是一个例子，本领域技术人员通过保持发明的主旨并进行适当变更而容易想到的内容当然也包含在本发明的范围内。另外，为了使说明更明确，与实际的方式相比，附图有时示意性地表示各部的宽度、厚度或形状等。但是，图示的形状等只不过是一个例子，并不限定本发明的解释。
在本说明书中，“α包含A、B或C”、“α包含A、B和C中的任一者”、“α包含选自A、B和C组成的组中的一者”这样的表述只要没有特别明示，就不排除α包括A～C的多个组合的情况。此外，这些表述不排除α包括其他要素的情况。
在本说明书中，为了便于说明，使用“上”或“上方”或“下”或“下方”这样的语句进行说明，但原则上以形成结构物的基板为基准，将从基板朝向结构物的方向作为“上”或“上方”。相反，将从结构物朝向基板的方向作为“下”或“下方”。因此，在基板上的结构物这样的表述中，与基板相对的方向的结构物的面成为结构物的下表面，其相反侧的面成为结构物的上表面。另外，在基板上的结构物这样的表述中，仅是说明了基板与结构物的上下关系，也可以在基板与结构物之间配置其他构件。此外，“上”或“上方”或者“下”或“下方”的语句是指层叠有多个层的结构中的层叠顺序，也可以不是在俯视时重叠的位置关系。
在本说明书中，对各构成附记的“第1”、“第2”或“第3”等文字是为了区分各构成而使用的方便的标记，只要没有特别的说明，就不具有其以上的含义。
在本说明书和附图中，在对相同或类似的多个构成进行总体表述时使用相同的符号，在对这些多个构成分别进行区别表述时，有时添加小写字母或大写字母来进行表述。另外，在区分记载一个结构中的多个部分时，有时使用连字符和自然数。
以下的各实施方式只要不产生技术上的矛盾，就可以相互组合。
＜第1实施方式＞
图1是示出本发明的一个实施方式的晶体管10的构成的示意性截面图。
如图1所示，晶体管10包含非晶质基板100、导电性取向层105、异质结结构体110、源电极120、漏电极125、栅极绝缘层130和栅电极135。导电性取向层105设置在非晶质基板100上。异质结结构体110设置在导电性取向层105上。异质结结构体110包含半导体层112和与半导体层112接触的极化层114，半导体层112与导电性取向层105接触。源电极120和漏电极125设置在半导体层112上并与半导体层112接触。栅电极135设置在极化层114上。栅极绝缘层130设置在极化层114与栅电极135之间。
在异质结结构体110的极化层114中，在与栅电极135重叠的区域设置有凹部。即，在极化层114中，与栅电极135重叠的区域的膜厚比不与栅电极135重叠的区域的膜厚小。另外，在极化层114的凹部设置有栅极绝缘层130。栅极绝缘层130可以以填充于凹部中的方式设置，也可以以覆盖凹部的方式设置。需要说明的是，凹部可以通过蚀刻等形成。
非晶质基板100是包含异质结结构体110的晶体管10的支撑基板。详细情况后述，异质结结构体110的半导体层112和极化层114通过溅射而成膜，因此非晶质基板100例如只要具有600℃左右的耐热性即可。因此，作为非晶质基板100，例如可以使用非晶质玻璃基板。另外，作为非晶质基板100，也可使用聚酰亚胺基板、丙烯酸系树脂基板、硅氧烷基板或氟树脂基板等树脂基板。这样的非晶质玻璃基板或树脂基板是能够大面积化的基板。需要说明的是，也可以使用多晶基板来代替非晶质基板100。在晶体管10的形成中，异质结结构体110的半导体层112在导电性取向层105上结晶生长，因此能够将比在氮化镓膜的通常的成膜中使用的蓝宝石基板大的、非晶质玻璃基板、树脂基板或多晶基板用作晶体管10的支撑基板。
虽然未图示，但也可以在非晶质基板100设置基底层。基底层能够防止来自于非晶质基板100的杂质或来自于外部的杂质(例如水分或钠(Na)等)的扩散。例如，作为基底层，可以使用氮化硅(SiNx)膜等。另外，作为基底层，也可以使用氧化硅(SiOx)膜与氮化硅(SiNx)膜的层叠膜。
导电性取向层105能够提高在导电性取向层105上成膜的半导体层112的结晶性。具体而言，导电性取向层105能够以在导电性取向层105上成膜的膜的c轴在膜厚方向上生长的方式进行控制。换言之，导电性取向层105能够以半导体层112具有c轴取向性的方式进行控制。例如，在半导体层112为氮化镓膜的情况下，具有六方最密结构的氮化镓膜以使表面能最小化的方式沿着c轴方向生长，但通过在导电性取向层105上形成氮化镓膜，从而促进氮化镓膜向c轴方向的结晶生长。作为导电性取向层105，可以使用具有六方最密结构、面心立方结构或基于它们的结构的导电性材料。在此，所谓基于六方最密结构或面心立方结构的结构，包括c轴相对于a轴和b轴不成为90°的结晶结构。使用了具有六方最密结构或基于其的结构的导电性材料的导电性取向层105相对于非晶质基板100而言沿(0001)方向、即沿c轴方向取向(以下，称为六方最密结构的(0001)取向。)。另外，使用了具有面心立方结构或基于其的结构的材料的导电性取向层105相对于非晶质基板100而言沿(111)方向取向(以下，称为面心立方结构的(111)取向。)。通过导电性取向层105具有六方最密结构的(0001)取向或面心立方结构的(111)取向，从而促进在导电性取向层105上成膜的氮化镓膜向c轴方向的结晶生长，半导体层112具有结晶性高的c轴取向。需要说明的是，半导体层112不限于氮化镓膜。
导电性取向层105上的半导体层112的结晶性受到导电性取向层105的表面状态的影响。因此，导电性取向层105优选凹凸少且具有平滑的表面。例如，导电性取向层105的表面的算术平均粗糙度(Ra)优选小于2.3nm。另外，导电性取向层105的表面的均方根粗糙度(Rq)优选小于2.9nm。在导电性取向层105的表面粗糙度为上述条件的情况下，半导体层112具有结晶性更高的c轴取向。需要说明的是，导电性取向层105的膜厚优选为50nm以上。
导电性取向层105具有导电性。作为导电性取向层105，例如可以使用钛(Ti)、氮化钛(TiNx)、氧化钛(TiOx)、石墨烯、氧化锌(ZnO)、二硼化镁(MgB2)、铝(Al)、银(Ag)、钙(Ca)、镍(Ni)、铜(Cu)、锶(Sr)、铑(Rh)、钯(Pd)、铈(Ce)、镱(Yb)、铱(Ir)、铂(Pt)、金(Au)、铅(Pb)、锕(Ac)、钍(Th)、BiLaTiO、SrFeO、BiFeO、BaFeO、ZnFeO或PMnN-PZT等。特别是，作为导电性取向层105，优选使用钛、石墨烯或氧化锌。需要说明的是，导电性取向层105可以使用溅射或CVD等任意的方法(装置)进行成膜。
异质结结构体110具有包含第1化合物半导体的半导体层112和包含与第1化合物半导体不同的第2化合物半导体的极化层114相接触的结构。即，在异质结结构体110中，在第1化合物半导体与第2化合物半导体之间形成具有能带(band)不连续的异质结，通过自然极化和压电效应，在接合界面生成高浓度·高迁移率的二维电子气(2DEG)116。其中，如上所述，在晶体管10中，在极化层114设置有与栅电极135重叠的凹部，极化层114包含膜厚小的区域。在该区域中，压电效应减弱，因此形成在半导体层112中的二维电子气116的浓度降低或消失。因此，在半导体层112的与栅电极135重叠的区域中，能够抑制二维电子气116与导电性取向层105之间的漏电流。另一方面，在半导体层112的与栅电极135不重叠(即，不与极化层114的凹部重叠)的区域中，二维电子气116的浓度由于压电效应而被保持得较高。因此，在晶体管10中，能够在抑制源电极120和漏电极125的寄生电阻的同时降低短沟道效应。另外，在对栅电极135施加电压时，形成二维电子气116的沟道，因此晶体管10具有常关断型(增强型)的性质。
第1化合物半导体和第2化合物半导体分别是例如氮化镓(GaN)和氮化铝镓(AlGaN)，但不限于此。如上所述，半导体层112形成在导电性取向层105上，因此半导体层112具有结晶性高的c轴取向。另外，极化层114形成在具有结晶性高的c轴取向的半导体层112上，因此极化层114也具有结晶性高的c轴取向。
在此，作为半导体层112或极化层114的形成的一个例子，对使用了溅射的氮化镓膜的成膜进行说明。
在真空室内，与氮化镓靶相对地配置非晶质基板100。氮化镓靶中的氮化镓的组成比优选为镓相对于氮为0.7以上2以下。另外，除了溅射气体(氩(Ar)或氪(Kr)等)以外，还能够向真空室供给氮。在该情况下，氮化镓靶的氮化镓的组成比优选镓比氮多。例如，可以使用氮自由基供给源供给氮。溅射电源可以是DC电源、RF电源或脉冲DC电源中的任意。
真空室内的非晶质基板100可以被加热。例如，非晶质基板100可以在室温以上且小于600℃，优选在100℃以上400℃以下进行加热。如果为该温度，则也能够应用于耐热性低的非晶质玻璃基板。另外，该温度比MOCVD或HVPE中的成膜温度低。
在将真空室内充分排气后，供给溅射气体。另外，在规定的压力下在非晶质基板100与氮化镓靶之间施加电压而生成等离子体，从而形成氮化镓膜。
以上，对通过溅射形成氮化镓膜的方法进行了说明，但可以适当变更溅射的构成或条件。需要说明的是，如果使用氮化铝镓靶而不是氮化镓靶，则能够形成氮化铝镓膜。另外，如果使用掺杂有镁的氮化镓靶，则能够形成p型氮化镓膜(p型半导体膜)。
源电极120和漏电极125分别例如可以使用铝(Al)、钛(Ti)、铂(Pt)、镍(Ni)、钽(Ta)或金(Au)等金属、或者它们的合金。源电极120和漏电极125分别可以是单膜，也可以是层叠膜。
源电极120和漏电极125分别可以设置在半导体层112上，也可以埋设于半导体层112。另外，源电极120和漏电极125分别可以设置在极化层114上，也可以埋设于极化层114。
栅极绝缘层130例如可以使用氧化硅(SiOx)、氧化铝(AlOx)、氧化铪(HfOx)、氧化镧(LaOx)、氮化硅(SiNx)或氮化铝(AlNx)等。栅极绝缘层130可以为单膜，也可以为层叠膜。
栅电极135例如可以使用铝(Al)、钛(Ti)、铂(Pt)、镍(Ni)、钽(Ta)或金(Au)等金属、或者它们的合金。栅电极135可以为单膜，也可以为层叠膜。
需要说明的是，晶体管10也可以是不设置栅极绝缘层130的构成。在该情况下，栅电极135与极化层114接触，作为所谓的肖特基栅电极发挥功能。
如以上所说明，晶体管10在导电性取向层105上包含结晶性经控制的异质结结构体110，异质结结构体110的极化层114包含与栅电极135重叠且膜厚小的区域(设置有凹部的区域)。因此，在晶体管10中，极化层114的与栅电极135重叠的区域中的压电效应被减弱，能够抑制形成于半导体层112的二维电子气116与导电性取向层105之间的漏电流。另外，在对栅电极135施加电压时，形成二维电子气116的沟道，所以晶体管10具有常关断型(增强型)的性质。
＜第2实施方式＞
图2是示出本发明的一个实施方式的晶体管20的构成的示意性截面图。以下，在晶体管20的构成与晶体管10的构成相同时，有时省略晶体管20的构成的说明。
如图2所示，晶体管20包含非晶质基板200、导电性取向层205、异质结结构体210、源电极220、漏电极225、p型半导体层240和栅电极235。导电性取向层205设置在非晶质基板200上。异质结结构体210设置在导电性取向层205上。异质结结构体210包含半导体层212和与半导体层212接触的极化层214，半导体层212与导电性取向层205接触。源电极220和漏电极225设置在半导体层212上并与半导体层212接触。栅电极235设置在极化层214上。p型半导体层240与栅电极235重叠，设置在极化层214与栅电极235之间。另外，p型半导体层240与极化层214接触。
p型半导体层240通过与极化层214接触，从而p型半导体层240的空穴使极化层214的极性降低，能够减弱极化层214的压电效应。因此，半导体层212的与栅电极235重叠的区域的二维电子气216的浓度降低或消失。因此，在半导体层212的与栅电极235重叠的区域中，能够抑制二维电子气216与导电性取向层205之间的漏电流。另一方面，在半导体层212的不与p型半导体层240重叠的区域中，二维电子气216的浓度通过压电效应而保持得较高。因此，在晶体管20中，能够在抑制源电极220和漏电极225的寄生电阻的同时降低短沟道效应。另外，由于在对栅电极235施加电压时形成二维电子气216的沟道，所以晶体管20具有常关断型(增强型)的性质。
如以上所说明，晶体管20在导电性取向层205上包含结晶性被控制的异质结结构体210，异质结结构体210的极化层214和与栅电极235重叠的p型半导体层240接触。因此，在晶体管20中，极化层214的与栅电极235重叠的区域中的压电效应被减弱，能够抑制形成于半导体层212的二维电子气216与导电性取向层205之间的漏电流。另外，由于在对栅电极235施加电压时形成二维电子气216的沟道，所以晶体管20具有常关断型(增强型)的性质。
＜第3实施方式＞
图3是示出本发明的一个实施方式的晶体管30的构成的示意性截面图。以下，在晶体管30的构成与晶体管10的构成相同时，有时省略晶体管30的构成的说明。
如图3所示，晶体管30包含非晶质基板300、导电性取向层305、半导体层312、源电极320、漏电极325、栅极绝缘层330、栅电极335、绝缘层345和极化层314。导电性取向层305设置在非晶质基板300上。半导体层312设置在导电性取向层305上并与导电性取向层305接触。源电极320和漏电极325设置在半导体层312上并与半导体层312接触。栅电极335设置在半导体层312上。栅极绝缘层330设置在半导体层312与栅电极335之间。绝缘层345覆盖栅极绝缘层330和栅电极335。极化层314覆盖绝缘层345，在源电极320与漏电极325之间与半导体层312接触。
在晶体管30的制造中，在形成源电极320和漏电极325之后形成极化层314，但不限于此。也可以在形成极化层314之后形成源电极320和漏电极325。
在极化层314中，不与栅电极335重叠的区域与半导体层312接触，并且与栅电极335重叠的区域不与半导体层312接触。因此，在半导体层312的与栅电极335重叠的区域中不形成二维电子气316。因此，在半导体层312的与栅电极335重叠的区域中能够抑制二维电子气316与导电性取向层305之间的漏电流。另一方面，在半导体层312的与极化层314接触的区域中，二维电子气316的浓度因压电效应而保持得较高。因此，在晶体管30中，能够在抑制源电极320和漏电极325的寄生电阻的同时降低短沟道效应。另外，由于在对栅电极335施加电压时形成二维电子气316的沟道，所以晶体管30具有常关断型(增强型)的性质。
绝缘层345可以作为栅极绝缘层330和栅电极335的保护膜发挥功能，并且还可以作为极化层314的基底膜发挥功能。作为绝缘层345，例如可以使用氧化硅(SiOx)、氧化铝(AlOx)、氧化铪(HfOx)、氧化镧(LaOx)、氮化硅(SiNx)或氮化铝(AlNx)等。绝缘层345可以为单膜，也可以为层叠膜。
需要说明的是，晶体管30也可以是不设置绝缘层345的构成。在该情况下，源电极320、漏电极325和栅电极335可以通过对一个膜进行加工来形成，因此能够缩短制造工序，抑制制造成本。
如以上所说明，晶体管30在导电性取向层305上包含结晶性经控制的异质结结构体310，在与栅电极335重叠的区域中，半导体层312与极化层314不接触。因此，在晶体管30中，半导体层312的与栅电极335重叠的区域中的二维电子气316的形成得到抑制，能够抑制二维电子气316与导电性取向层305之间的漏电流。另外，由于在对栅电极335施加电压时形成二维电子气316的沟道，所以晶体管30具有常关断型(增强型)的性质。
＜第4实施方式＞
图4是示出本发明的一个实施方式的晶体管40的构成的示意性截面图。以下，在晶体管40的构成与晶体管10的构成相同时，有时省略晶体管40的构成的说明。
如图4所示，晶体管40包含非晶质基板400、导电性取向层405、异质结结构体410、源电极420、漏电极425、栅极绝缘层430和栅电极435。导电性取向层405设置在非晶质基板400上。异质结结构体410设置在导电性取向层405上。异质结结构体410包含半导体层412和与半导体层412接触的极化层414，极化层414与导电性取向层405接触。源电极420和漏电极425设置在极化层414上并与极化层414接触。另外，源电极420和漏电极425也与半导体层412接触。栅电极435设置在半导体层412上。栅极绝缘层430设置在半导体层412与栅电极435之间。
在异质结结构体410的极化层414中，在与栅电极435重叠的区域设置有凹部。即，在极化层414中，与栅电极435重叠的区域的膜厚比不与栅电极435重叠的区域的膜厚小。另外，以覆盖极化层414的凹部的方式设置有半导体层412。
在异质结结构体410的半导体层412中，在与栅电极435重叠的区域设置有凹部。其中，半导体层412的凹部是通过覆盖极化层414的凹部而形成的。因此，在半导体层412中，与栅电极435重叠的区域的膜厚可以与不与栅电极435重叠的区域的膜厚大致相同。另外，在半导体层412的凹部中设置有栅极绝缘层430。栅极绝缘层430可以以填充于凹部的一部分的方式设置，也可以以覆盖凹部的方式设置。
在晶体管40中，在形成二维电子气416的半导体层412与导电性取向层405之间存在极化层414。极化层414是绝缘体，因此耐压性比半导体层412高。另外，在异质结结构体410中，极化层414包含膜厚小的凹部，在凹部中压电效应减弱，因此在半导体层412的与栅电极435重叠的区域形成的二维电子气416的浓度降低或消失。因此，在晶体管40中，能够抑制二维电子气416与导电性取向层405之间的漏电流。
如以上所说明，晶体管40在导电性取向层405上包含结晶性经控制的异质结结构体410，在半导体层412与导电性取向层405之间包含耐压性高的极化层414。因此，在晶体管40中，不仅能够抑制二维电子气416与导电性取向层405之间的漏电流，还能够抑制源电极420或漏电极425与导电性取向层405之间的漏电流。另外，由于在对栅电极435施加电压时形成二维电子气416的沟道，所以晶体管40具有常关断型(增强型)的性质。
＜第5实施方式＞
图5是示出本发明的一个实施方式的晶体管50的构成的示意性截面图。以下，在晶体管50的构成与晶体管20的构成相同时，有时省略晶体管50的构成的说明。
如图5所示，晶体管50包含非晶质基板500、导电性取向层505、p型半导体层540、异质结结构体510、源电极520、漏电极525、栅极绝缘层530和栅电极535。导电性取向层505设置在非晶质基板500上。p型半导体层540与栅电极535重叠，设置在导电性取向层505上。异质结结构体510覆盖p型半导体层540，设置在导电性取向层505上。异质结结构体510包含半导体层512和与半导体层512接触的极化层514，极化层514与p型半导体层540和导电性取向层505接触。源电极520和漏电极525设置在极化层514上并与极化层514接触。另外，源电极520和漏电极525也与半导体层512接触。栅电极535设置在半导体层512上。栅极绝缘层530设置在半导体层512与栅电极535之间。
在晶体管50中设置有与栅电极535重叠且与极化层514接触的p型半导体层540。因此，半导体层512的与栅电极535重叠的区域的二维电子气516的浓度降低或消失。因此，在半导体层512的与栅电极535重叠的区域中，能够抑制二维电子气516与导电性取向层505之间的漏电流。另外，在晶体管50中，在形成二维电子气516的半导体层512与导电性取向层505之间存在极化层514。由于极化层514为绝缘体，所以耐压性比半导体层512高。因此，在晶体管50中，能够抑制二维电子气516与导电性取向层505之间的漏电流。
如以上所说明，晶体管50在导电性取向层505上包含结晶性经控制的异质结结构体510，异质结结构体510的极化层514和与栅电极535重叠的p型半导体层540接触。因此，在晶体管50中，极化层514的与栅电极535重叠的区域中的压电效应减弱，能够抑制形成于半导体层512的二维电子气516与导电性取向层505之间的漏电流。另外，由于在对栅电极535施加电压时形成二维电子气516的沟道，所以晶体管50具有常关断型(增强型)的性质。此外，晶体管50在半导体层512与导电性取向层505之间包含耐压性高的极化层514。因此，在晶体管50中，不仅能够抑制二维电子气516与导电性取向层505之间的漏电流，还能够抑制源电极520或漏电极525与导电性取向层505之间的漏电流。
＜第6实施方式＞
图6是示出本发明的一个实施方式的晶体管60的构成的示意性截面图。以下，在晶体管60的构成与晶体管10的构成相同时，有时省略晶体管60的构成的说明。
如图6所示，晶体管60包含非晶质基板600、导电性取向层605、结晶性绝缘层650、异质结结构体610、源电极620、漏电极625、栅极绝缘层630和栅电极635。导电性取向层605设置在非晶质基板600上。结晶性绝缘层650设置在导电性取向层605上。异质结结构体610设置在结晶性绝缘层650上。异质结结构体610包含半导体层612和与半导体层612接触的极化层614，半导体层612与导电性取向层605接触。源电极620和漏电极625设置在半导体层612上并与半导体层612接触。栅电极635设置在极化层614上。栅极绝缘层630设置在极化层614与栅电极635之间。
结晶性绝缘层650能够使导电性取向层605与半导体层612电绝缘化。通过在导电性取向层605与半导体层612之间设置结晶性绝缘层650，能够抑制形成于半导体层612的二维电子气616与导电性取向层605之间的漏电流。另外，由于结晶性绝缘层650成为半导体层612的基底膜，所以优选具有不阻碍半导体层612的结晶生长的结晶结构。作为结晶性绝缘层650，例如可以使用氮化铝(AlNx)、氧化铝(AlOx)或氧化镓(GaOx)等。
如以上所说明，晶体管60在导电性取向层605与半导体层612之间包含不阻碍半导体层612的结晶生长的结晶性绝缘层650。因此，在晶体管60中，能够抑制形成在半导体层612的二维电子气616与导电性取向层605之间的漏电流。
＜第7实施方式＞
图7A和图7B分别是示出本发明的一个实施方式的晶体管70的构成的示意性截面图和俯视图。需要说明的是，在图7B中，为了方便，示出晶体管70的构成的一部分。以下，在晶体管70的构成与晶体管10的构成相同时，有时省略晶体管70的构成的说明。
如图7A所示，晶体管70包含非晶质基板700、导电性取向层705、异质结结构体710、源电极720、漏电极725、栅极绝缘层730和栅电极735。导电性取向层705设置在非晶质基板700上。异质结结构体710设置在导电性取向层705上。异质结结构体710包含半导体层712和与半导体层712接触的极化层714，半导体层712与导电性取向层705接触。源电极720和漏电极725设置在半导体层712上并与半导体层712接触。栅电极735设置在极化层714上。栅极绝缘层730设置在极化层714与栅电极735之间。
如图7B所示，导电性取向层705被槽部707分割为多个。即，在俯视时，在源电极720与栅电极735之间以及栅电极735与漏电极725之间设置有槽部707，分割为3个导电性取向层705(第1导电性取向层705-1、第2导电性取向层705-2和第3导电性取向层705-3)。具体而言，第1导电性取向层705-1与源电极720重叠。第2导电性取向层705-2与栅电极735重叠。第3导电性取向层705-3与漏电极725重叠。另外，第1导电性取向层705-1、第2导电性取向层705-2和第3导电性取向层705-3相互电绝缘。因此，即使在形成于半导体层712的与栅电极735重叠的区域的二维电子气716与导电性取向层705之间产生漏电流，该漏电流也不会与源电极720或漏电极725电连接。即，在晶体管70中，经由导电性取向层705的源电极720与漏电极725之间的漏电流被抑制。
需要说明的是，导电性取向层705的分割数量不限于3个。其中，为了能够将源电极720、栅电极735或漏电极725与导电性取向层705之间的漏电流分离，导电性取向层705的分割数量优选为3个以上。另外，导电性取向层705的形状可以是在一个方向上延伸的带状，也可以是被划分成格子状的矩形状。
如以上所说明，晶体管70通过导电性取向层705被分割，从而经由导电性取向层705的源电极720与漏电极725之间的漏电流被抑制。另外，通过将导电性取向层705分割，能够减小由导电性取向层705产生的寄生电容。
＜第8实施方式＞
图8是示出本发明的一个实施方式的晶体管80的构成的示意性截面图。以下，在晶体管80的构成与晶体管70的构成相同时，有时省略晶体管80的构成的说明。
如图8所示，晶体管80包含非晶质基板800、第1导电性取向层805-1、第2导电性取向层805-2、第3导电性取向层805-3、异质结结构体810、源电极820和漏电极825。第1导电性取向层805-1、第2导电性取向层805-2和第3导电性取向层805-3设置在非晶质基板800上。异质结结构体810设置在第1导电性取向层805-1、第2导电性取向层805-2和第3导电性取向层805-3上。异质结结构体810包含半导体层812和与半导体层812接触的极化层814，极化层814与导电性取向层805接触。源电极820和漏电极825设置在极化层814上。另外，源电极和漏电极825与半导体层812接触。
在第1导电性取向层805-1与第2导电性取向层805-2之间以及第2导电性取向层805-2与第3导电性取向层805-3之间设置有槽部807。换言之，导电性取向层805被分割为3个。另外，第1导电性取向层805-1、第2导电性取向层805-2和第3导电性取向层805-3相互电绝缘。在晶体管80中未设置栅电极，第2导电性取向层805-2作为栅电极发挥功能。即，通过对第2导电性取向层805-2施加电压来形成二维电子气816。
如以上所说明，晶体管80通过将导电性取向层805分割，从而抑制经由导电性取向层805的源电极820与漏电极825之间的漏电流。另外，通过将导电性取向层805分割，能够减小由导电性取向层805产生的寄生电容。另外，作为被分割的导电性取向层805之一的第2导电性取向层805-2作为栅电极发挥功能，因此无需另行设置栅电极。此外，晶体管80在导电性取向层805上包含结晶性经控制的异质结结构体810，在半导体层812与导电性取向层805之间包含耐压性高的极化层814。因此，在晶体管80中，不仅能够抑制二维电子气816与导电性取向层805之间的漏电流，还能够抑制源电极820与第1导电性取向层805-1之间的漏电流以及漏电极825与第3导电性取向层805-3之间的漏电流。
作为本发明的实施方式而上述的各实施方式只要不相互矛盾，就可以适当组合来实施。另外，本领域技术人员基于各实施方式适当进行构成要素的追加、删除或设计变更而得到的方案、或者进行工序的追加、省略或条件变更而得到的方案只要具备本发明的主旨，则也包含在本发明的范围内。
即使是与由上述的各实施方式带来的作用效果不同的其他作用效果，对于根据本说明书的记载而明确的作用效果、或者本领域技术人员能够容易地预测的作用效果，当然可以理解为是由本发明带来的。
附图标记说明
10：晶体管，100：非晶质基板，105：导电性取向层，110：异质结结构体，112：半导体层，114：极化层，116：二维电子气，120：源电极，125：漏电极，130：栅极绝缘层，135：栅电极，
20：晶体管，200：非晶质基板，205：导电性取向层，210：异质结结构体，212：半导体层，214：极化层，216：二维电子气，220：源电极，225：漏电极，235：栅电极，240：p型半导体层，
30：晶体管，300：非晶质基板，305：导电性取向层，312：半导体层，314：极化层，316：二维电子气，320：源电极，325：漏电极，330：栅极绝缘层，335：栅电极，345：绝缘层，
40：晶体管，400：非晶质基板，405：导电性取向层，410：异质结结构体，412：半导体层，414：极化层，416：二维电子气，420：源电极，425：漏电极，430：栅极绝缘层，435：栅电极，
50：晶体管，500：非晶质基板，505：导电性取向层，510：异质结结构体，512：半导体层，514：极化层，516：二维电子气，520：源电极，525：漏电极，530：栅极绝缘层，535：栅电极，540：p型半导体层，
60：晶体管，600：非晶质基板，605：导电性取向层，610：异质结结构体，612：半导体层，614：极化层，616：二维电子气，620：源电极，625：漏电极，630：栅极绝缘层，635：栅电极，650：结晶性绝缘层，
70：晶体管，700：非晶质基板，705：导电性取向层，707：槽部，710：异质结结构体，712：半导体层，714：极化层，720：源电极，725：漏电极，730：栅极绝缘层，735：栅电极，
80：晶体管，800：非晶质基板，805：导电性取向层，807：槽部，810：异质结结构体，812：半导体层，814：极化层，816：二维电子气，820：源电极，825：漏电极

Claims (16)

1.一种晶体管，其包含：
非晶质基板；
所述非晶质基板之上的导电性取向层；
包含所述导电性取向层之上的半导体层和与所述半导体层接触的极化层的异质结结构体；以及
所述异质结结构体之上的栅电极，
所述异质结结构体在与所述栅电极重叠的区域中包含凹部。
2.根据权利要求1所述的晶体管，其中，在所述凹部设置有栅极绝缘层。
3.根据权利要求1所述的晶体管，其中，所述凹部设置于所述极化层。
4.根据权利要求1所述的晶体管，其中，所述凹部设置于所述半导体层。
5.根据权利要求1所述的晶体管，其在所述导电性取向层与所述异质结结构体之间还包含结晶性绝缘层。
6.根据权利要求1所述的晶体管，其中，所述导电性取向层被分割为多个。
7.一种晶体管，其包含：
非晶质基板；
所述非晶质基板之上的导电性取向层；
包含所述导电性取向层之上的半导体层和与所述半导体层接触的极化层的异质结结构体；
所述异质结结构体之上的栅电极；以及
与所述栅电极重叠且与所述极化层接触的p型半导体层。
8.根据权利要求7所述的晶体管，其中，所述p型半导体层设置在所述栅电极与所述极化层之间。
9.根据权利要求7所述的晶体管，其中，所述p型半导体层设置在所述导电性取向层与所述极化层之间。
10.根据权利要求7所述的晶体管，其在所述导电性取向层与所述异质结结构体之间还包含结晶性绝缘层。
11.根据权利要求7所述的晶体管，其中，所述导电性取向层被分割为多个。
12.一种晶体管，其包含：
非晶质基板；
所述非晶质基板之上的导电性取向层；
所述导电性取向层之上的半导体层；
所述半导体层之上的栅电极；
覆盖所述栅电极的绝缘层；以及
覆盖所述绝缘层且与所述半导体层接触的极化层。
13.根据权利要求12所述的晶体管，其中，所述导电性取向层被分割为多个。
14.根据权利要求1～13中任一项所述的晶体管，其中，所述半导体层包含氮化镓，所述极化层包含氮化铝镓。
15.根据权利要求1～13中任一项所述的晶体管，其中，所述导电性取向层包含选自钛、石墨烯和氧化锌中的至少1者。
16.根据权利要求1～13中任一项所述的晶体管，其中，所述非晶质基板为非晶质玻璃基板。
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