CN117833661A - Buck型变换器及其上管驱动单元 - Google Patents

Abstract

本申请公开了BUCK型变换器及其上管驱动单元。上管驱动单元用于向连接在直流电压输入端和开关节点之间的功率管提供开关驱动信号，包括：上拉晶体管，连接在供电端和驱动端之间，用于将所述开关驱动信号上拉至高电平；以及第一下拉晶体管和第二下拉晶体管，彼此并联连接在所述驱动端和开关节点之间，用于将所述开关驱动信号下拉至开关节点电压，其中，所述上管驱动单元根据所述BUCK型变换器的负电流检测信号启用所述第一下拉晶体管和所述第二下拉晶体管至少之一。该上管驱动单元可以根据负电流检测信号动态调节功率管的关断速度，以提高系统效率和可靠性。

Description

BUCK型变换器及其上管驱动单元

技术领域

本发明涉及集成电路技术领域，特别涉及BUCK型变换器及其上管驱动单元。

背景技术

功率变换器中的控制电路包括开关管驱动单元，用于提供开关驱动信号。在单环控制电路中，将电压环产生的误差信号与锯齿波进行比较以控制功率变换器的开关驱动信号的占空比。在双环控制电路中，经由电流环获取电感电流的检测信号，经由电压环获得电压反馈信号的误差信号，将误差信号用于控制电感电流的峰值电流从而控制功率变换器的开关驱动信号的占空比。

在BUCK型变换器中，主功率管和辅助功率管串联连接在输入端和地之间，因而分别称为上管和下管。控制电路提供上管和下管的开关驱动信号，控制电路的驱动能力预先调整成适配功率变换器的开关速度和系统效率。在功率管接收到开关驱动信号至状态翻转之间存在着延迟时间，包括功率管的上升时间和下降时间。即使BUCK型变换器的上管和下管的开关驱动信号是非交叠方波信号，由于功率管的状态翻转存在着延迟时间，因此，BUCK型变换器的上管和下管在特定的工作模式下仍然可能发生共通，这导致开关损耗的增加和系统效率的降低。控制电路采用快速下拉上管栅极电压的电路设计可以解决共通问题，然而，上管将会承受过高电压，这导致系统的效率降低甚至功率管的击穿损坏。

因此，期望BUCK型变换器的控制电路根据工作模式动态调整上管的下拉能力，以提高系统效率和可靠性。

发明内容

鉴于上述问题，本发明的目的是提供BUCK型变换器及其上管驱动单元，其中，上管驱动单元采用不对称结构的上拉晶体管和下拉晶体管，根据电感电流的负电流检测信号启用第一下拉晶体管和第二下拉晶体管至少之一，从而动态调节功率管的关断速度，以提高系统效率和可靠性。

根据本发明的一方面，提供一种用于BUCK型变换器的上管驱动单元，用于向连接在直流电压输入端和开关节点之间的功率管提供开关驱动信号，包括：上拉晶体管，连接在供电端和驱动端之间，用于将所述开关驱动信号上拉至高电平；以及第一下拉晶体管和第二下拉晶体管，彼此并联连接在所述驱动端和开关节点之间，用于将所述开关驱动信号下拉至开关节点电压，其中，所述上管驱动单元根据所述BUCK型变换器的负电流检测信号启用所述第一下拉晶体管和所述第二下拉晶体管至少之一。

可选地，在所述负电流检测信号无效时，所述上管驱动单元启用所述第一下拉晶体管，在所述负电流检测信号有效时，所述上管驱动单元启用所述第一下拉晶体管和所述第二下拉晶体管。

可选地，所述第二下拉晶体管的尺寸大于所述第一下拉晶体管的尺寸。

可选地，还包括：死区控制模块，根据开关控制信号和所述负电流检测信号，产生第一栅极控制信号、第二栅极控制信号和第三栅极控制信号；以及驱动模块，用于将第一栅极控制信号、第二栅极控制信号和第三栅极控制信号分别提供至所述上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管，其中，所述死区控制模块对开关控制信号和所述负电流检测信号进行组合逻辑运算，以避免所述上拉晶体管与所述第一下拉晶体管和所述第二下拉晶体管同时导通。

可选地，在所述负电流检测信号无效的情形下，所述死区控制模块将所述第二下拉晶体管维持于关断状态，在所述负电流检测信号有效的情形下，所述死区控制模块将所述第二下拉晶体管控制为与所述第一下拉晶体管同步地导通和关断。

可选地，所述死区控制模块包括：第一或非门，所述第一或非门接收所述第二栅极控制信号和所述第三栅极控制信号，以及提供第一逻辑信号；与非门，所述与非门接收所述开关控制信号和所述第一逻辑信号，以及产生所述第一栅极控制信号；反相器，所述反相器接收所述第一栅极控制信号，以及提供第二逻辑信号；以及第二或非门，所述第二或非门接收所述开关控制信号和所述第二逻辑信号，以提供所述第二栅极控制信号。

可选地，所述死区控制模块还包括：与门，所述与门接收所述负电流检测信号和所述第二栅极控制信号，以及提供所述第三栅极控制信号。

可选地，所述上拉晶体管为P型MOSFET，所述第一下拉晶体管和所述第二下拉晶体管为N型MOSFET。

根据本发明的另一方面，提供一种BUCK型功率变换器，包括：第一功率管和第二功率管，连接在直流电压输入端与地之间，在二者之间形成开关节点；电感，连接在所述开关节点和直流电压输出端之间；以及控制电路，所述控制电路包括上述的上管驱动单元，用于根据第一开关控制信号产生所述第一功率管的第一开关驱动信号，以及下管驱动单元，用于根据第二开关控制信号产生所述第二功率管的第二开关驱动信号。

可选地，所述上管驱动单元具有不对称结构的上拉晶体管和下拉晶体管，所述下管驱动单元具有对称结构的上拉晶体管和下拉晶体管。

根据本发明实施例的上管驱动单元，上管驱动单元采用不对称结构上拉晶体管和下拉晶体管。在负电流检测信号无效时，启用一个下拉晶体管以限制下拉能力，从而避免功率管的源漏电压过冲而损坏。在负电流检测信号有效时，启用一个或多个下拉晶体管以最大化下拉能力。因此，上管驱动单元根据负电流检测信号动态调节下拉能力，以兼顾不同工作状态下的下拉能力需求。通过在功率变换器的负电流状态最大化下拉能力，可以快速下拉开关节点的电压，从而加快功率管的关断速度，避免功率管的共通问题。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1示出根据本发明实施例的功率变换器的示意性电路图。

图2示出图1所示功率变换器中上管驱动单元的示意性电路图。

图3示出图1所示功率变换器中下管驱动单元的示意性电路图。

图4示出图1所示功率变换器中上管驱动单元在正电感电流状态下的波形图。

图5示出图1所示功率变换器中上管驱动单元在负电感电流状态下的波形图。

具体实施方式

以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件或者模块采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。

应当理解，在以下的描述中，“电路”可包括单个或多个组合的硬件电路、可编程电路、状态机电路和/或能存储由可编程电路执行的指令的元件。当称元件或电路“连接到”另一元件或称元件或电路“连接在”两个节点之间时，它可以直接耦合或连接到另一元件或者可以存在中间元件，元件之间的连接可以是物理上的、逻辑上的，或者其结合。相反，当称元件“直接耦合到”或“直接连接到”另一元件时，意味着两者不存在中间元件。

在以下的描述中，“晶体管”指的是至少包括一个控制端和两个电流端的有源器件，“开关管”指的是工作于开关状态的晶体管，“功率管”指的是用作功率开关的晶体管。晶体管例如包括选自双极晶体管或场效应晶体管的任意一种。晶体管的“控制端”是双极晶体管的基极或场效应晶体管的栅极，通过在控制端施加电压或电流控制晶体管的导通状态。在晶体管的导通状态下，电流从高电位的电流端流向低电位的电流端。晶体管的“串联连接”或“并联连接”是指晶体管的两个电流端与其它元件的连接方式。

同时，在本专利说明书及权利要求当中使用了某些词汇来指称特定的组件。本领域普通技术人员应当可理解，硬件制造商可能会用不同的名词来称呼同一个组件。本专利说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。

此外，还需要说明的是，在本文中，诸如第一和第二之类的关系术语仅仅用来将一个实体或者操作与另一个实体或者操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其它变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

图1示出根据本发明实施例的功率变换器的示意性电路图。功率变换器100包括主电路和控制电路。在图1中，功率变换器100是BUCK型变换器。

主电路包括连接在输入端和地之间的功率管Q1和Q2，连接在二者的中间节点和输出端之间的电感L，连接在输出端与地之间的电容Co。主电路的输入端接收直流输入电压Vin，输出端提供直流输出Vout。例如，功率管Q1和Q2分别为N型MOSFET。

在主电路的输出端和地之间，电阻R11和R12串联连接成电阻网络。在电阻R11和R12的中间节点产生直流输出电压Vout的电压反馈信号Vfb。

在BUCK型变换器中，功率管Q1和Q2分别称为上管和下管，二者之间的节点称为开关节点SW。在开关驱动信号的控制下，功率管Q1和Q2交替导通和断开。在功率管Q1的导通期间，功率管Q2断开，直流输入电压Vin对电感L进行充电，以及在输出端进行供电。在功率管Q2的导通期间，功率管Q1断开，电感L经由功率管Q2在输出端进行供电。在连续的开关周期中，主电路的输出端产生连续的直流输出电压，采用电容Co可以对直流输出电压滤波以获得大致恒定的电压值。

控制电路110包括误差放大器A1、比较器A2、逻辑单元101、以及电容Cc。控制电路110用于产生功率管Q1和Q2的开关驱动信号HG和LG。

误差放大器A1是差分输入单端输出的放大器。误差放大器A1的反相输入端连接至电阻R11和R12的中间节点以接收电压反馈信号Vfb，同相输入端接收参考电压Vref。误差放大器A1例如是跨导放大器，用于产生与电压反馈信号Vfb和参考电压Vref之差相关的电流。电容Cc连接在误差放大器A1的输出端和地之间，利用电流对电容Cc的充电产生误差输出信号Vea。

比较器A2的同相输入端接收流经电感L的电感电流检测信号Isen，反相输入端接收误差输出信号Vea。比较器A2将电感电流检测信号Isen与误差输出信号Vea进行比较以产生导通信号。逻辑单元101根据导通信号和时钟信号产生开关控制信号HG_pre和LG_pre。

上管驱动单元102根据开关控制信号HG_pre产生开关驱动信号HG，用于控制功率管Q1的导通状态。下管驱动单元103根据开关控制信号LG_pre产生开关驱动信号LG，用于控制功率管Q2的导通状态。

在功率变换器100的工作期间，控制电路110根据电压反馈信号Vfb动态地调节功率管Q1和Q2在开关周期中的占空比，从而获得期望的直流输出电压和/或直流输出电流。

本发明人注意到，由于功率变换器100的输出端可能存在过压的异常状态且需要控制电路控制功率管进行放电处理，因此，功率变换器100中的电感电流方向可能出现负电流的情形。功率管Q1的开关速度与功率变换器100的电感电流方向相关。在电感电流始终维持为正电流的情形下，功率管Q1的栅极电压可以快速随开关节点SW下拉以实现快速关断，因而可以避免功率管Q1和Q2的共通。在电感电流出现负电流的情形下，功率管Q1的栅极电压下拉后又会随SW下降快速下降，因为SW下降速度过快导致功率管Q1难以快速关断，因而可能发生功率管Q1和Q2的共通。

因此，控制电路110中的上管驱动单元102的下拉能力设计是提高系统效率和可靠性的关键因素。上管驱动单元102的下拉能力与内部使用的下拉晶体管的尺寸相关。采用大尺寸的下拉晶体管，可以提高上管驱动单元102的下拉能力，不论在哪种电感电流方向的情形下，均可以避免发生功率管Q1和Q2的共通。然而，对于正常状态的功率变换器而言，上管驱动单元102的下拉能力过大也是不利的，否则，功率管Q1的源漏电压过大可能导致击穿损坏。

本发明人提出，根据负电流检测信号动态调节上管驱动单元102的下拉能力，以兼顾不同工作状态下的下拉能力需求，在不同工作状态下提高系统效率和可靠性。

参见图1，上管驱动单元102包括用于接收开关控制信号HG_pre的第一端、用于接收负电流检测信号NCD的第二端、与开关节点SW相连接的第三端、以及提供开关驱动信号HG的驱动端。上管驱动单元102包括至少两个下拉晶体管。

在本实施例中，负电流检测信号NCD用于表征BUCK型功率变换器的电感电流方向，其中，无效状态表示BUCK型功率变换器中的电感电流从开关节点流向输出端，有效状态表示BUCK型功率变换器中的电感电流从输出端流向开关节点。

在负电流检测信号NCD无效时，启用一个下拉晶体管以限制下拉能力。在负电流检测信号NCD有效时，启用所有下拉晶体管以最大化下拉能力。因此，上管驱动单元102根据负电流检测信号NCD动态调节下拉能力，以兼顾不同工作状态下的下拉能力需求。

图2示出图1所示功率变换器中上管驱动单元的示意性电路图。上管驱动单元102包括五个端子，其中，第一端和第二端分别接收开关控制信号HG_pre和负电流检测信号NCD，第三端连接至开关节点SW，第四端接收供电电压HVDD，驱动端提供开关驱动信号HG。

上管驱动单元102包括死区控制模块11、驱动模块12、以及晶体管MP1、MN1和MN2。例如，晶体管MP1为P型MOSFET，晶体管MN1和MN2为N型MOSFET。

晶体管MP1的源极接收供电电压HVDD，漏极连接至驱动端HG。晶体管MP1用作上拉晶体管，用于在导通状态下将驱动端HG上拉至与供电电压HVDD相对应的高电平。晶体管MN1和MN2的源极共同连接至开关节点SW，漏极共同连接至驱动端HG。晶体管MN1和MN2用作下拉晶体管，用于在导通状态下将驱动端HG下拉至与开关节点电压SW相对应的低电平。晶体管MN2的尺寸大于晶体管MN1，因此，晶体管MN2相对于晶体管MN1可以提供更大的下拉能力。

死区控制模块11由多个逻辑门组成，包括：与非门A11、或非门A12和A13、反相器A14、以及与门A15。驱动模块12包括驱动器DRV1至DRV3，分别提供晶体管MP1、MN1和MN2的栅极控制信号。

死区控制模块11对开关控制信号HG_pre以及晶体管MP1、MN1和MN2的栅极控制信号进行组合逻辑运算，以保证晶体管MP1与晶体管MN1和MN2不会同时导通。

或非门A13的第一输入端和第二输入端分别接收晶体管MN1和MN2的栅极控制信号。与非门A11的第一输入端接收开关控制信号HG_pre，第二输入端与或非门A13的输出端相连接，以接收与晶体管MN1和MN2的栅极控制信号相关的逻辑信号。驱动器DRV1连接在与非门A11的输出端和晶体管MP1的栅极之间。

反相器A14的输入端接收晶体管MP1的栅极控制信号。或非门A12的第一输入端接收开关控制信号HG_pre，第二输入端与反相器A14的输出端相连接，以接收与晶体管MP1的栅极控制信号的反相信号。驱动器DRV2连接在或非门A12的输出端和晶体管MN1的栅极之间。与门A15的第一输入端接收负电流检测信号NCD，第二输入端连接至或非门A12的输出端，因此，晶体管MN2仅在负电流检测信号NCD有效的情形下，与晶体管MN1同步导通和断开。

在晶体管MN1和MN2任一个的导通状态下，由于或非门A13的输出为0，与非门A11的输出为1，因此，晶体管MP1维持为关断状态。此时开关控制信号HG_pre无法控制晶体管MP1导通，开关控制信号HG_pre优先控制晶体管MN1和MN2，需要先将晶体管MN1和MN2全部关断后才能控制晶体管MP1导通。在晶体管MN1和MN2二者的关断状态下，由于或非门A13的输出为1，与非门A11的输出为开关控制信号HG_pre的反相信号，因此，晶体管MP1在开关控制信号HG_pre的高电平阶段导通，以及在开关控制信号HG_pre的低电平阶段断开。

在晶体管MP1的导通状态下，由于反相器A14的输出为1，或非门A12的输出为0，因此，晶体管MN1维持为关断状态。此时开关控制信号HG_pre无法控制晶体管MN1导通，开关控制信号HG_pre优先控制晶体管MP1，需要先将晶体管MP1关断后才能控制晶体管MN1导通。在晶体管MP1的关断态下，反相器A14的输出为0，或非门A12的输出为开关控制信号HG_pre的反相信号，因此，晶体管MN1在开关控制信号HG_pre的高电平阶段断开，以及在开关控制信号HG_pre的低电平阶段导通。进一步地，如上所述，晶体管MN2仅在负电流检测信号NCD有效的情形下，与晶体管MN1同步导通和断开。

在本实施例中，上管驱动单元102采用不对称结构，包括一个上拉晶体管和两个下拉晶体管。在负电流检测信号NCD无效时，启用一个下拉晶体管以限制下拉能力。在负电流检测信号NCD有效时，启用所有下拉晶体管以最大化下拉能力。因此，上管驱动单元102根据负电流检测信号NCD动态调节下拉能力，以兼顾不同工作状态下的下拉能力需求。通过在功率变换器的负电流状态最大化下拉能力，可以快速下拉开关节点的电压，从而加快功率管Q1的关断速度，避免功率管Q1和Q2的共通问题。

图3示出图1所示功率变换器中下管驱动单元的示意性电路图。下管驱动单元103包括四个端子，其中，第一端接收开关控制信号LG_pre，第二端接地，第三端接收供电电压LVDD，驱动端提供开关驱动信号LG。

下管驱动单元103包括死区控制模块21、驱动模块22、以及晶体管MP3和MN3。例如，晶体管MP3为P型MOSFET，晶体管MN3为N型MOSFET。

晶体管MP3的源极接收供电电压LVDD，漏极连接至驱动端LG。晶体管MP3用作上拉晶体管，用于在导通状态下将驱动端LG上拉至与供电电压LVDD相对应的高电平。晶体管MN3的源极接地，漏极连接至驱动端LG。晶体管MN3用作下拉晶体管，用于在导通状态下将驱动端LG下拉至与开关节点电压SW相对应的低电平。

死区控制模块21由多个逻辑门组成，包括：与非门A21、或非门A22、反相器A23和A24。驱动模块22包括驱动器DRV4和DRV5，分别提供晶体管MP3和MN3的栅极控制信号。

死区控制模块21对开关控制信号LG_pre以及晶体管MP3和MN3的栅极控制信号进行组合逻辑运算，以保证晶体管MP3与晶体管MN3不会同时导通。

反相器A23的输入端接收晶体管MN3的栅极控制信号。与非门A21的第一输入端接收开关控制信号LG_pre，第二输入端与反相器A23的输出端相连接，以接收与晶体管MN3的栅极控制信号的反相信号。驱动器DRV4连接在与非门A21的输出端和晶体管MP3的栅极之间。

反相器A24的输入端接收晶体管MP3的栅极控制信号。或非门A22的第一输入端接收开关控制信号LG_pre，第二输入端与反相器A24的输出端相连接，以接收与晶体管MP3的栅极控制信号的反相信号。驱动器DRV5连接在或非门A22的输出端和晶体管MN3的栅极之间。

在晶体管MN3的导通状态下，由于反相器A23的输出为0，与非门A21的输出为1，因此，晶体管MP3维持为关断状态。在晶体管MN3二者的关断状态下，由于反相器A23的输出为1，与非门A21的输出为开关控制信号LG_pre的反相信号，因此，晶体管MP3在开关控制信号LG_pre的高电平阶段导通，以及在开关控制信号LG_pre的低电平阶段断开。

在晶体管MP3的导通状态下，由于反相器A24的输出为1，或非门A22的输出为0，因此，晶体管MN3维持为关断状态。在晶体管MP3的关断态下，反相器A24的输出为0，或非门A22的输出为开关控制信号LG_pre的反相信号，因此，晶体管MN3在开关控制信号LG_pre的高电平阶段断开，以及在开关控制信号LG_pre的低电平阶段导通。

在本实施例中，下管驱动单元103采用对称结构，包括一个上拉晶体管和一个下拉晶体管。不论负电流检测信号NCD是否有效，功率管Q2相对于地电位的下拉速度均未受到负电流状态的影响，因此，下管驱动单元103无需根据负电流检测信号NCD动态调节下拉能力即可维持功率管Q2的关断速度大致恒定。采用对称结构的下管驱动单元103可以兼顾不同工作状态下的下拉能力需求，并且可以避免功率管Q1和Q2的共通问题。

图4示出图1所示功率变换器中上管驱动单元在正电感电流状态下的波形图。在图中依次示出了功率管Q1的源漏电压VDS、开关节点的电压信号SW、负电流检测信号NCD、开关控制信号HG_pre、功率管Q1的栅源电压HGS、功率管Q2的栅源电压LGS、以及电感电流IL。

在一个开关周期中，在开关控制信号HG_pre的控制下，功率管Q1依次经历导通阶段和关断阶段，功率管Q2依次经历关断阶段和导通阶段。控制电路110在功率管Q1和Q2的导通阶段之间设置死区，以避免功率管Q1和Q2的共通问题。

由于电感电流大于0，因此，负电流检测信号NCD为无效状态。然而，在图4中，为了澄清本发明中上管驱动单元动态调节下拉能力的作用，有意启用两个下拉晶体管。

在功率管Q1从导通状态翻转至关断状态时，上管驱动单元102启用两个下拉晶体管以最大化功率管Q1的关断速度。功率管Q1的栅源电压HGS快速减小至0。由于功率管Q1的关断速度过快，功率管Q1的源漏电压出现较大过冲，例如，从稳定状态的12V过冲至接近20V。功率管Q1承受过高电压，这导致系统的效率降低甚至功率管的击穿损坏。

如果在正电感电流状态下，上管驱动单元102仅启用一个下拉晶体管，就可以适当限制上管驱动单元102的下拉能力。在功率管Q1从导通状态翻转至关断状态时，功率管Q1的栅源电压HGS并非直接减小至0，而是会在某一电压出现平台，从而降低节点电压SW的下降速度，可以很大程度上抑制过冲情况，例如，功率管Q1的源漏电压从稳定状态的12V过冲至14V以下，同时对系统效率有一定的优化。

图5示出图1所示功率变换器中上管驱动单元在负电感电流状态下的波形图。在图中依次示出了功率管Q1的源漏电压VDS、开关节点的电压信号SW、负电流检测信号NCD、开关控制信号HG_pre、功率管Q1的栅源电压HGS、功率管Q2的栅源电压LGS、以及电感电流IL。

在一个开关周期中，在开关控制信号HG_pre的控制下，功率管Q1依次经历导通阶段和关断阶段，功率管Q2依次经历关断阶段和导通阶段。控制电路110在功率管Q1和Q2的导通阶段之间设置死区，以避免功率管Q1和Q2的共通问题。

由于电感电流小于0，因此，负电流检测信号NCD为有效状态。上管驱动单元102根据负电流检测信号NCD的有效状态，启用两个下拉晶体管。

在功率管Q1从导通状态翻转至关断状态时，上管驱动单元102启用两个下拉晶体管以最大化功率管Q1的关断速度。在负电流状态下，开关节点的电压升降由功率管Q2控制。在开关控制信号HG_pre从高电平翻转至低电平且经历死区时间之后，开关驱动信号LG从低电平翻转至高电平，功率管Q2导通，使得开关节点SW的电压迅速降低。开关节点SW的电压波动导致功率管Q1的栅源电压HGS波动，即栅源电压HGS升高形成过冲。上管驱动单元102启用两个下拉晶体管，快速下拉栅源电压HGS，以避免功率管Q1的误导通。如果上管驱动单元102仅启用一个下拉晶体管，则在功率管Q2导通的瞬间，功率管Q1的栅源电压HGS过冲导致功率管Q1的误导通，从而出现功率管Q1和Q2的共通问题。

在上述实施例中结合特定类型的晶体管说明上管驱动单元中的组合逻辑，然而，本发明不限于此。本领域的技术人员可以理解，上管驱动单元中的上拉晶体管和下拉晶体管，可以是N型MOSFET和P型MOSFET中的任意一种，基于不同类型的晶体管，可以设计出相同功能的逻辑模块以实现上管驱动单元的相同功能。

依照本发明的实施例如上文，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明的保护范围应当以本发明权利要求及其等效物所界定的范围为准。

Claims (10)

1.一种用于BUCK型变换器的上管驱动单元，用于向连接在直流电压输入端和开关节点之间的功率管提供开关驱动信号，包括：

上拉晶体管，连接在供电端和驱动端之间，用于将所述开关驱动信号上拉至高电平；以及

第一下拉晶体管和第二下拉晶体管，彼此并联连接在所述驱动端和开关节点之间，用于将所述开关驱动信号下拉至开关节点电压，

其中，所述上管驱动单元根据所述BUCK型变换器的负电流检测信号启用所述第一下拉晶体管和所述第二下拉晶体管至少之一。

2.根据权利要求1所述的上管驱动单元，其中，在所述负电流检测信号无效时，所述上管驱动单元启用所述第一下拉晶体管，

在所述负电流检测信号有效时，所述上管驱动单元启用所述第一下拉晶体管和所述第二下拉晶体管。

3.根据权利要求1所述的上管驱动单元，其中，所述第二下拉晶体管的尺寸大于所述第一下拉晶体管的尺寸。

4.根据权利要求1所述的上管驱动单元，还包括：

死区控制模块，根据开关控制信号和所述负电流检测信号，产生第一栅极控制信号、第二栅极控制信号和第三栅极控制信号；以及

驱动模块，用于将第一栅极控制信号、第二栅极控制信号和第三栅极控制信号分别提供至所述上拉晶体管、所述第一下拉晶体管和所述第二下拉晶体管，

其中，所述死区控制模块对开关控制信号和所述负电流检测信号进行组合逻辑运算，以避免所述上拉晶体管与所述第一下拉晶体管和所述第二下拉晶体管同时导通。

5.根据权利要求4所述的上管驱动单元，其中，在所述负电流检测信号无效的情形下，所述死区控制模块将所述第二下拉晶体管维持于关断状态，

在所述负电流检测信号有效的情形下，所述死区控制模块将所述第二下拉晶体管控制为与所述第一下拉晶体管同步地导通和关断。

6.根据权利要求5所述的上管驱动单元，其中，所述死区控制模块包括：

第一或非门，所述第一或非门接收所述第二栅极控制信号和所述第三栅极控制信号，以及提供第一逻辑信号；

与非门，所述与非门接收所述开关控制信号和所述第一逻辑信号，以及产生所述第一栅极控制信号；

反相器，所述反相器接收所述第一栅极控制信号，以及提供第二逻辑信号；以及

第二或非门，所述第二或非门接收所述开关控制信号和所述第二逻辑信号，以提供所述第二栅极控制信号。

7.根据权利要求6所述的上管驱动单元，其中，所述死区控制模块还包括：

与门，所述与门接收所述负电流检测信号和所述第二栅极控制信号，以及提供所述第三栅极控制信号。

8.根据权利要求1所述的上管驱动单元，其中，所述上拉晶体管为P型MOSFET，所述第一下拉晶体管和所述第二下拉晶体管为N型MOSFET。

9.一种BUCK型功率变换器，包括：

第一功率管和第二功率管，连接在直流电压输入端与地之间，在二者之间形成开关节点；

电感，连接在所述开关节点和直流电压输出端之间；以及

控制电路，所述控制电路包括根据权利要求1至8中任一项所述的上管驱动单元，用于根据第一开关控制信号产生所述第一功率管的第一开关驱动信号，以及下管驱动单元，用于根据第二开关控制信号产生所述第二功率管的第二开关驱动信号。

10.根据权利要求9所述的BUCK型功率变换器，其中，所述上管驱动单元具有不对称结构的上拉晶体管和下拉晶体管，所述下管驱动单元具有对称结构的上拉晶体管和下拉晶体管。