CN117811577A - 用于时钟校准的方法及装置、通信设备 - Google Patents
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Abstract
本申请涉及近场通信技术领域，公开一种用于时钟校准的方法，包括：根据本地时钟和预设的锁相环输出时钟，计算分频比；根据载波时钟和前一次的锁相环输出时钟，对分频比进行n次修正；n＞3；在每次修正分频比后，调整锁相环输出时钟。在本公开实施例中，先通过本地时钟和预设的锁相环输出时钟计算初始的分频比，再根据载波时钟和前一次获得的锁相环输出时钟，对分频比进行n次修正。并且在每次修正分频比后，重新调整锁相环输出时钟，根据调整后的锁相环输出时钟对分频比继续进行修正，可以逐步将初始的分频比修正为更加精确的分频比，从而在有限的时间内提高时钟校准的精度。本申请还公开一种用于时钟校准的装置和通信设备。
Description
技术领域
本申请涉及近场通信技术领域，例如涉及一种用于时钟校准的方法及装置、通信设备。
背景技术
时钟设计是高速电路设计的核心模块，时钟电路设计的质量直接影响芯片的安全性和可靠性。在NFC(Near Field Communication，近场通信)通信的PICC(ProximityIntegrated Circuit Card，接近集成电路卡片)模式下，不同的卡机时钟频率可能会存在不同情况的偏移，为了保证卡片与卡机通信时数据的准确性，需要对卡片的发射或接收时钟进行校准，使卡片的发射或接收时钟与卡机一致。
相关技术中，在NFC通信过程中使用数字锁相环产生时钟，根据通信场时钟对发射时钟进行校准，保证发射时钟的频率和通信场恢复时钟的频率一致。
在实现本公开实施例的过程中，发现相关技术中至少存在如下问题：
相关技术中的频率校准算法，达到发射所需的校准精度的时间过长，如果缩短校准时间，则无法保证时钟频率校准的精度要求。因此无法保证在有限的校准时间内，使频率校准精度达到要求。
需要说明的是，在上述背景技术部分公开的信息仅用于加强对本申请的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。
发明内容
为了对披露的实施例的一些方面有基本的理解，下面给出了简单的概括。所述概括不是泛泛评述，也不是要确定关键/重要组成元素或描绘这些实施例的保护范围，而是作为后面的详细说明的序言。
本公开实施例提供了一种用于时钟校准的方法及装置、通信设备，以提高时钟校准的精度。
在一些实施例中，所述方法包括：根据本地时钟和预设的锁相环输出时钟，计算分频比；根据载波时钟和前一次的锁相环输出时钟，对分频比进行n次修正；n＞3；在每次修正分频比后，调整锁相环输出时钟。
可选地，根据本地时钟和预设的锁相环输出时钟，计算分频比，包括：计算获得分频比FD0；其中，TXTAL为本地时钟的周期；TAPLL0为预设的锁相环输出时钟的周期。
可选地，根据载波时钟和前一次的锁相环输出时钟，对分频比进行n次修正，包括：根据载波时钟和预设的锁相环输出时钟，对分频比进行第1次修正；根据载波时钟和前一次的锁相环输出时钟，对分频比进行第i次修正；i＝2，...，n-1，且，每次修正时长为第一时长；根据载波时钟和前一次的锁相环输出时钟，对分频比进行第n次修正，且，修正时长为第二时长；其中，第二时长大于第一时长。
可选地，根据载波时钟和预设的锁相环输出时钟，对分频比进行第1次修正，包括：获取在X个载波时钟的周期内预设的锁相环输出时钟的周期的数量；计算获得第1次修正后的分频比FD1；其中，N为在X个载波时钟的周期内预设的锁相环输出时钟的周期的数量；X和Y为预设值。
可选地，根据载波时钟和前一次的锁相环输出时钟，对分频比进行第i次修正，包括：计算在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数；计算获得第i次修正后的分频比FDi；其中，FD(i-1)为第i-1次修正后的分频比；/>为第i次修正过程中，在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数。
可选地，计算在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数，包括：在M个载波时钟的周期内对前一次的锁相环输出时钟的周期进行采样；根据载波时钟的上升沿相对于前一次的锁相环输出时钟的位置，计算在M个载波时钟的周期内所包含的非整数个前一次的锁相环输出时钟的周期的数量NV1i，和整数个前一次的锁相环输出时钟的周期的数量NV2i；计算获得第i次修正过程中，每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数/>其中，M为预设的整数。
可选地，根据载波时钟和前一次的锁相环输出时钟，对分频比进行第n次修正，包括：在Z个载波时钟的周期内，计算每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数；计算获得第n次修正后的分频比FDn；其中，FD(n-1)为第n-1次修正后的分频比；Z为大于M的整数；/>为第n次修正过程中，在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数。
可选地，在每次修正分频比后，调整锁相环输出时钟，包括：计算获得调整j次后的锁相环输出时钟的周期TAPLLj；其中，FDj为对第j次修正后的分频比；j＝1，...，n。
在一些实施例中，所述用于时钟校准的装置包括处理器和存储有程序指令的存储器，所述处理器被配置为在运行所述程序指令时，执行如上述的用于时钟校准的方法。
在一些实施例中，所述通信设备包括通信设备本体；以及如上述的用于时钟校准的装置，被安装于所述通信设备本体。
在一些实施例中，还提供一种计算机可读的存储介质，所述存储介质存储有程序指令，所述程序指令在运行时，用以使得计算机执行如上述的用于时钟校准的方法。
本公开实施例提供的用于时钟校准的方法及装置、通信设备和存储介质，可以实现以下技术效果：
在本公开实施例中，先通过本地时钟和预设的锁相环输出时钟计算初始的分频比，再根据载波时钟和前一次获得的锁相环输出时钟，对分频比进行n次修正。并且在每次修正分频比后，重新调整锁相环输出时钟，再根据调整后的锁相环输出时钟对分频比继续进行修正，可以逐步将初始的分频比修正为所需要的更加精确的分频比，在有限的时间内提高分频比的精度，从而提高时钟校准的精度，并获得更加精确的锁相环输出时钟。此外，通过增加对初始的分频比的修正次数，还能进一步提高时钟校准的精度。
以上的总体描述和下文中的描述仅是示例性和解释性的，不用于限制本申请。
附图说明
一个或多个实施例通过与之对应的附图进行示例性说明，这些示例性说明和附图并不构成对实施例的限定，附图中具有相同参考数字标号的元件示为类似的元件，附图不构成比例限制，并且其中：
图1是通信设备的系统环境示意图；
图2是本公开实施例提供的一种用于时钟校准的方法的示意图；
图3是本公开实施例提供的一种用于获取X个载波时钟的周期内预设的锁相环输出时钟的周期的数量的方法的示意图；
图4是本公开实施例提供的一种时间数字转换单元的结构示意图；
图5中的(a)是本公开实施例提供的一种用于获取M个载波时钟的周期内所包含的非整数个前一次的锁相环输出时钟的周期的数量的方法的示意图；
图5中的(b)是本公开实施例提供的另一种用于获取M个载波时钟的周期内所包含的非整数个前一次的锁相环输出时钟的周期的数量的方法的示意图；
图5中的(c)是本公开实施例提供的另一种用于获取M个载波时钟的周期内所包含的非整数个前一次的锁相环输出时钟的周期的数量的方法的示意图；
图5中的(d)是本公开实施例提供的另一种用于获取M个载波时钟的周期内所包含的非整数个前一次的锁相环输出时钟的周期的数量的方法的示意图；
图6是本公开实施例提供的另一种用于时钟校准的方法的示意图；
图7是本公开实施例提供的一种用于时钟校准的装置的示意图。
具体实施方式
为了能够更加详尽地了解本公开实施例的特点与技术内容，下面结合附图对本公开实施例的实现进行详细阐述，所附附图仅供参考说明之用，并非用来限定本公开实施例。在以下的技术描述中，为方便解释起见，通过多个细节以提供对所披露实施例的充分理解。然而，在没有这些细节的情况下，一个或多个实施例仍然可以实施。在其它情况下，为简化附图，熟知的结构和装置可以简化展示。
本公开实施例的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例的实施例。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含。
除非另有说明，术语“多个”表示两个或两个以上。
本公开实施例中，字符“/”表示前后对象是一种“或”的关系。例如，A/B表示：A或B。
术语“对应”可以指的是一种关联关系或绑定关系，A与B相对应指的是A与B之间是一种关联关系或绑定关系。
在NFC通信过程中，由于载波时钟可能存在的偏移，通信设备需要先对待发射的时钟进行校准，使待发射的时钟的周期与载波时钟的周期一致。结合图1所示，在通信设备的系统环境中，载波时钟恢复模块CR可以根据第一发射天线L1获取第二发射天线L2的时钟的频率，从而将该时钟恢复为载波时钟FCR输出。锁相环APLL可以根据分频比FD对本地时钟进行分频并输出锁相环输出时钟FAPLL。时间数字转换单元TDC可以对输入的锁相环输出时钟FAPLL和载波时钟FCR进行采样，并通过数字模块DIG对分频比FD进行修正，并将修正后的分频比FD发送给锁相环APLL。为了提高时钟校准的速度，锁相环APLL最后输出的锁相环输出时钟FAPLL的周期一般为载波时钟FCR的周期的倍数，因此需要通过分频模块FR将锁相环输出时钟FAPLL分频得到目标时钟，并认为目标时钟的频率与载波时钟FCR的频率一致。相位校准模块PC用于为目标时钟和载波时钟FCR进行相位校准。数据发送模块TX用于发送目标时钟。
本公开实施例提供一种用于时钟校准的方法，应用于上述的系统环境，可以提高时钟校准的精度。
结合图2所示，本公开实施例提供的用于时钟校准的方法，包括：
S001，通信设备根据本地时钟和预设的锁相环输出时钟，计算分频比。
S002，通信设备根据载波时钟和前一次的锁相环输出时钟，对分频比进行n次修正；n＞3。
S003，在每次修正分频比后，调整锁相环输出时钟。
在本公开实施例中，先通过本地时钟和预设的锁相环输出时钟计算初始的分频比，再根据载波时钟和前一次获得的锁相环输出时钟，对分频比进行n次修正。并且在每次修正分频比后，重新调整锁相环输出时钟，再根据调整后的锁相环输出时钟对分频比继续进行修正，可以逐步将初始的分频比修正为所需要的更加精确的分频比，在有限的时间内提高分频比的精度，从而提高时钟校准的精度，并获得更加精确的锁相环输出时钟。此外，通过增加对初始的分频比的修正次数，还能进一步提高时钟校准的精度。
可选地，根据本地时钟和预设的锁相环输出时钟，计算分频比，包括：计算获得分频比FD0；其中，TXTAL为本地时钟的周期；TAPLL0为预设的锁相环输出时钟的周期。
在本公开实施例中，时钟校准的目的为获得一个与载波时钟一致的目标时钟。为了提高时钟校准的速度，可以利用锁相环输出一个预期频率为(Y*13.56)MHz的锁相环输出时钟，但是由于设备可能存在的精度问题，该锁相环输出时钟的频率实际可能为(Y*13.56)MHz附近的一个未知的频率。根据锁相环输出时钟的预期频率和本地时钟的频率，计算得到一个需要修正的分频比FD0。
其中，Y为预设的整数。
可选地，Y的取值范围包括[36，144]。更具体的，Y＝54、72或90。
可选地，根据载波时钟和前一次的锁相环输出时钟，对分频比进行n次修正，包括：根据载波时钟和预设的锁相环输出时钟，对分频比进行第1次修正；根据载波时钟和前一次的锁相环输出时钟，对分频比进行第i次修正；i＝2，...，n-1，且，每次修正时长为第一时长；根据载波时钟和前一次的锁相环输出时钟，对分频比进行第n次修正，且，修正时长为第二时长；其中，第二时长大于第一时长。
在该实施例中，将对分频比的n次修正分为三级不同精度的修正。在第一级修正中，根据载波时钟和预设的锁相环输出时钟对分频比进行一次粗校准。在第二级修正中，根据载波时钟和前一次的锁相环输出时钟对分频比进行n-2次第一精校准。在第三级修正中，根据载波时钟和前一次的锁相环输出时钟对分频比进行一次第二精校准。通过粗校准可以将分频比快速调整至目标分频比附近。再通过多次第一精校准进行微调。最后再进行一次时间更长的第二精校准，得到一个更加精确的目标分频比。通过增加分频次数n，还能进一步提高目标分频比的精度。
可选地，根据载波时钟和预设的锁相环输出时钟，对分频比进行第1次修正，包括：获取在X个载波时钟的周期内预设的锁相环输出时钟的周期的数量；计算获得第1次修正后的分频比FD1；其中，N为在X个载波时钟的周期内预设的锁相环输出时钟的周期的数量；X和Y为预设值。
在该实施例中，对分频比进行第一次修正。将载波时钟和预设的锁相环输出时钟都输入数字模块后，结合图3所示，获取X个载波时钟的周期内预设的锁相环输出时钟的周期的数量，并计算第一次修正后的分频比FD1。根据FD1和本地时钟，控制锁相环输出新的锁相环输出时钟，使该锁相环输出时钟的频率近似为FAPLL1＝Y*FCR。其中FCR为载波时钟的频率。但是，由于时钟信号可能存在的偏差，通过分频比FD1得到的锁相环输出时钟的频率FAPLL1可能只处于Y*FCR附近的一个频率。此时就需要对FD1进行多次修正，以使最后得到的锁相环输出时钟的频率等于Y*FCR。
可选地，X的取值范围包括[96，160]。更具体的，X＝112、128或144。
可选地，根据载波时钟和前一次的锁相环输出时钟，对分频比进行第i次修正，包括：计算在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数；计算获得第i次修正后的分频比FDi；其中，FD(i-1)为第i-1次修正后的分频比；/>为第i次修正过程中，在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数。
在该实施例中，需要对分频比进行n-2次修正。在第一次修正完成后，打开时间数字转换单元，并在每次修正过程中，利用时间数字转换单元获取在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数，从而计算该次修正后的分频比，并根据该次修正的分频比使锁相环重新调整锁相环输出时钟。每次修正分频比，都是针对于前一次的锁相环输出时钟进行计数，可以使修正后的分频比更加精确，并使调整后的锁相环输出时钟的频率更加接近载波时钟的频率的Y倍。
可选地，计算在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数，包括：在M个载波时钟的周期内对前一次的锁相环输出时钟的周期进行采样；根据载波时钟的上升沿相对于前一次的锁相环输出时钟的位置，计算在M个载波时钟的周期内所包含的非整数个前一次的锁相环输出时钟的周期的数量NV1i，和整数个前一次的锁相环输出时钟的周期的数量Nv2i；计算获得第i次修正过程中，每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数/>其中，M为预设的整数。
结合图4所示，采用多个串联的反相器(INV1，...，INVn)和多个D触发器(D1，...，Dn)构成时间数字转换单元，每个反相器的输出端还与D触发器的输入端连接。将锁相环输出时钟经过反相器反相后输入D触发器，载波时钟作为D触发器的时钟信号，根据锁相环输出时钟内高电平和低电平的分界线，D触发器会产生响应，将锁相环输出时钟的上升沿出现的个数和下降沿出现的个数反映出来。D触发器将输出发送至数字模块，最终由输出数字模块输出修正后的分频比。在该实施例中，以M个载波时钟的周期作为一次修正时长，需要在一次修正时长内利用时间数字转换单元对锁相环输出时钟进行采样，计算出M个载波时钟的周期内锁相环输出时钟的周期的个数。对于M个载波时钟的周期内所包含的非整数个前一次的锁相环输出时钟的周期的数量，可以根据载波时钟的上升沿相对于前一次的锁相环输出时钟的位置采用不同的公式进行计算。
以第i次采样过程为例，令第一个载波时钟的上升沿为采样开始点，第M+1个载波时钟的上升沿为采样结束点。在一个采样周期内，记录前一次的锁相环输出时钟的上升沿出现的个数为NLi，前一次的锁相环输出时钟的下降沿出现的个数为NHi。根据在前一次的锁相环输出时钟的获取的采样点，结合图5中的(a)所示，在第一个采样点为上升沿，且最后一个采样点为下降沿的情况下，计算结合图5中的(b)所示，在第一个采样点为上升沿，且最后一个采样点也为上升沿的情况下，计算结合图5中的(c)所示，在第一个采样点为下降沿，且最后一个采样点也为下降沿的情况下，计算/>结合图5中的(d)所示，在第一个采样点为下降沿，且最后一个采样点为上升沿的情况下，计算其中，Δt1n为第一个采样点前的上升沿或下降沿相对于采样开始点的延迟时间；Δt1(n+1)为最后一个采样点相对于采样结束点的延迟时间。采用上述的方法，可以得到第i次修正过程中，在M个载波时钟的周期内所包含的非整数个前一次的锁相环输出时钟的周期的数量NV1i。然后再利用数字模块可以得到第i次修正过程中，在M个载波时钟的周期内所包含的整数个前一次的锁相环输出时钟的周期的数量NV2i。将NV1i和NV2i相加并求平均数，就可以得到第i次修正过程中，每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数/>
可选地，M的取值范围包括[96，160]。更具体的，M＝112、128或144。
可选地，根据载波时钟和前一次的锁相环输出时钟，对分频比进行第n次修正，包括：在Z个载波时钟的周期内，计算每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数；计算获得第n次修正后的分频比FDn；其中，FD(n-1)为第n-1次修正后的分频比；Z为大于M的整数；/>为第n次修正过程中，在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数。
在前n-1次修正过程中，已经将分频比修正为较为准确的数值，此时，可以对分频比进行最后一次时间较长的修正，进一步提高分频比的精度。令Z＝a*M，以Z个载波时钟的周期作为一次修正时长，以同样的方法获取每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数，并对分频比进行第n次修正。
可选地，a的取值范围包括[36，144]。更具体的，a＝54、72或90。
可选地，在每次修正分频比后，调整锁相环输出时钟，包括：计算获得调整j次后的锁相环输出时钟的周期TAPLLj；其中，FDj为对第j次修正后的分频比；j＝1，...，n。
在对分频比进行修正后，锁相环根据修正后的分频比重新调整锁相环输出时钟，继续进行下一次的修正过程。在完成最后一次修正的情况下，可以认为锁相环最后一次调整的锁相环输出时钟的频率FAPLLn＝Y*FCR。然后将该锁相环输出时钟输入分频模块，对锁相环输出时钟进行分频以得到目标时钟，使目标时钟的频率等于载波时钟的频率。最后，需要对目标时钟和载波时钟进行相位校准，使得目标时钟与载波时钟的频率与相位都相同，令数据发送模块发出的信号与载波时钟一致。
结合图6所示，本公开实施例提供另一种用于时钟校准的方法，包括：
S101，通信设备根据本地时钟和预设的锁相环输出时钟，计算分频比。
S102，通信设备根据载波时钟和预设的锁相环输出时钟，对分频比进行第1次修正，并调整锁相环输出时钟。
S103，通信设备根据载波时钟和前一次的锁相环输出时钟，对分频比进行第i次修正，并调整锁相环输出时钟。
S104，通信设备判断i是否等于n-1，若是，则执行S105；若否，则执行S103。
S105，根据载波时钟和前一次的锁相环输出时钟，对分频比进行第n次修正，并调整锁相环输出时钟。
S106，通信设备对第n次修正得到的锁相环输出时钟进行分频得到目标时钟，使目标时钟的频率与载波时钟的频率一致。
S107，通信设备对目标时钟和载波时钟进行相位校准，使目标时钟的相位与载波时钟的相位一致。
S108，通信设备发送目标时钟。
本公开实施例提供的用于时钟校准的方法，通过三级不同精度的修正算法对分频比进行修正，可以在短时间内将最终的目标时钟校的频率校准到和载波时钟的频率相同，并且能达到较高的精度要求。采用时间数字转换单元进行采样，可以提高单次校准的精度，再通过三级不同精度的修正，可以提高校频速度，在有限时间内实现高精度的校准。同时本公开实施例的配置灵活，可以根据校准精度和校准时间的要求不同，调整修正次数，配置不同的校准参数，以适应不同的校准场景。
结合图7所示，本公开实施例提供一种用于时钟校准的装置300，包括处理器(processor)200和存储器(memory)201。可选地，该装置还可以包括通信接口(Communication Interface)202和总线203。其中，处理器200、通信接口202、存储器201可以通过总线203完成相互间的通信。通信接口202可以用于信息传输。处理器200可以调用存储器201中的逻辑指令，以执行上述实施例的用于时钟校准的方法。
此外，上述的存储器201中的逻辑指令可以通过软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。
存储器201作为一种计算机可读存储介质，可用于存储软件程序、计算机可执行程序，如本公开实施例中的方法对应的程序指令/模块。处理器200通过运行存储在存储器201中的程序指令/模块，从而执行功能应用以及数据处理，即实现上述实施例中用于时钟校准的方法。
存储器201可包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序；存储数据区可存储根据终端设备的使用所创建的数据等。此外，存储器201可以包括高速随机存取存储器，还可以包括非易失性存储器。
本公开实施例提供了一种通信设备，包括：通信设备本体，以及上述的用于时钟校准的装置。用于时钟校准的装置被安装于通信设备本体。这里所表述的安装关系，并不仅限于在通信设备内部放置，还包括了与通信设备的其他元器件的安装连接，包括但不限于物理连接、电性连接或者信号传输连接等。本领域技术人员可以理解的是，用于时钟校准的装置可以适配于可行的通信设备主体，进而实现其他可行的实施例。
本公开实施例提供了一种计算机可读的存储介质，存储有计算机可执行指令，所述计算机可执行指令设置为执行上述用于时钟校准的方法。
本公开实施例的技术方案可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括一个或多个指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本公开实施例所述方法的全部或部分步骤。而前述的存储介质可以是非暂态存储介质，包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等多种可以存储程序代码的介质。
以上描述和附图充分地示出了本公开的实施例，以使本领域的技术人员能够实践它们。其他实施例可以包括结构的、逻辑的、电气的、过程的以及其他的改变。实施例仅代表可能的变化。除非明确要求，否则单独的部件和功能是可选的，并且操作的顺序可以变化。一些实施例的部分和特征可以被包括在或替换其他实施例的部分和特征。而且，本申请中使用的用词仅用于描述实施例并且不用于限制权利要求。如在实施例以及权利要求的描述中使用的，除非上下文清楚地表明，否则单数形式的“一个”(a)、“一个”(an)和“所述”(the)旨在同样包括复数形式。类似地，如在本申请中所使用的术语“和/或”是指包含一个或一个以上相关联的列出的任何以及所有可能的组合。另外，当用于本申请中时，术语“包括”(comprise)及其变型“包括”(comprises)和/或包括(comprising)等指陈述的特征、整体、步骤、操作、元素，和/或组件的存在，但不排除一个或一个以上其它特征、整体、步骤、操作、元素、组件和/或这些的分组的存在或添加。在没有更多限制的情况下，由语句“包括一个…”限定的要素，并不排除在包括所述要素的过程、方法或者设备中还存在另外的相同要素。本文中，每个实施例重点说明的可以是与其他实施例的不同之处，各个实施例之间相同相似部分可以互相参见。对于实施例公开的方法、产品等而言，如果其与实施例公开的方法部分相对应，那么相关之处可以参见方法部分的描述。
本领域技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、或者计算机软件和电子硬件的结合来实现。这些功能究竟以硬件还是软件方式来执行，可以取决于技术方案的特定应用和设计约束条件。所述技术人员可以对每个特定的应用来使用不同方法以实现所描述的功能，但是这种实现不应认为超出本公开实施例的范围。所述技术人员可以清楚地了解到，为描述的方便和简洁，上述描述的系统、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。
本文所披露的实施例中，所揭露的方法、产品(包括但不限于装置、设备等)，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，可以仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个系统，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口，装置或单元的间接耦合或通信连接，可以是电性，机械或其它的形式。所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本实施例。另外，在本公开实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以两个或两个以上单元集成在一个单元中。
附图中的流程图和框图显示了根据本公开实施例的系统、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。在有些作为替换的实现中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。在附图中的流程图和框图所对应的描述中，不同的方框所对应的操作或步骤也可以以不同于描述中所披露的顺序发生，有时不同的操作或步骤之间不存在特定的顺序。例如，两个连续的操作或步骤实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这可以依所涉及的功能而定。框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。
Claims (10)
1.一种用于时钟校准的方法，其特征在于，包括：
根据本地时钟和预设的锁相环输出时钟，计算分频比；
根据载波时钟和前一次的锁相环输出时钟，对分频比进行n次修正；n＞3；
在每次修正分频比后，调整锁相环输出时钟。
2.根据权利要求1所述的方法，其特征在于，根据本地时钟和预设的锁相环输出时钟，计算分频比，包括：
计算获得分频比FD0；
其中，TXTAL为本地时钟的周期；TAPLL0为预设的锁相环输出时钟的周期。
3.根据权利要求2所述的方法，其特征在于，根据载波时钟和前一次的锁相环输出时钟，对分频比进行n次修正，包括：
根据载波时钟和预设的锁相环输出时钟，对分频比进行第1次修正；
根据载波时钟和前一次的锁相环输出时钟，对分频比进行第i次修正；i＝2，...，n-1，且，每次修正时长为第一时长；
根据载波时钟和前一次的锁相环输出时钟，对分频比进行第n次修正，且，修正时长为第二时长；
其中，第二时长大于第一时长。
4.根据权利要求3所述的方法，其特征在于，根据载波时钟和预设的锁相环输出时钟，对分频比进行第1次修正，包括：
获取在X个载波时钟的周期内预设的锁相环输出时钟的周期的数量；
计算获得第1次修正后的分频比FD1；
其中，N为在X个载波时钟的周期内预设的锁相环输出时钟的周期的数量；X和Y为预设值。
5.根据权利要求4所述的方法，其特征在于，根据载波时钟和前一次的锁相环输出时钟，对分频比进行第i次修正，包括：
计算在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数；
计算获得第i次修正后的分频比FDi；
其中，FD(i-1)为第i-1次修正后的分频比；为第i次修正过程中，在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数。
6.根据权利要求5所述的方法，其特征在于，计算在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数，包括：
在M个载波时钟的周期内对前一次的锁相环输出时钟的周期进行采样；
根据载波时钟的上升沿相对于前一次的锁相环输出时钟的位置，计算在M个载波时钟的周期内所包含的非整数个前一次的锁相环输出时钟的周期的数量NV1i，和整数个前一次的锁相环输出时钟的周期的数量NV2i；
计算获得第i次修正过程中，每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数/>
其中，M为预设的整数。
7.根据权利要求6所述的方法，其特征在于，根据载波时钟和前一次的锁相环输出时钟，对分频比进行第n次修正，包括：
在Z个载波时钟的周期内，计算每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数；
计算获得第n次修正后的分频比FDn；
其中，FD(n-1)为第n-1次修正后的分频比；Z为大于M的整数；为第n次修正过程中，在每个载波时钟的周期内前一次的锁相环输出时钟的周期的平均个数。
8.根据权利要求7所述的方法，其特征在于，在每次修正分频比后，调整锁相环输出时钟，包括：
计算获得调整j次后的锁相环输出时钟的周期TAPLLj；
其中，FDj为对第j次修正后的分频比；j＝1，...，n。
9.一种用于时钟校准的装置，包括处理器和存储有程序指令的存储器，其特征在于，所述处理器被配置为在运行所述程序指令时，执行如权利要求1至8任一项所述的用于时钟校准的方法。
10.一种通信设备，其特征在于，包括：
通信设备本体；
如权利要求9所述的用于时钟校准的装置，被安装于所述通信设备本体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311830322.4A CN117811577A (zh) | 2023-12-27 | 2023-12-27 | 用于时钟校准的方法及装置、通信设备 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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|---|---|
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Family Applications (1)
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Country Status (1)
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2023
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