CN117796182A

CN117796182A - 双磁隧道结设备

Info

Publication number: CN117796182A
Application number: CN202280054548.7A
Authority: CN
Inventors: P·哈什米; C·科坦达拉曼; N·马卡克
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 2021-08-05
Filing date: 2022-07-27
Publication date: 2024-03-29
Also published as: US12063867B2; EP4381915A1; WO2023012006A1; US20230039834A1; JP2024529363A

Abstract

一种用于提供具有两个间隔体(404，707)的双磁性隧道结设备的结构(1200)的方法，该设备包括底部磁性隧道结堆叠(204)、底部磁性隧道结堆叠上的自旋导电层(208)、自旋导电层上的顶部磁性隧道结堆叠(210)、顶部磁性隧道结堆叠的侧面和自旋导电层的顶表面的一部分上的第一电介质间隔体(404)、以及第一间隔体上的第二电介质间隔体(707)。双磁性隧道设备包括顶部磁性隧道结堆叠，其宽度小于底部磁性隧道结堆叠的宽度。

Description

双磁隧道结设备

背景技术

本发明总体上涉及半导体存储设备技术领域，并且更具体地涉及磁阻随机存取存储设备。

常规MRAM设备包括磁性隧道结(Magnetic Tunnel Junction，MTJ)结构，其具有通过中间非磁性隧道势垒层分隔开的磁性(例如，铁磁性)层。数字信息可以被存储在存储器元件中并且可以由磁化矢量的方向来表示。响应于施加到MTJ的电压，磁性存储器元件展现不同的电阻值并且允许MRAM设备提供存储在磁性存储器元件中的信息。MRAM技术正在发展为包括垂直对准在MRAM器件中的两个MTJ。具有比顶部MTJ更宽的底部MTJ的双MTJ(DMTJ)为MRAM设备提供双自旋电流源(double spin-current sourcing，DSTT)。

发明内容

本发明的一个方面包括一种双磁性隧道结设备，双磁性隧道结设备包括底部磁性隧道结堆叠、在底部磁性隧道结堆叠上的自旋导电层、在自旋导电层上的顶部磁性隧道结堆叠、在顶部磁性隧道结堆叠的侧面和自旋导电层的顶部表面的一部分上的第一电介质间隔体、以及在第一电介质间隔体上的第二电介质间隔体。双磁性隧道设备包括该顶部磁性隧道结堆叠，其宽度小于底部磁性隧道结堆叠的宽度。

本发明的另一方面包括一种形成双磁性隧道结设备的方法，该方法包括：在后段工艺(back-end of a line)半导体结构中的金属层的一部分上的通孔电介质中形成通孔；以及在通孔和通孔电介质上沉积用于双磁性隧道结设备的材料层的堆叠。该方法包括图案化和选择性地蚀刻材料层的堆叠的顶部上的硬掩模和有机掩模的一部分。该方法包括：使用离子束蚀刻工艺和反应离子蚀刻工艺中的一种或多种来蚀刻材料层的堆叠中的蚀刻停止层、顶部磁性隧道结、以及自旋导电层的顶部中的每个的一部分。该方法包括：在后段工艺半导体结构之上沉积第一间隔体材料；以及在第一间隔体材料之上沉积第二间隔体材料。此外，该方法包括去除第一间隔体材料和第二间隔体材料的水平部分。该方法包括：使用离子束蚀刻工艺和反应离子蚀刻工艺中的一个或多个来去除双磁性隧道结设备的材料层的堆叠中的第一间隔体、自旋导电层、底部磁性隧道结的部分，以及通孔电介质的表面的一部分，其中，所去除的部分不受所述第二间隔体的侧壁的保护。

附图说明

通过结合附图的以下描述，本发明的各种实施例的上述和其他方面、特征以及优点将变得更加清晰。

图1是根据本发明的实施例的在金属层上形成通孔之后的结构的截面图。

图2是根据本发明的实施例的在沉积用于双MTJ的材料层的堆叠之后的结构的截面图。

图3是根据本发明的实施例的在蚀刻材料层的堆叠的硬掩模层之后的结构的截面图。

图4是根据本发明实施例的在去除材料层的堆叠的一部分以形成顶部MTJ之后的结构的截面图。

图5是根据本发明的实施例的在半导体结构的顶部表面上沉积第一间隔体之后的结构的截面图。

图6是根据本发明的实施例的在去除第一间隔体的顶部部分之后的结构的截面图。

图7是根据本发明的实施例的在第一间隔体上沉积第二间隔体之后的结构的截面图。

图8是根据本发明的实施例的在去除第一间隔体和第二间隔体的水平部分之后的结构的截面图。

图9是根据本发明的实施例的在蚀刻底部MTJ的部分和通孔电介质材料之后的结构的截面图。

图10是根据本发明的实施例的在半导体结构上沉积封装介电层之后的结构的截面图。

图11是根据本发明的实施例的化学机械抛光(CMP)之后的结构的截面图。

图12是根据本发明的实施例的在双MTJ之上形成位线之后的结构的截面图。

具体实施方式

使用磁性隧道结(magnetic tunnel junctions,“MTJ”)的磁阻式随机存取存储器(magnetoresistive random-access memory,“MRAM”)装置是替代现有嵌入式DRAM技术的一个选项。MRAM是非易失性存储器。本发明的实施例认识到，当前的MRAM MTJ结构相对较慢，并且达到与嵌入式DRAM可比的MTJ写入目标速度(约5ns)的唯一方式是具有双磁性隧道结(“DMTJ”)。DMTJ器件通常将写入电流减小两倍。

本发明的实施例认识到，在一些DMTJ设备中，具有宽基极(wide-base)的改进的DMTJ器件用于通过消除均与具有类似临界尺寸(critical-dimension，“CD”)的顶部和底部MTJ堆叠的标准DMTJ相关联的电阻面积(resistance area，“RA”)惩罚和磁阻(magnetoresistance，“MR”)惩罚两者来增加MTJ的切换效率。本发明的实施例认识到，具有宽基极的改进的DMTJ是使用比顶部MTJ堆叠更宽的底部MTJ堆叠来创建的。本发明的实施例认识到，具有比顶部MTJ堆叠更宽的底部MTJ堆叠的改进的DMTJ器件提供双自旋电流源(“DSTT”)益处。宽基极、改进的DMTJ器件中，底部阻挡层可以具有相对高的RA。具有宽基极的改进的DMTJ器件利用非磁性(non-magnetic，“NM”)金属层中的自旋扩散传输并且可以实现穿过底部阻挡层的电荷电流密度的降低。底部NM层也可在退火工艺期间充当额外的硼漏极导管。在一些具有宽基极的改进的DMTJ器件中，在两个MTJ堆叠之间使用非磁性自旋导体(例如，Cu、CuN、Ag、AgSn等)。在这些改进的DMTJ器件的制造过程中，针对堆叠完整性和避免在非原位过程(例如氧化或CMP)中可能发生的自旋电导的意外损失，需要原位堆叠沉积过程。

本发明的实施例认识到，在宽基极改进的DMTJ器件的底层的图案化和蚀刻期间，可能出现各种问题。本发明的实施例认识到，在宽基极改进的DMTJ器件的图案化和蚀刻期间，可以发生间隔体腐蚀，减小底部MTJ堆叠宽度。本发明的实施例认识到，用于在宽基极改进的DMTJ上形成间隔体的典型间隔体材料(例如SiN)可以在用于形成宽基极改进的DMTJ的蚀刻工艺期间被侵蚀，导致底部MTJ堆叠的宽度的减小。当底部MTJ堆叠的宽度减小时，底部MTJ堆叠的CD减小，这通过增加电阻面积(“RA”)惩罚和磁阻(“MR”)两者来负面地影响切换效率。此外，本发明的实施例认识到，在一些情况下，由于SiN间隔体的微结构和/或组成的变化，间隔体的侵蚀是不均匀的，导致具有不均匀的或不对称的形状的底部MTJ堆叠，该形状负面地影响宽基极改进的DMTJ器件的性能。

本发明的实施例认识到，在用于形成宽基极改进的DMTJ器件的蚀刻工艺期间，由于间隔体侵蚀，自旋导电层侧壁的小部分会被攻击或去除。自旋导电层片的非故意蚀刻或非故意移除导致低效的自旋传导。此外，本发明的实施例认识到，在一些情况下，当自旋导电层在蚀刻工艺期间没有被间隔体充分保护时，可能发生从自旋导电层挤出铜或铜-镍。后段工艺(back end of the line，BEOL)中的这些到其他层中的挤出可能降低BEOL可靠性。由于这些原因，本发明的实施例认识到，在宽的非磁性基极改进的DMTJ形成期间对自旋导电层和底部MTJ堆叠提供更好的保护是期望的。本发明的实施例认识到，具有对底部MTJ堆叠和自旋导电层提供更好保护的新间隔体材料的新半导体结构将有益于宽的非磁性基极改进的DMTJ性能。

本发明的实施例提供一种半导体结构以及形成该半导体结构的方法，该半导体结构在蚀刻工艺期间通过添加第二间隔体来保护底部MTJ堆叠和自旋导电层，该第二间隔体由能够在蚀刻工艺期间保护底部MTJ堆叠和自旋导电层的材料构成。本发明的实施例提供由更耐受IBE或RIE蚀刻工艺的材料构成的第二间隔体。本发明的实施例在第一间隔体上形成第二间隔体。第一间隔体可以由常规的间隔体材料(如SiN)构成。一般而言，本发明的实施例提供第二间隔体，该第二间隔体具有比第一间隔体的材料更低的蚀刻速率。本发明的实施例使用由金属材料或具有高原子序数金属的金属化合物材料构成的第二间隔体。

在本发明的实施例中，第二间隔体被沉积并形成在第一间隔体之上，并且为底部MTJ堆叠和自旋导电层提供额外的保护。第二间隔体防止或减小第一间隔体、底部MTJ堆叠和自旋导电层的腐蚀。在这样做时，添加第二间隔体将CD底部MTJ堆叠保持在宽的非磁性基极改进的DMTJ中。创建并维持底部MTJ堆叠相对于顶部MTJ堆叠的较宽的CD减少或消除了在具有相同大小的顶部和底部MTJ的DMTJ中发生的电阻面积(“RA”)惩罚和磁阻(“MR”)惩罚。本发明的实施例包括在宽基极改进的DMTJ器件上形成第二间隔物的材料和方法。

在此披露了所要求保护的结构和方法的详细实施例。本文所描绘和公开的结构是半导体芯片中的后段工艺半导体结构。以下描述的方法步骤不形成用于制造集成电路(诸如半导体器件)的完整工艺流程。对于磁带头，可以结合本领域中当前使用的集成电路制造技术来实现本实施例，并且仅包括理解所描述的实施例所必需的通常实践的处理步骤中的许多步骤。这些图表示在制造之后MRAM设备的截面部分，并且不是按比例绘制的，而是绘制以示出所描述的实施例的特征。本文公开的特定结构和功能细节不应被解释为限制，而仅仅是用于教导本领域技术人员以不同方式采用本公开的方法和结构的代表性基础。在描述中，可省略众所周知的特征和技术的细节以避免不必要地使所呈现的实施例模糊。

说明书中对“一个实施例”、“其他实施例”、“另一个实施例”、“实施例”等的引用表示所描述的实施例可包括特定的特征、结构或特性，但是每个实施例可能不一定包括特定的特征、结构或特性。此外，这样的短语不一定指相同的实施例。此外，当结合实施例描述特定特征、结构或特性时，应当理解的是，结合其他实施例(无论是否明确描述)影响这种特征、结构或特性在本领域技术人员的知识范围内。

出于下文描述的目的，术语“上”、“下”、“右”、“左”、“竖直”、“水平”、“顶部”、“底部”及其派生词应涉及如在附图中定向的所披露的结构和方法。术语“覆盖”、“顶部”、“在…之上”、“在…上”、“定位在…上”或“定位在…顶部”是指第一元件存在于第二元件上，其中，中间元件(诸如界面结构)可以存在于第一元件与第二元件之间。术语“直接接触”意指第一元件和第二元件在两个元件的界面处没有任何中间导电、绝缘或半导体层的情况下连接。

为了不使本发明的实施例的呈现模糊不清，在以下详细描述中，可出于呈现和说明的目的而组合一些本领域中已知的处理步骤、材料或操作中，并且在一些情况下可能未详细描述。另外，为了简洁并集中于本发明元件的区别特征，可关于后续附图不重复先前论述的材料、工艺和结构的描述。在其他实例中，可能不描述已知的一些处理步骤或操作。应当理解，以下描述更注重本发明的各个实施例的区别特征或元件。

通常，用于形成半导体芯片的各种工艺分为四大类，即，膜沉积、去除/蚀刻、半导体掺杂、以及图案化/光刻。沉积是将材料生长、涂覆或以其他方式转移到晶圆上的任何工艺。可用的技术包括但不限于物理气相沉积(“PVD”)、化学气相沉积(“CVD”)、电化学沉积(“ECD”)、分子束外延(“MBE”)以及最近的原子层沉积(“ALD”)等。另一种沉积技术是等离子体增强化学气相沉积(“PECVD”)，等离子体增强化学气相沉积是使用等离子体内的能量在晶圆表面处引起反应的工艺，否则这些反应将需要与常规CVD相关联的更高温度。在PECVD沉积期间的能量离子轰击还可改善膜的电性能和机械性能。

半导体光刻是在半导体衬底上形成三维浮雕图像或图案以用于随后将图案转移到衬底。在半导体光刻中，图案由被称为光致抗蚀剂的光敏聚合物形成。通过光刻(lithography)或光刻(photolithography)产生的图案通常用于在随后的蚀刻工艺期间限定或保护半导体结构的选定表面和部分。

去除是从晶片去除材料的任何工艺，如蚀刻或化学机械平面化(“CMP”)。蚀刻工艺的实例包括湿法蚀刻工艺(例如，化学蚀刻工艺)或干法蚀刻工艺。去除工艺或干蚀刻工艺的实例是离子束蚀刻(“IBE”)。一般而言，IBE(或研磨)是指干式等离子体蚀刻方法，其利用远程宽束离子/等离子体源通过物理惰性气体和/或化学反应气体装置来移除基板材料。与其他干式等离子体蚀刻技术类似，IBE具有诸如蚀刻速率、各向异性、选择性、均匀性、深宽比、和基板损伤的最小化之类的益处。干法蚀刻工艺的另一个实例是反应离子蚀刻(“RIE”)。通常，RIE使用化学反应等离子体来去除沉积在晶圆上的材料。来自RIE等离子体的高能离子攻击晶圆表面并且与表面材料反应以去除表面材料。

本发明的实施例的实现方式可以采取多种形式，并且随后参照附图讨论示例性实现方式细节。现在将参考附图详细描述本发明。

图1为根据本发明的实施例的在Mx 102上形成通孔104之后的结构100的截面图。如所描述，图1包含电介质101、Mx 102、通孔104和通孔电介质106。Mx 102为半导体衬底(未描绘)上方的金属层。Mx 102可为线中间(middle of the line，MOL)的金属层或BEOL中的金属层。例如，Mx 102可为M2或M3金属层的一部分，例如M2金属层或M3金属层中的线或触点。

Mx 102可由(但不限于)Cu、TaN、Ta、Ti、TiN或其组合组成。如所描绘，电介质101围绕Mx 102。电介质101可以由电介质材料组成，诸如但不限于SiOx、SiNx、SiBCN、低k电介质材料、氮掺杂阻挡低k材料(NBLOK)、或任何其他合适的电介质材料。可使用用于半导体制造的已知金属和电介质材料沉积、平面化(任选的)和蚀刻工艺来沉积和形成Mx 102和电介质101。

通孔电介质106沉积在电介质101和Mx 102上方。通孔电介质106可以是与电介质101的电介质材料相同或不同的电介质材料。通孔电介质106可以用已知的光刻法图案化和蚀刻(例如使用RIE工艺)以形成通孔104。金属层沉积在通孔电介质106和Mx 102的暴露部分之上。CVD工艺、PVD工艺、及ALD工艺中的一个或多个可用以沉积金属层。形成通孔104的金属层可以由钨(W)、铜(Cu)、氮化钽(TaN)、Ta、钛(Ti)、TiN、TiOCN或TaON中的一种或多种组成。

在金属沉积之后，可以执行CMP以平坦化结构100的表面并形成通孔104。CMP去除通孔电介质106的顶表面上方的过量金属。如图1所示，沉积的金属(诸如W)的一部分保留在通孔电介质106中以形成通孔104。

图2是根据本发明的实施例的在沉积用于双MTJ的材料层的堆叠之后的结构200的截面图。如所描绘的，图2包括图1的元件和用于双MTJ的材料层的堆叠，其由底部MTJ堆叠204、自旋导电层(SCL)208、顶部MTJ堆叠210、蚀刻停止件214、硬掩模(HM)216、和电介质/有机硬掩模(HM)218组成。如本领域技术人员已知的，在其他实施例中，更多层、更少层或不同的材料层可构成用于双MTJ的材料层的堆叠。在一些实施例中，电介质/有机HM 218是有机掩模或光致抗蚀剂。在一些实施例中，盖层可以沉积在顶部MTJ堆叠210之上。使用传统的MRAM材料和沉积工艺，依次沉积材料层堆叠中的每个层，从底部MTJ堆叠204开始，接着是SCL 208，然后是结构200中的顶部MTJ堆叠210、蚀刻停止件214、HM 216和电介质/有机HM218。例如，可通过ALD、PECVD、PVD或另一合适的沉积工艺沉积材料层的堆叠的每一层。

在不同实施例中，底部MTJ堆叠204和顶部MTJ堆叠210各自包括参考层、第一隧道势垒层、第一自由层、金属间隔层、第二自由层和第二隧道势垒层。一般而言，关于MTJ堆叠(即，底部MTJ堆叠204和顶部MTJ堆叠210)，以自由层膜(本文中进一步详细描述)的磁取向相对于参考层的磁取向来存储信息。参考层可以是单层或多个层。在实施例中，MTJ堆叠的参考层是合成反铁磁性(synthetic antiferromagnetic，“SAF”)层。在一些实施例中，MTJ堆叠的参考层包括多个子层(例如，二十个或更多个子层)。

在MTJ堆叠中的任一者的形成中，第一隧道势垒层形成于参考层的顶部上。在实施例中，第一隧道势垒层是势垒(barrier)，诸如两个导电材料之间的薄绝缘层。电子(或准粒子)通过量子隧穿的过程穿过隧道势垒。在各个实施例中，第一隧道势垒层包括由MgO或另一合适的隧道势垒材料构成的至少一个子层。

自由层是邻近第一隧道势垒层以与参考层相对的磁性自由层。磁性自由层具有可翻转的磁矩或磁化。第二隧道势垒层形成在自由层上。在一些实施例中，第二隧道势垒层包括由与第一隧道势垒层相同的材料(例如，MgO)构成的最外子层(或一些其他子层)。

如本领域技术人员已知的，在底部MTJ堆叠204或顶部MTJ堆叠210中的任一个中，各层中的每一个可包括任何数量的子层，可包括附加层，和/或在其他示例中可省略一些层。此外，层和/或子层的组成在底部MTJ堆叠204与顶部MTJ堆叠210之间可以是不同的。在一些实施例中，通过自对准图案化工艺形成底部MTJ堆叠204和顶部MTJ堆叠210。

如图1所示，蚀刻停止件214形成在顶部MTJ堆叠210上。蚀刻停止件214可以包括但不限于钌(Ru)。在一些实施例中，在顶MTJ堆叠210和蚀刻停止件214之间形成盖层(未示出)。

HM 216可使用金属硬掩模材料形成在蚀刻停止件214上。例如，HM 216可以由W、TaN或TiN构成，但不限于这些材料。HM 216的金属材料可为在MRAM设备中使用的任何合适的顶部电极金属。电介质/有机HM 218可以形成在HM 216上。有机/电介质HM 218可以由有机平坦化层(organic planarization layer，“OPL”)材料、光致抗蚀剂材料、SiNx或SiOx组成，其中x分别表示氮或氧或原子的数目。

图3是根据本发明的实施例的在蚀刻HM 216和电介质/有机HM 218之后的结构300的截面图。例如，HM 216和电介质/有机HM 218可以通过光刻形成图案并且使用RIE蚀刻。如所描绘的，HM 216和电介质/有机HM 218被蚀刻，形成HM 216和电介质/有机HM 218的柱。用剩余的HM 216和电介质/有机HM 218形成的柱的宽度可以在从10至500nm的范围内，但不限于该范围。

图4是根据本发明的实施例的在去除材料层的堆叠的一部分以形成顶部MTJ堆叠210之后的结构400的截面图。如所描绘的，图4包括在去除电介质/有机HM 218和SCL 208、顶部电极堆叠210、蚀刻停止件214和HM 216中的每个的一部分之后的图3的元件。

使用IBE、RIE或IBE和RIE的组合，可以去除蚀刻停止件214、顶部堆叠210和SCL208中的每个的一部分。在一些实施例中，电介质/有机HM 218是在蚀刻之后被去除的HM216上的抗蚀剂材料或OPL。蚀刻停止件214、顶部MTJ堆叠210和SCL 208的蚀刻可以延伸到SCL 208的顶部部分中。如图4所示，蚀刻工艺在SCL 208的顶部附近停止。如图4所示，SCL208的顶部表面的一部分是弯曲的或在SCL 208邻接顶部MTJ堆叠210附近具有弯曲截面轮廓。在一些实施例中，使用IBE和/或RIE的蚀刻工艺在SCL 208的顶表面处停止并且使顶部MTJ堆叠210的垂直侧暴露。在这些实施例中，通过改变蚀刻参数(例如，蚀刻角度、蚀刻时间、蚀刻能量等)，在顶部MTJ堆叠210周围的SCL 208的顶表面是平坦的而不是图4中所描绘的弯曲表面。

在制造过程中的该阶段，如图4所示，顶部MTJ堆叠210的临界尺寸(CD)小于底部MTJ堆叠204的临界尺寸。此外，SCL 208的CD贯穿SCL 208的层的厚度逐渐变化。SCL 208层保留在底部MTJ堆叠204的顶部上。

图4描绘了HM 216、蚀刻停止件214和顶部MTJ堆叠210的组合的锥形形状，具有相当一致的斜率(即，至少基本上，直到到达SCL 208为止)。然而，应当理解，在其他实施例中，HM 216、蚀刻停止件214和顶部MTJ堆叠210的侧面或侧壁具有垂直(或几乎垂直)轮廓。HM216、蚀刻停止件214和顶部MTJ堆叠210的侧壁相对于水平表面或底部MTJ堆叠204或相对于半导体衬底(未描绘)的表面的斜率或角度可从70到90度变化，但不限于这些角度或此斜率。

在图案化顶部MTJ堆叠210之后，可发生可选的工艺，例如受控的原位氧化或空气阻断(air-break)。受控的原位氧化可以是将晶圆(例如，结构400)暴露于固定的氧压力(例如，在1m Torr和500Torr之间)的工艺。空气阻断是一种非原位工艺，其中将这些晶圆从该蚀刻室中取出并且暴露于空气中。受控的原位氧化和空气阻断可减少MRAM单元的部分短故障，其与顶部隧穿势垒的边界周围的金属再沉积相关联。

图5是根据本发明的实施例的在结构500的顶面上沉积第一间隔体404之后的结构500的截面图。如所描述的，图5包括图4的元件和第一间隔体404。在第一间隔体404沉积之前，可以使用可选的等离子体处理预处理。例如，使用等离子体中的氧、氢、氮或这些元素的组合(即，NH3)中的一种或多种进行等离子体预处理。可以通过但不限于PVD、ALD或PECVD来沉积第一间隔体404。第一间隔体404可以由但不限于SiN、Si、Ti或Ali的氧化物(即，SiOx、TiOx或AL0x)、氮化硼(BN)、或SiBCN组成。

图6是根据本发明的实施例的在去除第一间隔体404的顶部之后的结构600的截面图。如所描述的，图6包括在第一间隔体404的部分蚀刻之后的图5的元件。使用例如低角度IBE、RIE或低角度IBE和RIE的组合，在HM 216的成角度侧周围、从HM 216的顶部上方的第一间隔体404的顶部表面和从SCL 208上方和上的第一间隔体404的顶部表面去除第一间隔体404的一部分。如所描绘的，在使用低角度IBE和/或RIE的部分蚀刻之后，第一间隔体404的层保留在SCL 208之上并围绕顶部MTJ堆叠210、蚀刻停止件214、围绕HM 216和在HM 216上。在部分蚀刻之后，第一间隔体404的厚度可以在5至100nm的范围内，但不限于该范围。

图7是根据本发明的实施例的在第一间隔体404的剩余部分上沉积第二间隔体707之后的结构700的截面图。在不同实施例中，第二间隔体707由在低角度IBE或RIE中具有比第一间隔体404的材料低的蚀刻速率的材料构成。第二间隔体707可以由一种或多种高原子序数金属(诸如但不限于Ta、钯(Pd))、包含高原子序数金属的金属化合物(诸如TaN)、或诸如金刚石(碳)的硬质材料组成。在第一间隔体404之上的第二间隔体707在随后的蚀刻工艺期间为SCL 208和底部MTJ堆叠204提供附加的保护。以此方式，例如当第一间隔体404蚀刻由于第一间隔体404中的微结构或成分变化而不均匀时，第二间隔体707防止底部MTJ堆叠204的直径的减小,底部MTJ堆叠204中的不对称性。SCL 208的不均匀蚀刻(其中，SCL 208的部分可能被攻击或移除)导致自旋传导低效。可以使用ALD或PECVD将第二间隔体层707沉积在第一间隔体404上，但不限于这些沉积工艺。第二间隔体707的厚度可以在从5至30nm的范围内，但不限于该范围。

图8是根据本发明的实施例的在去除第二间隔体707和第一间隔体404的水平部分之后的结构800的截面图。在不同实施例中，使用低角度IBE过程和/或RIE过程中的一者或多者，在SCL 208的水平顶表面的部分上方移除第二间隔体707和第一间隔体404的水平部分。在一些实施例中，IBE和RIE的组合用于去除第二间隔体707和第一间隔体404的水平部分。

如所描绘的，第二间隔体707和第一间隔体404的侧面或侧壁是倾斜的，并且基本上或几乎平行于HM 216、蚀刻停止件214和顶部MTJ堆叠210的侧壁。在去除第二间隔体707的水平部分之后，第一间隔体404的小的水平部分保持在第二间隔体707的底部之下。第一间隔体404的小水平部分邻接SCL 208的顶部部分。第二间隔体707通过第一间隔体404与SCL 208的水平或弯曲表面分隔开(例如，以防止短路)。如图所示，HM 216的顶部在蚀刻之后暴露。第二间隔体707和第一间隔体404的顶面的锥形形状或角度可以取决于所使用的蚀刻工艺和蚀刻工艺参数而改变。在一些情况下，可能发生第一间隔体404的顶部表面中的凹陷(divot)或凹陷(dip)(未示出)。如图8所示，第一间隔体404和第二间隔体707覆盖顶部MTJ堆叠210的侧面、蚀刻停止件214、HM 216的大部分、SCL 208的弯曲部分、以及在一些情况下SCL 208的邻近于SCL 208的弯曲部分的小的水平顶表面。

图9是根据本发明的实施例的在去除底部MTJ堆叠204的一部分和通孔电介质106的一部分的另一蚀刻工艺之后的结构900的截面图。如所描绘的，图9包括图8的元件，其中，SCL 208的未被第一间隔体404的剩余部分覆盖的一些顶部部分被移除，底部MTJ堆叠204的在SCL 208的所移除部分之下的部分也被移除，并且通孔电介质106的与底部MTJ堆叠204的剩余底部边缘相邻的顶部部分也可以被移除。

在不同实施例中，使用低角度IBE或RIE工艺中的一个或两者来形成结构900以去除SCL 208的暴露部分、底部MTJ堆叠204的部分以及通孔电介质106的不在第一间隔体404下方的顶部部分。在蚀刻工艺之后，结构900包括在柱的顶部处的HM 216的锥形柱，其中蚀刻停止件214在HM 216下方，顶部MTJ堆叠210在蚀刻停止件214下方，SCL 208的剩余部分在第一间隔体404和顶部MTJ堆叠210下方，以及剩余的底部MTJ堆叠204在SCL 208的剩余部分下方。第一间隔体404覆盖SCL 208的侧面和弯曲顶表面、顶部MTJ堆叠210、蚀刻停止件214和HM 216中的每个的侧面。第二间隔体707覆盖第一间隔体404的侧壁。在蚀刻之后，第二间隔体层707覆盖第一间隔体404的侧面的一部分并且通过第一间隔体404与SCL 208的弯曲边缘部分分离。如图9所示，底部MTJ堆叠204大于顶部MTJ 210。

在不同实施例中，使用低角度IBE或RIE工艺之一或其组合来形成结构900，以去除SCL 208的暴露部分、底部MTJ堆叠204的部分以及通孔电介质106的不在第一间隔体404下方的顶部部分。在蚀刻工艺之后，结构900包括在柱的顶部处的HM 216的锥形柱，其中蚀刻停止件214在HM 216下方、顶部MTJ堆叠210在蚀刻停止件214下方、SCL 208的剩余部分在第一间隔体404和顶部MTJ堆叠210下方、以及剩余的底部MTJ堆叠204在SCL 208的剩余部分下方。第一间隔体404覆盖SCL 208的侧面和弯曲顶表面、顶部MTJ堆叠210、蚀刻停止件214和HM 216中的每个的侧面。第二间隔体707覆盖第一间隔体404的侧壁。在蚀刻之后，第二间隔体层707覆盖第一间隔体404的侧面的一部分并且通过第一间隔体404与SCL 208的弯曲边缘部分分离。

在蚀刻工艺之后，底部MTJ堆叠204的剩余部分的侧壁和SCL 208的弯曲顶表面的部分的外侧壁平行于第二间隔体707的侧壁或外表面以及第一间隔体404的底侧壁并且形成锥形柱(例如，具有DMTJ的MRAM柱)。

如图9中所描绘的，HM 216、蚀刻停止件214、顶部MTJ堆叠210、SCL 208和底部MTJ堆叠204中的每一个的顶表面小于每一层的底表面(例如，底部MTJ堆叠204的顶部小于底部MTJ堆叠204的底部)。层的顶部和每个层的底部之间的差异的量可以根据不同蚀刻工艺参数而变化(例如，IBE蚀刻角度或蚀刻时间影响锥形柱的侧面的斜率)。例如，锥形的侧面可以是垂直的或几乎垂直的，或者在其他实例中，可以相对于半导体衬底的水平顶表面形成80度角(未示出)。

如先前所提及的，图9中的锥形柱也可被称为MRAM柱，在该示例中，MRAM柱由两个MTJ(即，底部MTJ堆叠210和顶部MTJ堆叠204)、SCL 208、蚀刻停止件214、HM 216组成，其中MRAM柱中的大部分的侧壁由第一间隔体404覆盖，并且第二间隔体707在第一间隔体404之上并保护第一间隔体404。如前所述，在其他示例中，锥形柱的侧面的角度可以变化。如图9中所描绘的，锥形柱或MRAM柱的侧面或侧壁包括HM 216的一小部分、第一间隔体404的部分、第二间隔体707的顶部和侧面、SCL 208的侧面的薄部分、以及底部MTJ堆叠204的侧面或侧壁。使用关于图1-9所讨论的方法来形成结构900，底部MTJ堆叠204比顶部MTJ堆叠210宽。在如关于图9所讨论的蚀刻工艺期间，底部MTJ堆叠210保持被保护在第二间隔体707和第一间隔体404之下。具体而言，用像TaN那样的抗IBE/RIE蚀刻材料来形成的第二间隔体707可以保护第一间隔体404和底部MTJ堆叠210两者。对第二间隔体707使用耐蚀刻材料保留了底部MTJ堆叠210的宽度或临界直径。通过使用用于第二间隔体707的材料(该材料可以是抗IBE/RIE蚀刻或在IBE或RIE中缓慢蚀刻)来保护底部MTJ堆叠210的CD。对第二间隔体707使用耐蚀刻性有助于维持对称的并且更宽的底部MTJ堆叠210，这使得更多自旋能够汇集到顶部自由层。此外，第二间隔体707可以在IBE和/或RIE过程期间保护SCL 208免受攻击和/或防止形成挤出。保护SCL 208免于无意的蚀刻或攻击维持高效的自旋传导。如先前所讨论的，防止SCL 208挤出改善了BEOL可靠性。

在图案化底部MTJ堆叠204之后，可发生任选的工艺，例如受控的原位氧化或空气阻断。受控的原位氧化可以是将晶圆(例如，结构900)暴露于固定的氧压力(例如，在1mTorr和500Torr之间)的工艺。空气阻断是一种非原位工艺，其中将这些晶圆从蚀刻室中取出并且暴露于空气中。受控的原位氧化和空气阻断可减少MRAM单元的部分短故障，其与顶部隧穿势垒的边界周围的金属再沉积相关联。

图10是根据本发明的实施例的在结构1000上沉积封装电介质806之后的结构1000的截面图。如所描绘的，图10包括图9的元件和封装电介质806和层间电介质(interlayerdielectric，ILD)808。可以通过但不限于PVD、ALD或PECVD沉积封装电介质806。封装电介质806可以由但不限于ALOx、TiOx、SiOx、BN、SIN或SiBCN组成。在第一间隔体404沉积之前，可以使用可选的等离子体工艺预处理。例如，等离子体预处理可使用氧、氢或氮等离子体、或等离子体中的这些元素的组合(即，NH₃)中的一种或多种来执行。封装电介质806可沉积在通孔电介质106、底部MTJ堆叠204、SCL 208、第一间隔体404、第二间隔体707的侧部和顶部以及HM 216的暴露表面上。在封装电介质806沉积之后，ILD 808的层被沉积在封装电介质806之上并填充与MRAM柱相邻的区域或沟槽。在不同实施例中，ILD 808在锥形柱中的HM216上方延伸。

图11是根据本发明的实施例的CMP之后的结构1100的截面图。CMP通过去除ILD808、封装电介质806、HM 216、第一间隔体404和第二间隔体707的顶部部分来使结构1100的顶部表面平面化。在CMP之后，锥形柱或MRAM柱具有平坦的顶部。锥形柱的平坦顶部暴露HM216的顶部部分、第一间隔体404、第二间隔体707、封装电介质806和ILD 808。

图12是根据本发明实施例的在通过图10中的CMP工艺形成的平坦锥形柱的顶部上方形成位线902之后的结构1200的截面图。如所描绘的，图12包括图11的元件和具有由ILD908包围的衬垫905的位线902。ILD 908的层沉积在图9所示的结构900上方。ILD 908可以使用光刻法进行图案化，并且例如使用RIE或其他合适的ILD蚀刻工艺进行蚀刻。

在蚀刻ILD908之后，可以通过已知的衬垫沉积工艺(例如，ALD或PECVD)沉积衬垫材料层，衬垫材料层诸如但不限于钽-氮合金、钛-氮合金、或钽-铝-氮合金。衬垫905可沉积在ILD 908上方以及HM 216、第一间隔体404、第二间隔体707、封装电介质806、和邻近封装电介质806的顶表面的ILD 808的一部分上的暴露的顶表面上。在沉积衬垫905之后，在衬垫902上沉积用于位线902的导电材料或金属层。用于位线902的材料可以包括但不限于Ta、TaN或Cu。执行CMP以从ILD 908的顶表面去除多余的衬垫902和位线902材料。在CMP之后，在顶部MTJ堆叠210上方的HM 216上方形成具有衬垫905的位线902。结构1200包括底部MTJ堆叠204，底部MTJ堆叠204具有比顶部MTJ堆叠210宽的CD，顶部MTJ堆叠210通过通孔104连接到Mx 102。较宽的底部MTJ堆叠210和较窄的顶部MTJ堆叠204由SCL 208分隔开，以使用双间隔体工艺形成用于MRAM设备的宽基极的DMTJ。双间隔体工艺使用由传统间隔体材料(诸如SiN)构成的第一间隔体404和由耐蚀刻材料(诸如TaN)构成的第二间隔体707。在用于形成结构1200中所描绘的宽基极DMTJ的不同蚀刻工艺期间，双间隔体工艺可以使用第二间隔体707来保护第一间隔体404和SCL 208和底部MTJ堆叠204中的每一个。

总之，形成图12中描绘的具有两个间隔体的宽基极DMTJ结构的方法的一般描述包括如先前关于图1-12详细讨论的步骤。在其他实施例中，工艺、材料或工艺顺序的一个或多个变化是不同的。该步骤包含：在电介质材料(电介质101)中的金属层(例如，Mx 102)上形成通孔104；以及在通孔和电介质材料上沉积用于双MTJ的材料层的堆叠；并且随后，图案化和选择性地蚀刻用于双MTJ的材料层的堆叠的一个或多个部分中的硬掩模216的至少一部分。该方法包括：使用用于双MTJ的材料层的堆叠中的硬掩模216以及IBE或RIE中的一者或多者来选择性地蚀刻双MTJ堆叠的材料层的堆叠中的蚀刻停止件214、顶部MTJ堆叠210和SCL 208的顶部部分的部分，以及在硬掩模216、蚀刻停止件214、顶部MTJ堆叠210的剩余部分之上和周围以及在SCL 208之上沉积用于第一间隔体404的第一间隔体材料。可能发生第一间隔体404的部分蚀刻。发生第二间隔体707在第一间隔体404之上的沉积。对第二间隔体707的水平部分和未被第二间隔体707覆盖的第一间隔体404的水平部分进行蚀刻。使用用于蚀刻工艺的IBE或RIE中的一个或多个，发生去除SCL 208、底部MTJ堆叠204以及ILD 106的不在第二间隔体707下方的顶部部分以及第一间隔体404的剩余部分。使用已知的间隔体沉积工艺在ILD 106、底部MTJ堆叠204、SCL 208、第一间隔体404、第二间隔体707和硬掩模216的暴露的表面上沉积一层封装电介质806。可以执行CMP以去除封装电介质806的顶部部分，以暴露硬掩模216的第一间隔体404和第二间隔体707的顶部部分。ILD 908的层可以沉积在ILD 808、第二间隔体707、第一间隔体404和硬掩模216的暴露的表面上方。可以选择性地蚀刻封装电介质806，并且可以在ILD 808和908、封装电介质806、底部MTJ堆叠204、SCL208、第一间隔体404、第二间隔体707和硬掩模216的暴露的顶表面上方沉积用于衬垫905的金属层。具有衬垫905的位线902沉积在硬掩模216、第一间隔体404、第二间隔体707、和封装电介质806的暴露的顶表面上。CMP从ILD 908的顶表面去除多余的位线金属以形成具有两个间隔体的图12中描绘的宽基极DMTJ结构。

已经出于说明的目的呈现了本发明的各种实施例的描述，但并不旨在是详尽的或者限于所公开的实施例。在不脱离所描述的实施例的范围的情况下，许多修改和变化对于本领域普通技术人员来说是清晰的。这里使用的术语被选择来最好地解释实施例的原理、实际应用或对在市场中找到的技术的技术改进，或者使得本领域普通技术人员能够理解这里公开的实施例。

本文所述的方法可用于制造集成电路芯片或半导体芯片。所得到的半导体芯片可以由制造者以原始晶圆形式(即，作为具有多个未封装芯片的单个晶圆)、作为裸芯片、或者以封装形式分发。在后一种情况下，该半导体芯片被安装在单芯片封装(如塑料载体，具有固定到主板或其他更高级载体上的引线)中或安装在多芯片封装(如具有或两个表面互连或掩埋互连的陶瓷载体)中。在任何情况下，半导体芯片然后与其他半导体芯片、分立电路元件、和/或其他信号处理装置集成，作为(a)中间产品(诸如母板)或(b)最终产品的一部分。最终产品可以是包括半导体芯片的任何产品，范围从玩具和其他低端应用到具有显示器、存储器、键盘或其他输入设备、和中央处理器的高级计算机产品。

Claims

1.一种双磁性隧道结设备，包括：

底部磁性隧道结堆叠；

位于所述底部磁性隧道结堆叠之上的自旋导电层；

顶部磁性隧道结堆叠，所述顶部磁性隧道结堆叠位于所述自旋导电层之上，其中，所述顶部磁性隧道结堆叠的宽度小于所述底部磁性隧道结堆叠的宽度；

第一电介质间隔体，所述第一电介质间隔体位于所述顶部磁性隧道结堆叠的侧面和所述自旋导电层的顶部表面的一部分之上；以及

位于第一电介质间隔体之上的第二电介质间隔体。

2.根据权利要求1所述的双磁性隧道结设备，进一步包括：

位于所述顶部磁性隧道结堆叠之上的蚀刻停止层；

位于所述蚀刻停止层之上的金属硬掩模层，其中，封装电介质位于所述蚀刻停止层和所述金属硬掩模层之上；以及

封装电介质，所述封装电介质围绕所述底部磁性隧道结堆叠的侧面、所述自旋导电层的侧面的底部部分、所述第一间隔体的侧面的底部部分、以及所述第二电介质间隔体的侧面。

3.根据权利要求1所述的双磁性隧道结设备，其中，所述底部磁性隧道结堆叠的侧面由所述自旋导电层的在所述第一电介质间隔体的底部部分和所述第二电介质间隔体的底部部分之下的所述至少一部分覆盖，并且其中，所述底部磁性隧道结堆叠位于通孔之上。

4.根据权利要求1所述的双磁性隧道结设备，其中，所述自旋导电层的表面的宽度至少基本上与所述顶部磁性隧道结堆叠的底表面的宽度相同，并且其中，所述自旋导电层的底表面的宽度至少基本上与所述底部磁性隧道结堆叠的顶表面的宽度相同。

5.根据权利要求1所述的双磁性隧道结设备，其中，所述第二电介质间隔体由具有高原子序数的金属材料构成。

6.根据权利要求5所述的双磁性隧道结设备，其中，所述第二电介质间隔体包括钽、钯、或氮化钽中的一种。

7.根据权利要求1所述的双磁性隧道结设备，其中，所述第二电介质间隔体由碳金刚石材料构成。

8.根据权利要求1所述的双磁性隧道结设备，其中，所述第一电介质间隔体包括选自由氮化硅、氧化铝、氧化钛、氧化硅、氮化硼、以及硅硼碳氮化物构成的组中的至少一种材料。

9.根据权利要求1所述的双磁性隧道结设备，其中，所述第二电介质间隔体的底部部分位于所述第一电介质间隔体的顶部表面的底部部分之上。

10.根据权利要求1所述的双磁性隧道结设备，其中，所述第二电介质间隔体保护所述底部磁性隧道结堆叠的临界直径。

11.根据权利要求1所述的双磁性隧道结设备，其中，所述第二电介质间隔体保护所述底部磁性隧道结堆叠上的所述自旋导电层的侧壁。

12.根据权利要求2所述的双磁性隧道结设备，进一步包括：

位于所述金属硬掩模、所述第一电介质间隔体、所述第二电介质间隔体、以及所述封装电介质之上的衬垫；以及

位于所述衬垫之上的位线。

13.一种形成双磁性隧道结设备的方法，所述方法包括：

在后段工艺半导体结构中的金属层的一部分上的通孔电介质中形成通孔；

在所述通孔和所述通孔电介质上沉积用于双磁性隧道结设备的材料层的堆叠；

对所述材料层的堆叠的顶部部分之上的硬掩模和有机掩模的一部分进行图案化和选择性蚀刻；

蚀刻所述材料层的堆叠中的蚀刻停止层、顶部磁性隧道结、以及自旋导电层的顶部部分的一部分；

在所述后段工艺半导体结构上沉积第一间隔体材料；

在所述第一间隔体材料上方沉积第二间隔体材料；

去除所述第一间隔体材料的不在所述第二间隔体材料下方的水平部分以及所述第二间隔体材料的水平部分；以及

去除所述自旋导电层、所述双磁性隧道结器件的材料层的堆叠中的底部磁性隧道结、以及所述通孔电介质的表面的部分的一部分，其中，所去除的部分不受所述第二间隔体的侧壁保护。

14.根据权利要求13所述的方法，其中，在所述后段工艺半导体结构中的金属层的一部分上的通孔电介质中形成通孔进一步包括：所述后段工艺半导体结构是图案化的顶部磁性隧道结和所述硬掩模。

15.根据权利要求13所述的方法，其中，在所述后段工艺半导体结构上沉积第一间隔体材料还包括执行对所述第一间隔体材料的部分蚀刻。

16.根据权利要求13所述的方法，其中，所述双磁性隧道结的材料层的堆叠包括所述底部磁性隧道结、所述底部磁性隧道结上的自旋导电层、所述自旋导电层上的顶部磁性隧道结、以及硬掩模之下的蚀刻阻挡件。

17.根据权利要求13所述的方法，进一步包括：

在所述后段工艺半导体结构上沉积封装电介质；以及

在所述后段工艺半导体结构上沉积第一层间电介质；

执行化学机械抛光以去除硬掩模层的顶部部分、所述第二间隔体、所述第一间隔体、和去除MRAM堆叠的部分的所述第一层间电介质，以形成MRAM柱；

沉积第二层间电介质；以及

形成位线，其中所述位线包括衬垫。

18.根据权利要求13所述的方法，其中，蚀刻所述材料层的堆叠中的蚀刻停止层、所述顶部磁性隧道结、以及自旋导电层的顶部部分的一部分进一步包括：使用在图案化之后剩余的硬掩模作为掩模，并且使用离子束蚀刻工艺或反应离子蚀刻工艺中的一个或多个蚀刻所述蚀刻停止层、所述顶部磁性隧道结、以及自旋导电层的顶部部分的一部分。

19.根据权利要求13所述的方法，其中，使用离子束蚀刻工艺或反应离子蚀刻工艺中的一个或多个来去除所述第一间隔体、所述自旋导电层、所述底部磁性隧道结、以及所述通孔电介质的表面的部分的一部分，并且所述第二间隔体材料创建小于所述底部磁性隧道结的所述顶部磁性隧道结。

20.根据权利要求13所述的方法，其中，去除所述自旋导电层、所述双磁性隧道结器件的材料层的堆叠中的所述底部磁性隧道结、以及所述通孔电介质的表面的部分的一部分进一步包括执行受控的原位氧化工艺或空气阻断工艺中的一个。