CN117790340A - 包括凸块的封装装置及其制造方法 - Google Patents

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Abstract

提出了一种包括凸块的封装装置及其制造方法。在制造封装装置的方法中，形成覆盖包括第一连接焊盘和第二连接焊盘的封装基座的介电层并且在封装基座上方形成下层。形成与介电层交叠的多个虚设凸块。形成覆盖虚设凸块，填充虚设凸块之间的区域的密封图案。通过去除下层的被暴露且不与密封图案交叠的部分来形成设置有多个虚设凸块的下层图案。

Description

包括凸块的封装装置及其制造方法
技术领域
本公开涉及半导体技术，具体地，涉及一种包括凸块的封装装置及其制造方法。
背景技术
封装装置可包括封装有半导体装置或集成电路装置的装置。随着半导体装置的性能、半导体装置的集成度和半导体装置的速度增加并且半导体装置的尺寸减小，半导体装置所需的用于互连的连接端子或输入/输出(I/O)端子的数量增加。因此，采用导电凸块作为半导体装置的连接元件。例如，采用导电凸块作为高带宽存储器产品的连接元件。随着凸块的数量和密度增加，凸块的尺寸减小。随着凸块的尺寸减小，可能发生凸块从半导体装置脱离而没有维持凸块联接到半导体装置的状态的故障。
发明内容
实施方式可提出一种制造封装装置的方法，该方法包括以下步骤：在包括第一连接焊盘和第二连接焊盘的封装基座上形成覆盖封装基座并暴露第一连接焊盘和第二连接焊盘的介电层；形成覆盖介电层以及第一连接焊盘和第二连接焊盘的下层；形成与介电层交叠的多个虚设凸块；形成填充虚设凸块之间的区域的密封图案；以及通过去除下层的暴露并且不与密封图案交叠的部分来形成设置有多个虚设凸块的第一下层图案。
实施方式可提出一种封装装置，该封装装置包括：第一连接焊盘和第二连接焊盘，其设置在封装基座中；介电层，其覆盖封装基座并且暴露第一连接焊盘和第二连接焊盘；第一下层图案，其形成在介电层上；以及多个虚设凸块，其设置在第一下层图案上。
附图说明
图1是示出根据实施方式的制造封装装置的方法中形成凸块的示意性横截面图。
图2、图3和图4是示出形成图1中的凸块的详细工艺步骤的示意性横截面图。
图5是示出根据实施方式的制造封装装置的方法中形成密封图案的示意性横截面图。
图6是示出根据实施方式的制造封装装置的方法中形成下层图案的示意性横截面图。
图7是示出根据实施方式的封装装置的示意性横截面图。
图8是示出根据另一实施方式的制造封装装置的方法中形成密封图案的示意性横截面图。
图9是示出根据另一实施方式的制造封装装置的方法中形成下层图案的示意性横截面图。
图10是示出根据另一实施方式的封装装置的示意性横截面图。
图11是示出使用包括根据实施方式的封装装置的存储卡的电子系统的框图。
图12是示出包括根据实施方式的封装装置的电子系统的框图。
具体实施方式
本申请的示例的描述中使用的术语是考虑在所提出的实施方式中的功能而选择的术语，并且术语的含义可根据用户、操作者的意图或技术领域中的实践而不同。如果术语已在本说明书中具体地定义，则所使用的术语的含义遵循术语的定义，并且如果术语还未具体地定义，则可被解释为本领域技术人员通常可认可的含义。
在本申请的示例的描述中，诸如“第一”和“第二”、“侧”、“顶”和“底或下”的术语用于在成员之间进行区分，而非用于限制成员本身或意指特定顺序。
半导体基板可表示集成有电子部件和元件的半导体晶圆。集成电路可集成在半导体基板上。半导体基板可被划切成多个半导体芯片或多个半导体管芯。
半导体芯片可以是集成有诸如DRAM、SRAM、NAND闪存、NOR闪存、MRAM、ReRAM、FeRAM或PcRAM的存储器装置的存储器芯片。半导体芯片可表示在半导体基板上集成有逻辑电路的逻辑管芯或ASIC芯片、应用处理器(AP)、图形处理单元(GPU)、中央处理单元(CPU)或系统芯片(SoC)。
半导体芯片可以是构成半导体封装或半导体产品的组件。半导体芯片可应用于诸如移动终端、生物或医疗保健相关电子装置和人类可穿戴的电子装置的信息通信装置。半导体芯片可应用于物联网。
在整个说明书中，相同的标号可表示相同的组件。因此，相同的标号或相似的标号可参照其它附图来描述，尽管它们在对应附图中未提及或描述。此外，尽管标号未示出，它们可参照其它附图来描述。
图1是示出根据实施方式的制造封装装置的方法中形成凸块400D和400C的示意性横截面图。
参照图1，可在封装基座100上形成介电层230。封装基座100可包括集成有集成电路元件的半导体基板。集成电路元件可包括诸如动态随机存取存储器(DRAM)的易失性存储器装置或者诸如NAND闪存的非易失性存储器装置。半导体基板可以是包括硅(Si)或锗(Ge)的基板，或者可以是包括碳化硅(SiC)、砷化镓(GaAs)、砷化铟(InAs)或铟磷(InP)的基板。封装基座100可包括诸如安装有半导体装置或电子装置的印刷电路板(PCB)的互连组件。
封装基座100可包括第一连接焊盘210和第二连接焊盘220。第一连接焊盘210和第二连接焊盘220可以是电连接到集成在封装基座100内的集成电路元件的连接元件。第一连接焊盘210和第二连接焊盘220可包括诸如铝(Al)层或铜(Cu)层的金属层。第一连接焊盘210和第二连接焊盘220可以是导电迹线的部分。
介电层230可形成为覆盖并保护封装基座100的保护层。介电层230可包括钝化层。介电层230可包括聚合物层。介电层230可形成在封装基座100上，以使得第一连接焊盘210和第二连接焊盘220暴露。介电层230可形成为使得第一连接焊盘210的一部分和第二连接焊盘220的一部分暴露。
可在介电层230上形成覆盖介电层230并且延伸以覆盖第一连接焊盘210和第二连接焊盘220的下层300。下层300可形成为用于通过镀覆工艺形成凸块400D和400C的镀覆种子层。下层300可包括诸如铜(Cu)、镍(Ni)或金(Au)的金属。下层300可包括凸块下冶金(UBM)层。下层300可充当容易地导致凸块400D和400C的结合并且防止扩散到下方的封装基座100中的层。
可在下层300上形成凸块400D和400C。凸块400D和400C可包括凸块主体层410和焊料层420的层叠物。凸块主体层410可形成在焊料层420和下层300之间。凸块主体层410可包括诸如铜(Cu)或金(Au)的金属。
凸块400D和400C可被分成多个虚设凸块400D和多个连接凸块400C。连接凸块400C可随着虚设凸块400D的形成而形成。连接凸块400C可以是连接到或要连接到连接焊盘210和220的真实凸块。连接凸块400C可以是逐一地连接到或要连接到第一连接焊盘210和第二连接焊盘220的凸块。连接凸块400C可被设置为分别与第一连接焊盘210和第二连接焊盘220交叠。第一连接凸块401C可形成为与第一连接焊盘210交叠，第二连接凸块402C可形成为与第二连接焊盘220交叠。
虚设凸块400D可被设置为与介电层230交叠。虚设凸块400D可以是将通过分离下层300的后续工艺与第一连接焊盘210和第二连接焊盘220电隔离的凸块。虚设凸块400D可能不充当用于电连接的元件，而是可用于通过支撑另一元件来平衡另一元件或者当连接凸块400C结合到另一元件时增加封装基座100和另一元件之间的机械联接力。虚设凸块400D可充当使可从封装基座100生成的热消散的元件。
图2至图4是示出形成图1中的凸块400D和400C的详细工艺步骤的示意性横截面图。
参照图1和图2，可形成包括将形成凸块400D和400C的第一开口510的掩模图案500。可在下层300上形成光致抗蚀剂层。可通过对光致抗蚀剂层进行曝光和显影来在光致抗蚀剂层中形成第一开口510。掩模图案500可形成为如上所述形成有第一开口510的光致抗蚀剂层。由于可形成凸块400D和400C以填充第一开口510，所以掩模图案500可形成为指定凸块400D和400C的形状的模子或模具。当通过镀覆工艺形成凸块400D和400C时，掩模图案500可形成为用于镀覆的抗镀覆图案。
参照图1和图3，可形成部分地填充第一开口510的凸块主体层410。可使用下层300作为镀覆种子层来通过镀覆工艺镀覆凸块主体层410。
参照图1和图4，可在凸块主体层410上形成填充第一开口510的焊料层420。可通过镀覆工艺在凸块主体层410上镀覆焊料层420。如上所述，可通过利用诸如凸块主体层410和焊料层420的导电物质填充第一开口510来形成凸块400D和400C。当形成分别与介电层230的部分交叠的多个虚设凸块400D时，也可通过镀覆工艺形成分别与第一连接焊盘210和第二连接焊盘220交叠的第一连接凸块401C和第二连接凸块402C。在形成凸块400D和400C之后，掩模图案500可被去除。
图5是示出根据实施方式的制造封装装置的方法中形成密封图案600的示意性横截面图。
参照图5，可形成密封图案600，填充虚设凸块400D周围和虚设凸块400D之间的区域的光致抗蚀剂层。换言之，密封图案600可覆盖凸块400D和400C以及下层300的部分。可通过对密封图案600进行曝光和显影来在密封图案600中形成第二开口610和第三开口620。如上所述，密封图案600可形成为形成有第二开口610和第三开口620的光致抗蚀剂层。
密封图案600可进一步延伸以覆盖虚设凸块400D并且覆盖下层300的不与虚设凸块400D交叠并且与虚设凸块400D相邻的部分330。形成在密封图案600中的第二开口610可以是虚设凸块400D之一与第一连接凸块401C(即，连接凸块400C之一)之间的开口。密封图案600的第二开口610可形成为暴露下层300的设置在虚设凸块400D和第一连接凸块401C之间的另一部分310。
密封图案600还可在连接凸块400C之间提供开口。密封图案600的第三开口620可以是第一连接凸块401C和第二连接凸块402C之间的开口。密封图案600的第三开口620可形成为暴露下层300的设置在第一连接凸块401C和第二连接凸块402C之间的另一部分320。密封图案600可延伸以通过覆盖各个连接凸块400C来密封连接凸块400C。密封图案600可进一步延伸以覆盖连接凸块400C并且覆盖下层300的不与连接凸块400C交叠并且与连接凸块400C相邻的部分340。
图6是示出根据实施方式的制造封装装置的方法中形成下层图案300D和300C的示意性横截面图。
参照图6，可选择性地去除下层300的通过密封图案600暴露的部分310和320。随着下层300的暴露部分310和320被去除，可形成第一下层图案300D和第二下层图案300C。随着第一下层图案300D形成，可形成第二下层图案300C。可使用密封图案600作为蚀刻掩模来通过选择性蚀刻工艺选择性地去除下层300的暴露部分310和320。如上所述，可使用密封图案600通过针对下层300的蚀刻工艺来对下层300进行构图。通过这种蚀刻工艺，第一下层图案300D和第二下层图案300C可被一起构图。
第一下层图案300D可具有多个虚设凸块400D一起设置的形状。第一下层图案300D可形成为连接多个虚设凸块400D的形状。第一下层图案300D可形成为结合到介电层230的表面的形状。因此，虚设凸块400D可通过介电层230与第一连接焊盘210和第二连接焊盘220电隔离。
随着下层300的通过密封图案600的第二开口610暴露的部分310被选择性地去除，第一下层图案300D可与第一连接凸块401C电隔离。随着下层300的通过密封图案600的第三开口620暴露的部分320被选择性地去除，第一连接凸块401C和第二连接凸块402C可彼此电隔离，并且第二下层-第一图案301C和第二下层-第二图案302C可与下层300分离。可形成连接凸块400C分别结合到第二下层图案300C的形状。可形成第一连接凸块401C结合到第二下层-第一图案301C并且第一连接凸块401C结合到第二下层-第二图案302C的形状。包括第二下层-第一图案301C和第二下层-第二图案302C的第二下层图案300C可以是彼此电隔离的图案。
通过密封图案600密封的下层300的另一部分340可保留为远离连接凸块400C突出的突出部340。第二下层图案300C可具有包括突出部340的形状，并且可被构图为宽度大于连接凸块400C的宽度的形状。
图7是示出形成根据实施方式的封装装置10的示意性横截面图。
参照图6和图7，在第一下层图案300D和第二下层图案300C通过构图彼此分离之后，可去除用作蚀刻掩模的密封图案600。随着密封图案600被去除，可实现在单个第一下层图案300D中设置有多个虚设凸块400D的封装装置10。
封装装置10可包括设置在封装基座100中的第一连接焊盘210和第二连接焊盘220、介电层230、第一下层图案300D、第二下层图案300C、虚设凸块400D和连接凸块400C。由于封装基座100可包括半导体基板，所以封装装置10可由半导体装置或集成电路装置构成。
第一下层图案300D可结合到介电层230。第二下层图案300C可结合到连接焊盘210和220。第二下层图案300C与连接焊盘210和220的结合可基于金属间化合物的生成，并且可具有相对大的结合力。相比之下，第一下层图案300D和介电层230的结合可能不生成金属间化合物，并且可具有相对小的结合力。第一下层图案300D可被构图为与第二下层图案300C相比具有相对更大的面积或更大的宽度的形状，以使得多个虚设凸块400D可互连。如上所述形成为具有相对更大的宽度或更大的面积的第一下层图案300D可通过补偿与介电层230的相对小的结合力来增加与介电层230的结合力。因此，可减少或抑制虚设凸块400D从介电层230或封装基座100分离或缺失的结合故障。
第二下层图案300C可按照彼此间隔开的方式形成，并且可分别直接结合到第一连接焊盘210和第二连接焊盘220。第二下层图案300C可具有包括突出部340的形状，并且可分别被构图为具有比结合到第二下层图案300C的连接凸块400C的形状更大的宽度的形状。因此，可抑制或减少第二下层图案300C与第一连接焊盘210和第二连接焊盘220之间的结合力的不期望的降低。当下层(图6中的300)的部分(图6中的310和320)被去除时，可能发生第二下层图案300C的边缘部分被过度去除的底切现象。这种底切现象可减小第二下层图案300C的宽度。第二下层图案300C的突出部340可充当能够抑制或减少底切现象的结构。
图8是示出根据另一实施方式的制造封装装置的方法中形成密封图案2600的示意性横截面图。
参照图8，可形成填充虚设凸块400D周围和虚设凸块400D之间的区域的密封图案2600。密封图案2600可进一步延伸以覆盖虚设凸块400D。密封图案2600可在虚设凸块400D之间的区域以外的区域中包括为虚设凸块400D提供开口的第四开口2610。密封图案2600的第四开口2610可暴露连接凸块400C，并且可以是虚设凸块400D之一与第一连接凸块401C(即，连接凸块400C之一)之间的开口。密封图案2600的第四开口2610可形成为暴露下层300的设置在虚设凸块400D和第一连接凸块401C之间的另一部分311。密封图案2600的第四开口2610可进一步延伸以暴露连接凸块400C并且进一步在连接凸块400C之间提供开口。密封图案2600的第四开口2610可进一步在第一连接凸块401C和第二连接凸块402C之间提供开口。密封图案2600的第四开口2610可形成为暴露下层300的设置在第一连接凸块401C和第二连接凸块402C之间的另一部分312。
图9是示出根据另一实施方式的制造封装装置的方法中形成下层图案310D和310C的示意性横截面图。
参照图9，可选择性地去除下层300的通过密封图案2600暴露的部分311和312。随着下层300的部分311和312被去除，可形成第一下层图案310D和第二下层图案310C。随着形成第一下层图案310D，可形成第二下层图案310C。可使用密封图案2600和连接凸块400C作为蚀刻掩模来通过选择性蚀刻工艺选择性地去除下层300的暴露部分311和312。可如上所述使用密封图案2600和连接凸块400C来通过针对下层300的蚀刻工艺对下层300进行构图。通过这种蚀刻工艺，第一下层图案310D和第二下层图案310C可被一起构图。
第一下层图案310D可具有多个虚设凸块400D一起设置的形状。随着下层300的通过密封图案2600的第四开口2610和连接凸块400C暴露的部分311和312被选择性地去除，第一下层图案310D可与第一连接凸块401C电隔离，并且第一连接凸块401C和第二连接凸块402C可彼此电隔离。随着下层300的通过密封图案2600的第四开口2610和连接凸块400C暴露的部分312被选择性地去除，第二下层-第一图案311C和第二下层-第二图案312C可与下层300分离。第二下层图案310C可被构图为具有与连接凸块400C相同的宽度。
图10是示出根据另一实施方式的封装装置20的示意性横截面图。
参照图10，下封装装置11可通过经由凸块4400D和4400C结合到上封装装置12来构成封装装置20。下封装装置11可包括多个下虚设凸块4400D结合在下封装基座4100上的第一下层图案4300D，并且可包括分别结合到连接焊盘4200的第二下层图案4300C和下连接凸块4400C。上封装装置12可包括分别结合到设置在上封装基座3100中的上连接焊盘3200的上连接焊区3300C以及上虚设焊区3300D。下连接凸块4400C可分别结合到上连接焊区3300C，并且下虚设凸块4400D可结合到上虚设焊区3300D。因此，可实现具有封装基座4100和3100层叠的结构的封装装置20。下虚设凸块4400C可充当支撑上封装基座3100的支撑物或用于散热的散热路径。
图11是示出包括采用根据实施方式的至少一个封装装置的存储卡7800的电子系统的框图。存储卡7800可包括诸如非易失性存储器装置的存储器7810和存储控制器7820。存储器7810和存储控制器7820可存储数据或读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据实施方式的至少一个半导体封装。
存储器7810可包括本公开的实施方式的技术应用于的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求而读出所存储的数据或者存储数据。
图12是示出包括根据实施方式的至少一个封装装置的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出装置8712和存储器8713。控制器8711、输入/输出装置8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件相同的功能的逻辑装置。控制器8711或存储器8713可包括根据本公开的实施方式的至少一个半导体封装。输入/输出装置8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一种。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的命令和/或数据等。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括被配置为向通信网络发送数据以及从其接收数据的接口8714。接口8714可为有线型或无线型。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一种。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
迄今为止描述了本公开的实施方式。本发明所属领域的普通技术人员将理解，在不脱离本公开的本质特性的情况下，本发明可按修改形式实现。因此，所公开的实施方式应该从描述性视角，而非限制性视角考虑。本公开的范围在权利要求而非上述描述中描述，其等同范围内的所有差异应该被解释为被包括在本公开中。
相关申请的交叉引用
本申请要求2022年9月27日提交于韩国知识产权局的韩国申请号10-2022-0122852的优先权，其完整公开通过引用并入本文。

Claims (17)

1.一种制造封装装置的方法，该方法包括以下步骤：
在包括第一连接焊盘和第二连接焊盘的封装基座上形成介电层，该介电层覆盖所述封装基座并且暴露所述第一连接焊盘和所述第二连接焊盘；
形成覆盖所述介电层以及所述第一连接焊盘和所述第二连接焊盘的下层；
形成与所述介电层交叠的多个虚设凸块；
形成填充所述虚设凸块之间的区域的密封图案；以及
通过去除所述下层的被暴露且不与所述密封图案交叠的部分来形成第一下层图案，该第一下层图案上设置有所述多个虚设凸块。
2.根据权利要求1所述的方法，其中，
在形成所述虚设凸块时，形成分别与所述第一连接焊盘和所述第二连接焊盘交叠的连接凸块，并且
随着形成所述第一下层图案，形成分别结合到所述连接凸块的第二下层图案。
3.根据权利要求2所述的方法，其中，所述密封图案进一步延伸以覆盖所述虚设凸块并且使所述连接凸块和所述连接凸块之间的区域敞开。
4.根据权利要求2所述的方法，其中，在通过利用所述密封图案覆盖所述虚设凸块和所述连接凸块来密封所述虚设凸块和所述连接凸块时，所述密封图案进一步在所述虚设凸块之一与所述连接凸块之一之间以及所述连接凸块之间提供开口。
5.根据权利要求2所述的方法，其中，形成所述虚设凸块和所述连接凸块的步骤包括以下步骤：
形成包括暴露所述下层的一部分的开口的掩模图案；以及
分别利用导电物质填充所述开口。
6.根据权利要求5所述的方法，该方法还包括以下步骤：在形成所述密封图案之前，去除所述掩模图案。
7.根据权利要求1所述的方法，其中，所述第一下层图案被形成为将所述多个虚设凸块互连。
8.根据权利要求1所述的方法，其中，所述第一下层图案被形成为结合到所述介电层并且与所述第一连接焊盘和所述第二连接焊盘电隔离。
9.根据权利要求1所述的方法，其中，所述下层包括凸块下冶金UBM层。
10.根据权利要求1所述的方法，其中，所述封装基座包括半导体基板或印刷电路板PCB。
11.一种封装装置，该封装装置包括：
第一连接焊盘和第二连接焊盘，所述第一连接焊盘和所述第二连接焊盘设置在封装基座中；
介电层，该介电层覆盖所述封装基座并且暴露所述第一连接焊盘和所述第二连接焊盘；
第一下层图案，该第一下层图案形成在所述介电层上；以及
多个虚设凸块，所述多个虚设凸块设置在所述第一下层图案上。
12.根据权利要求11所述的封装装置，其中，所述虚设凸块通过所述第一下层图案来互连。
13.根据权利要求11所述的封装装置，其中，
所述第一下层图案结合到所述介电层，并且
所述虚设凸块和所述第一下层图案通过所述介电层与所述第一连接焊盘和所述第二连接焊盘电隔离。
14.根据权利要求11所述的封装装置，该封装装置还包括：
第二下层图案，所述第二下层图案分别结合到所述第一连接焊盘和所述第二连接焊盘；以及
连接凸块，所述连接凸块分别结合到所述第二下层图案。
15.根据权利要求14所述的封装装置，其中，所述第二下层图案包括远离所述连接凸块突出的突出部分。
16.根据权利要求14所述的封装装置，其中，所述第一下层图案和所述第二下层图案包括凸块下冶金UBM层。
17.根据权利要求14所述的封装装置，其中，所述封装基座包括半导体基板或印刷电路板PCB。
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