CN117785733B

CN117785733B - 芯片控制方法、控制芯片及控制系统

Info

Publication number: CN117785733B
Application number: CN202410132424.7A
Authority: CN
Inventors: 刘石生; 陈华康
Original assignee: Shenzhen Jingzhun Communication Technology Co ltd
Current assignee: Shenzhen Jingzhun Communication Technology Co ltd
Priority date: 2024-01-31
Filing date: 2024-01-31
Publication date: 2024-04-26
Anticipated expiration: 2044-01-31
Also published as: CN117785733A

Abstract

本申请公开了一种芯片控制方法、控制芯片及控制系统。其中，芯片控制方法包括：数据写入、地址位判定、逻辑电平的判定和存储器单元的选择、逻辑数据的保存、逻辑数据的写入和读出、逻辑电平的判定和数据输出路径的选择、逻辑数据的输出和数据回读。本申请旨在使得波束控制芯片实现相控阵架构的多样化功能和可重构化功能。

Description

芯片控制方法、控制芯片及控制系统

技术领域

本申请属于电子电路设计技术领域，尤其涉及一种芯片控制方法、控制芯片及控制系统。

背景技术

进入5G和毫米波时代后，随着通信的吞吐量和可靠性的提升，所使用的天线数量显著增大，阵列越密集，实现准确、实时、高效的数字波控信号接口难度越高。

传统的天线阵列控制采用串行外设接口 (Serial Peripheral Interface，SPI)进行控制器和射频前端芯片的通信，其结构简单、功能单一，支持的相控阵应用受限。随着相控阵架构的多样化和可重构化，相应的波束控制芯片也需要支持相控阵架构的演进。因此，设计一种支持多种控制逻辑和不同架构的控制芯片具有很重要的现实价值。

发明内容

本申请提供一种芯片控制方法、控制芯片及控制系统，旨在使得波束控制芯片实现相控阵架构的多样化功能和可重构化功能。

为解决上述技术问题，本申请实施例提供以下技术方案：

第一方面，本申请提供了一种芯片控制方法，所述芯片控制方法包括：

数据写入，SPI输入模块中M位移位寄存器的前N位写入第二地址位，后(M-N)位写入逻辑数据；

地址位判定，判定SPI输入模块中前N位的第二地址位与芯片地址电路的N位第一地址位是否相同；若相同，则进行下一步骤；若不同，则进入待机状态；

逻辑电平的判定和存储器单元的选择，控制第一存储选择开关进行逻辑电平的判定和存储器单元的选择；

逻辑数据的保存，控制输入的逻辑数据一级一级分别保存在存储器模块的存储器单元中；

逻辑数据的写入和读出，存储器模块中的第四寄存器组、第五寄存器组和第六寄存器组写入和读出存储器单元中的逻辑数据；

逻辑电平的判定和数据输出路径的选择，控制第二存储选择开关进行逻辑电平的判定和数据输出路径的选择；

逻辑数据的输出，第一输出驱动输出从第四寄存器组或第五寄存器组中读出的逻辑数据，第二输出驱动输出从第六寄存器组中读出的逻辑数据；

数据回读，SPI输出模块输出从第四寄存器组或第五寄存器组或第六寄存器组中读出的逻辑数据和第二地址位；

读写使能端WR为第一存储选择开关或第二存储选择开关的读写使能端；

其中，M、N均为正整数且M大于N。

在其中一个实施例中，所述存储器单元包括第一寄存器单元、第二寄存器单元和第三寄存器单元，所述第一寄存器单元包括K1个第一寄存器组，所述第二寄存器单元包括K1个第二寄存器组，所述第三寄存器单元包括K2个第三寄存器组；

其中，K1、K2均为大于1的整数。

在其中一个实施例中，所述SPI输入模块包括SCLK、nCS和SDI三个端口；其中，SCLK为时钟信号端，nCS为有效高电平或有效低电平的片选同步信号端，SDI为数据输入端。

在其中一个实施例中，所述SPI输入模块中M位移位寄存器的前N位写入第二地址位，后(M-N)位写入逻辑数据包括：

nCS输入有效高电平或有效低电平时，N位第二地址位和(M-N)位逻辑数据串行写入所述SPI输入模块中；

其中，M、N均为正整数且M大于N。

在其中一个实施例中，所述读写使能端WR为第一存储选择开关或第二存储选择开关的读写使能端包括：

读写使能端WR用于控制第一存储选择开关写入数据或者第二存储选择开关读出数据；

读写使能端WR输入有效高电平时，第一存储选择开关写入数据；读写使能端WR输入有效低电平时，第二存储选择开关读出数据；

或者读写使能端WR输入有效低电平时，第一存储选择开关写入数据；读写使能端WR输入有效高电平时，第二存储选择开关读出数据。

在其中一个实施例中，所述控制第一存储选择开关进行逻辑电平的判定和存储器单元的选择包括：

控制第一存储选择开关判定第一逻辑电平端SEL0和第二逻辑电平端SEL1输入逻辑电平的高低进行存储器单元的选择；第一逻辑电平端SEL0输入有效低电平时选择第一寄存器单元或者第二寄存器单元，第一逻辑电平端SEL0输入有效高电平时选择第三寄存器单元。

控制第一存储选择开关判定第一逻辑电平端SEL0和第二逻辑电平端SEL1输入逻辑电平的高低进行存储器单元的选择；第一逻辑电平端SEL0输入有效高电平时选择第一寄存器单元或者第二寄存器单元，第一逻辑电平端SEL0输入有效低电平时选择第三寄存器单元。

在其中一个实施例中，所述第一逻辑电平端SEL0输入有效低电平时选择第一寄存器单元或者第二寄存器单元包括：

第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效低电平时选择第一寄存器单元，第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效高电平时选择第二寄存器单元；

或者第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效高电平时选择第一寄存器单元，第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效低电平时选择第二寄存器单元。

在其中一个实施例中，所述第一逻辑电平端SEL0输入有效高电平时选择第一寄存器单元或者第二寄存器单元包括：

第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效低电平时选择第一寄存器单元，第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效高电平时选择第二寄存器单元；

或者第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效高电平时选择第一寄存器单元，第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效低电平时选择第二寄存器单元。

在其中一个实施例中，所述控制输入的逻辑数据一级一级分别保存在存储器模块的存储器单元中包括：

nCS进行电平切换产生上升沿或者下降沿时，逻辑数据存入存储器单元中，存储器单元中的每个寄存器组均分别保存通过SPI输入模块写入的每组逻辑数据，每个寄存器组均分别保存(M-N)位数据；

其中，M、N均为正整数且M大于N。

在其中一个实施例中，所述存储器模块中的第四寄存器组、第五寄存器组和第六寄存器组写入和读出存储器单元中的逻辑数据包括：

第一寄存器单元中的K1个第一寄存器组的数据全部存满后写入第四寄存器组中，第四寄存器组并行读出保存的K1(M-N)位逻辑数据；第二寄存器单元中的K1个第二寄存器组的数据全部存满后写入第五寄存器组中，第五寄存器组并行读出保存的K1(M-N)位逻辑数据；第三寄存器单元中的K2个第三寄存器组的数据全部存满后写入第六寄存器组中，第六寄存器组并行读出保存的K2(M-N)位逻辑数据；

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

在其中一个实施例中，所述控制第二存储选择开关进行逻辑电平的判定和数据输出路径的选择包括：

控制第二存储选择开关判定第一逻辑电平端SEL0和/或第二逻辑电平端SEL1输入逻辑电平的高低，选择数据输出路径是通过第一输出驱动或者SPI输出模块进行。

在其中一个实施例中，所述第一输出驱动输出从第四寄存器组或第五寄存器组中读出的逻辑数据包括：

第一逻辑电平端SEL0输入有效低电平时，第一输出驱动输出从第四寄存器组中读出的K1(M-N)位逻辑数据；第一逻辑电平端SEL0输入有效高电平时，第一输出驱动输出从第五寄存器组中读出的K1(M-N)位逻辑数据；

或者第一逻辑电平端SEL0输入有效高电平时，第一输出驱动输出从第四寄存器组中读出的K1(M-N)位逻辑数据；第一逻辑电平端SEL0输入有效低电平时，第一输出驱动输出从第五寄存器组中读出的K1(M-N)位逻辑数据；

其中，M、N均为正整数且M大于N，K1为大于1的整数。

第二逻辑电平端SEL1输入有效低电平时，第一输出驱动输出从第四寄存器组中读出的K1(M-N)位逻辑数据；第二逻辑电平端SEL1输入有效高电平时，第一输出驱动输出从第五寄存器组中读出的K1(M-N)位逻辑数据；

或者第二逻辑电平端SEL1输入有效高电平时，第一输出驱动输出从第四寄存器组中读出的K1(M-N)位逻辑数据；第二逻辑电平端SEL1输入有效低电平时，第一输出驱动输出从第五寄存器组中读出的K1(M-N)位逻辑数据；

其中，M、N均为正整数且M大于N，K1为大于1的整数。

在其中一个实施例中，所述第二输出驱动输出从第六寄存器组中读出的逻辑数据包括：

第二输出驱动直接输出从第六寄存器组中存满的逻辑数据。

在其中一个实施例中，所述SPI输出模块输出从第四寄存器组或第五寄存器组或第六寄存器组中读出的逻辑数据和第二地址位包括：

第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效低电平时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效高电平时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效高电平时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位；

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效高电平时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效低电平时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效高电平时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位；

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效低电平时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效高电平时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效低电平时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位；

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效高电平时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效低电平时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效低电平时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位；

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

在其中一个实施例中，所述SPI输出模块包括SCLK、nCS和SDO三个端口；其中，SCLK为时钟信号端，nCS为有效高电平或有效低电平的片选同步信号端，SDO为数据输出端。

在其中一个实施例中，所述数据写入之前还包括芯片地址电路的编程。

在其中一个实施例中，其中M等于16，N等于4，K1等于8，K2等于8。

在其中一个实施例中，其中M等于17，N等于5，K1等于8，K2等于8。

在其中一个实施例中，其中M等于24，N等于8，K1等于6，K2等于6。

在其中一个实施例中，其中M等于32，N等于8，K1等于4，K2等于4。

第二方面，本申请提供了一种控制芯片，所述控制芯片包括：芯片地址电路、SPI输入模块、第一存储选择开关、存储器模块、第二存储选择开关、第一输出驱动、第二输出驱动以及SPI输出模块；

所述芯片地址电路包括N位第一地址位，作为芯片地址电路的数字识别码；

所述SPI输入模块包括M位移位寄存器，用于数据写入和地址位判定，所述M位移位寄存器的前N位为第二地址位以及后(M-N)位为逻辑数据；

所述存储器模块包括存储器单元、第四寄存器组、第五寄存器组和第六寄存器组，所述存储器单元用于逻辑数据的保存，所述第四寄存器组、第五寄存器组、第六寄存器组均用于写入和读出存储器单元中的逻辑数据；

所述第一存储选择开关用于逻辑电平的判定和存储器单元的选择；所述第二存储选择开关用于逻辑电平的判定和数据输出路径的选择；读写使能端WR为第一存储选择开关或第二存储选择开关的读写使能端；

所述第一输出驱动用于输出从第四寄存器组或第五寄存器组中读出的逻辑数据，所述第二输出驱动用于输出从第六寄存器组中读出的逻辑数据；

所述SPI输出模块用于输出从第四寄存器组或第五寄存器组或第六寄存器组中读出的逻辑数据和第二地址位；

其中，M、N均为正整数且M大于N。

其中，K1、K2均为大于1的正整数。

在其中一个实施例中，所述第四寄存器组、第五寄存器组均分别包括K1(M-N)位移位寄存器，所述第六寄存器组包括K2(M-N)位移位寄存器；

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

在其中一个实施例中，所述SPI输入模块包括SCLK、nCS和SDI三个端口，所述SPI输出模块包括SCLK、nCS和SDO三个端口；其中，SCLK为时钟信号端，nCS为有效高电平或有效低电平的片选同步信号端，SDI为数据输入端，SDO为数据输出端。

第三方面，本申请提供了一种控制系统，其应用于如上所述的控制芯片。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本申请的实施例，并与说明书一起用于解释本申请的原理。

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。

图1为本申请实施例提供的芯片控制方法的流程示意图；

图2为本申请实施例提供的射频芯片内部控制逻辑架构示意图之一；

图3为本申请实施例提供的射频芯片地址电路内部控制逻辑示意图；

图4为本申请实施例提供的射频芯片内部控制逻辑架构示意图之二。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分的实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都应当属于本发明保护的范围。

需要说明的是，本发明的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本发明的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、系统、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

图1是根据本申请实施例提供的芯片控制方法的流程示意图，如图1所示，该芯片控制方法包括：

步骤100：数据写入，SPI输入模块中M位移位寄存器的前N位写入第二地址位，后(M-N)位写入逻辑数据。

图2为本申请实施例提供的射频芯片内部控制逻辑架构示意图之一。在其中一个实施例中，如图2所示，SPI输入模块包括SCLK、nCS和SDI三个端口；其中，SCLK为时钟信号端，nCS为有效高电平或有效低电平的片选同步信号端，SDI为数据输入端。

在其中一个实施例中，nCS输入有效高电平或有效低电平时，N位第二地址位和(M-N)位逻辑数据串行写入SPI输入模块中；其中，M、N均为正整数且M大于N。具体地，nCS输入有效高电平或有效低电平均可进行数据写入，可以通过在nCS端口前设置一个反相器来实现这一操作；SPI输入模块中可写入N位第二地址位和(M-N)位逻辑数据，即SPI输入模块包括M位移位寄存器。

步骤200：地址位判定，判定SPI输入模块中前N位的第二地址位与芯片地址电路的N位第一地址位是否相同；若相同，则进行下一步骤；若不同，则进入待机状态。

具体地，芯片地址电路的第一地址位包括N位，编号从0到(N-1)，即Addr[(N-1):0]；判定SPI输入模块中前N位的第二地址位与芯片地址电路的N位第一地址位是否相同，即需要判断SPI输入模块的第二地址位和芯片地址电路的第一地址位的每一位是否相同，芯片地址电路的第一地址位相当于作为控制芯片的数字识别码；其中N为正整数。示例地，若SPI输入模块的第二地址位和芯片地址电路的第一地址位均包括4位，SPI输入模块的第二地址位为0101，芯片地址电路的第一地址位为0101，则判定SPI输入模块中前4位的第二地址位与芯片地址电路的4位第一地址位相同，系统进行下一步运行；若SPI输入模块的第二地址位为0101，芯片地址电路的第一地址位为0011，则判定SPI输入模块中前4位的第二地址位与芯片地址电路的4位第一地址位不同，系统进入待机状态。

步骤300：逻辑电平的判定和存储器单元的选择，控制第一存储选择开关进行逻辑电平的判定和存储器单元的选择。

在其中一个实施例中，如图2所示，存储器单元包括第一寄存器单元、第二寄存器单元和第三寄存器单元，第一寄存器单元包括K1个第一寄存器组，第二寄存器单元包括K1个第二寄存器组，第三寄存器单元包括K2个第三寄存器组；其中，K1、K2均为大于1的整数。具体地，至少第一寄存器单元和第二寄存器单元属于同一类型的存储器单元，包括相同数量的寄存器组，第三寄存器单元与第一寄存器单元或第二寄存器单元中寄存器组的数量既可以相同也可以不同；示例地，若K1等于16，即第一寄存器单元包括16个第一寄存器组、第二寄存器单元包括16个第二寄存器组，则第三寄存器单元既可以包括16个第三寄存器组，也可以包括32个第三寄存器组或者其它任意不等于16的整数个第三寄存器组。

在其中一个实施例中，读写使能端WR为第一存储选择开关或第二存储选择开关的读写使能端包括：读写使能端WR用于控制第一存储选择开关写入数据或者第二存储选择开关读出数据。读写使能端WR输入有效高电平时，第一存储选择开关写入数据；读写使能端WR输入有效低电平时，第二存储选择开关读出数据；或者读写使能端WR输入有效低电平时，第一存储选择开关写入数据；读写使能端WR输入有效高电平时，第二存储选择开关读出数据。

一般将数字信号“0”作为有效低电平，数字信号“1”作为有效高电平，后续实施例中也遵从这一原则。

具体实施中，读写使能端WR输入数字信号“1”时，第一存储选择开关写入数据；读写使能端WR输入数字信号“0”时，第二存储选择开关读出数据；或者读写使能端WR输入数字信号“0”时，第一存储选择开关写入数据，读写使能端WR输入数字信号“1”时；第二存储选择开关读出数据；即读写使能端WR控制着第一存储选择开关的数据写入或者第二存储选择开关的数据读出。

在其中一个实施例中，逻辑电平端包括第一逻辑电平端SEL0和第二逻辑电平端SEL1，控制第一存储选择开关判定第一逻辑电平端SEL0和第二逻辑电平端SEL1输入逻辑电平的高低进行存储器单元的选择；第一逻辑电平端SEL0输入有效低电平时选择第一寄存器单元或者第二寄存器单元，第一逻辑电平端SEL0输入有效高电平时选择第三寄存器单元。

进一步地，第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效低电平时选择第一寄存器单元，第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效高电平时选择第二寄存器单元；或者第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效高电平时选择第一寄存器单元，第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效低电平时选择第二寄存器单元。

具体实施中，一般将数字信号“0”作为有效低电平，数字信号“1”作为有效高电平；例如，若第一逻辑电平端SEL0输入数字信号“0”，则第一存储选择开关将在第一寄存器单元和第二寄存器单元中选择存储器单元进行数据保存，还需进一步判定第二逻辑电平端SEL1输入逻辑电平的高低来进行存储器单元的选择；若第一逻辑电平端SEL0输入数字信号“1”，则第一存储选择开关直接选择第三寄存器单元进行数据保存。进一步地，若第二逻辑电平端SEL1输入数字信号“0”（即第一逻辑电平端SEL0输入数字信号“0”且第二逻辑电平端SEL1输入数字信号“0”），则第一存储选择开关选择第一寄存器单元进行数据保存；若第二逻辑电平端SEL1输入数字信号“1”（即第一逻辑电平端SEL0输入数字信号“0”且第二逻辑电平端SEL1输入数字信号“1”），则第一存储选择开关选择第二寄存器单元进行数据保存。或者进一步地，若第二逻辑电平端SEL1输入数字信号“1”（即第一逻辑电平端SEL0输入数字信号“0”且第二逻辑电平端SEL1输入数字信号“1”），则第一存储选择开关选择第一寄存器单元进行数据保存；若第二逻辑电平端SEL1输入数字信号“0”（即第一逻辑电平端SEL0输入数字信号“0”且第二逻辑电平端SEL1输入数字信号“0”），则第一存储选择开关选择第二寄存器单元进行数据保存。

在另一个实施例中，逻辑电平端包括第一逻辑电平端SEL0和第二逻辑电平端SEL1，控制第一存储选择开关判定第一逻辑电平端SEL0和第二逻辑电平端SEL1输入逻辑电平的高低进行存储器单元的选择；第一逻辑电平端SEL0输入有效高电平时选择第一寄存器单元或者第二寄存器单元，第一逻辑电平端SEL0输入有效低电平时选择第三寄存器单元。

进一步地，第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效低电平时选择第一寄存器单元，第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效高电平时选择第二寄存器单元；或者第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效高电平时选择第一寄存器单元，第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效低电平时选择第二寄存器单元。

具体实施中，例如，若第一逻辑电平端SEL0输入数字信号“1”，则第一存储选择开关将在第一寄存器单元和第二寄存器单元中选择存储器单元进行数据保存，还需进一步判定第二逻辑电平端SEL1输入逻辑电平的高低来进行存储器单元的选择；若第一逻辑电平端SEL0输入数字信号“0”，则第一存储选择开关直接选择第三寄存器单元进行数据保存。进一步地，若第二逻辑电平端SEL1输入数字信号“0”（即第一逻辑电平端SEL0输入数字信号“1”且第二逻辑电平端SEL1输入数字信号“0”），则第一存储选择开关选择第一寄存器单元进行数据保存；若第二逻辑电平端SEL1输入数字信号“1”（即第一逻辑电平端SEL0输入数字信号“1”且第二逻辑电平端SEL1输入数字信号“1”），则第一存储选择开关选择第二寄存器单元进行数据保存。或者进一步地，若第二逻辑电平端SEL1输入数字信号“1”（即第一逻辑电平端SEL0输入数字信号“1”且第二逻辑电平端SEL1输入数字信号“1”），则第一存储选择开关选择第一寄存器单元进行数据保存；若第二逻辑电平端SEL1输入数字信号“0”（即第一逻辑电平端SEL0输入数字信号“1”且第二逻辑电平端SEL1输入数字信号“0”），则第一存储选择开关选择第二寄存器单元进行数据保存。

步骤400：逻辑数据的保存，控制输入的逻辑数据一级一级分别保存在存储器模块的存储器单元中。

如图2所示，存储器模块包括存储器单元、第四寄存器组、第五寄存器组和第六寄存器组；其中，存储器单元包括第一寄存器单元、第二寄存器单元和第三寄存器单元。

在其中一个实施例中，nCS进行电平切换产生上升沿或者下降沿时，逻辑数据存入存储器单元中，存储器单元中的每个寄存器组均分别保存通过SPI输入模块写入的每组逻辑数据，每个寄存器组均分别保存(M-N)位数据。具体地，若nCS由数字信号“0”跳变为数字信号“1”产生上升沿或者nCS由数字信号“1”跳变为数字信号“0”产生下降沿时，通过SPI输入模块写入的每一组(M-N)位逻辑数据均是一级一级分别存入第一寄存器单元、第二寄存器单元或第三寄存器单元中的每个寄存器组中，每个寄存器组均可以分别保存(M-N)位数据；同样地，每一组通过SPI输入模块写入的逻辑数据保存在哪个寄存器单元也可以取决于第一逻辑电平端SEL0和第二逻辑电平端SEL1输入逻辑电平的高低，具体判定步骤在前文中已经阐述，此处不再赘述。其中，M、N均为正整数且M大于N。

以下举例说明逻辑数据一级一级分别保存在存储器模块的存储器单元中的具体过程（以“nCS产生上升沿时，第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效低电平时选择第一寄存器单元，第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效高电平时选择第二寄存器单元，第一逻辑电平端SEL0输入有效高电平时选择第三寄存器单元”为例）：

第一组(M-N)位逻辑数据：nCS由数字信号“0”跳变为数字信号“1”时，第一逻辑电平端SEL0输入数字信号“0”，第二逻辑电平端SEL1输入数字信号“1”，第一组(M-N)位逻辑数据首先存入第二寄存器单元的第一第二寄存器组中。

第二组(M-N)位逻辑数据：nCS由数字信号“0”跳变为数字信号“1”时，第一逻辑电平端SEL0输入数字信号“0”，第二逻辑电平端SEL1输入数字信号“1”，原本存入第二寄存器单元的第一第二寄存器组中的第一组(M-N)位逻辑数据则递推存入第二寄存器单元的第二第二寄存器组中，第二组(M-N)位逻辑数据存入第二寄存器单元的第一第二寄存器组中。

第三组(M-N)位逻辑数据：nCS由数字信号“0”跳变为数字信号“1”时，第一逻辑电平端SEL0输入数字信号“1”，第三组(M-N)位逻辑数据存入第三寄存器单元的第一第三寄存器组中。

第四组(M-N)位逻辑数据：nCS由数字信号“0”跳变为数字信号“1”时，第一逻辑电平端SEL0输入数字信号“0”，第二逻辑电平端SEL1输入数字信号“0”，第四组(M-N)位逻辑数据存入第一寄存器单元的第一第一寄存器组中。

第五组(M-N)位逻辑数据：nCS由数字信号“0”跳变为数字信号“1”时，第一逻辑电平端SEL0输入数字信号“0”，第二逻辑电平端SEL1输入数字信号“0”，原本存入第一寄存器单元的第一第一寄存器组中的第四组(M-N)位逻辑数据递推存入第一寄存器单元的第二第一寄存器组中，第五组(M-N)位逻辑数据存入第一寄存器单元的第一第一寄存器组中。

以此类推，后续满足数据保存条件的所有逻辑数据一级一级分别保存在存储器模块的存储器单元中。

步骤500：逻辑数据的写入和读出，存储器模块中的第四寄存器组、第五寄存器组和第六寄存器组写入和读出存储器单元中的逻辑数据。

在其中一个实施例中，第一寄存器单元中的K1个第一寄存器组的数据全部存满后写入第四寄存器组中，第四寄存器组并行读出保存的K1(M-N)位逻辑数据；第二寄存器单元中的K1个第二寄存器组的数据全部存满后写入第五寄存器组中，第五寄存器组并行读出保存的K1(M-N)位逻辑数据；第三寄存器单元中的K2个第三寄存器组的数据全部存满后写入第六寄存器组中，第六寄存器组并行读出保存的K2(M-N)位逻辑数据；其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

具体地，如图2所示，第一寄存器单元包括K1个第一寄存器组，分别为第一第一寄存器组、第二第一寄存器组……第K1第一寄存器组，第一第一寄存器组~第K1第一寄存器组均可以分别保存(M-N)位逻辑数据，则第一寄存器单元共可以保存K1(M-N)位逻辑数据；第一第一寄存器组~第K1第一寄存器组中的数据全部存满后，第一寄存器单元中保存的K1(M-N)位逻辑数据会并行写入第四寄存器组中，再由第四寄存器组读出这些数据。

同样地，第二寄存器单元包括K1个第二寄存器组，分别为第一第二寄存器组、第二第二寄存器组……第K1第二寄存器组，第一第二寄存器组~第K1第二寄存器组均可以分别保存(M-N)位逻辑数据，则第二寄存器单元共可以保存K1(M-N)位逻辑数据；第一第二寄存器组~第K1第二寄存器组中的数据全部存满后，第二寄存器单元中保存的K1(M-N)位逻辑数据会并行写入第五寄存器组中，再由第五寄存器组读出这些数据。

第三寄存器单元包括K2个第三寄存器组，分别为第一第三寄存器组、第二第三寄存器组……第K2第三寄存器组，第一第三寄存器组~第K2第三寄存器组均可以分别保存(M-N)位逻辑数据，则第三寄存器单元共可以保存K2(M-N)位逻辑数据；第一第三寄存器组~第K2第三寄存器组中的数据全部存满后，第三寄存器单元中保存的K2(M-N)位逻辑数据会并行写入第六寄存器组中，再由第六寄存器组读出这些数据。

值得注意的是，根据前文所述的逻辑数据一级一级分别保存在存储器模块中的存储器单元中的具体过程，显而易见可以看出第一寄存器单元、第二寄存器单元和第三寄存器单元中数据存满的进度并不一致，这直接会导致第四寄存器组、第五寄存器组和第六寄存器组写入和读出数据的进度也不会保持一致。

步骤600：逻辑电平的判定和数据输出路径的选择，控制第二存储选择开关进行逻辑电平的判定和数据输出路径的选择。

在其中一个实施例中，控制第二存储选择开关判定第一逻辑电平端SEL0和/或第二逻辑电平端SEL1输入逻辑电平的高低，选择数据输出路径是通过第一输出驱动或者SPI输出模块进行。

步骤700：逻辑数据的输出，第一输出驱动输出从第四寄存器组或第五寄存器组中读出的逻辑数据，第二输出驱动输出从第六寄存器组中读出的逻辑数据。

具体地，第四寄存器组和第五寄存器组共用第一输出驱动进行数据的输出，通过判定第一逻辑电平端SEL0或者第二逻辑电平端SEL1输入逻辑电平的高低，第一输出驱动选择输出从第四寄存器组读出的逻辑数据还是从第五寄存器组中读出的逻辑数据。

在其中一个实施例中，第一输出驱动输出从第四寄存器组或第五寄存器组中读出的逻辑数据包括：第一逻辑电平端SEL0输入有效低电平时，第一输出驱动输出从第四寄存器组中读出的K1(M-N)位逻辑数据；第一逻辑电平端SEL0输入有效高电平时，第一输出驱动输出从第五寄存器组中读出的K1(M-N)位逻辑数据。或者第一输出驱动输出从第四寄存器组或第五寄存器组中读出的逻辑数据包括：第一逻辑电平端SEL0输入有效高电平时，第一输出驱动输出从第四寄存器组中读出的K1(M-N)位逻辑数据；第一逻辑电平端SEL0输入有效低电平时，第一输出驱动输出从第五寄存器组中读出的K1(M-N)位逻辑数据。具体地，第四寄存器组和第五寄存器组共用一个输出驱动进行数据的输出，即第一逻辑电平端SEL0输入数字信号“0”时，第四寄存器组读出的K1(M-N)位逻辑数据通过第一输出驱动输出；第一逻辑电平端SEL0输入数字信号“1”时，第五寄存器组读出的K1(M-N)位逻辑数据通过第一输出驱动输出。或者第一逻辑电平端SEL0输入数字信号“1”时，第四寄存器组读出的K1(M-N)位逻辑数据通过第一输出驱动输出；第一逻辑电平端SEL0输入数字信号“0”时，第五寄存器组读出的K1(M-N)位逻辑数据通过第一输出驱动输出。其中，M、N均为正整数且M大于N，K1为大于1的整数。

在另一个实施例中，第一输出驱动输出从第四寄存器组或第五寄存器组中读出的逻辑数据包括：第二逻辑电平端SEL1输入有效低电平时，第一输出驱动输出从第四寄存器组中读出的K1(M-N)位逻辑数据；第二逻辑电平端SEL1输入有效高电平时，第一输出驱动输出从第五寄存器组中读出的K1(M-N)位逻辑数据。或者第一输出驱动输出从第四寄存器组或第五寄存器组中读出的逻辑数据包括：第二逻辑电平端SEL1输入有效高电平时，第一输出驱动输出从第四寄存器组中读出的K1(M-N)位逻辑数据；第二逻辑电平端SEL1输入有效低电平时，第一输出驱动输出从第五寄存器组中读出的K1(M-N)位逻辑数据。具体地，第四寄存器组和第五寄存器组共用一个输出驱动进行数据的输出，即第二逻辑电平端SEL1输入数字信号“0”时，第四寄存器组读出的K1(M-N)位逻辑数据通过第一输出驱动输出；第二逻辑电平端SEL1输入数字信号“1”时，第五寄存器组读出的K1(M-N)位逻辑数据通过第一输出驱动输出。或者第二逻辑电平端SEL1输入数字信号“1”时，第四寄存器组读出的K1(M-N)位逻辑数据通过第一输出驱动输出；第二逻辑电平端SEL1输入数字信号“0”时，第五寄存器组读出的K1(M-N)位逻辑数据通过第一输出驱动输出。其中，M、N均为正整数且M大于N，K1为大于1的整数。

在其中一个实施例中，第二输出驱动输出从第六寄存器组中读出的逻辑数据包括：第二输出驱动直接输出从第六寄存器组中存满的逻辑数据。即第二输出驱动仅仅输出从第六寄存器组中读出的逻辑数据，且数据输出的决定条件即是第六寄存器组中的K2(M-N)位逻辑数据存满即可，无关第一第一逻辑电平端SEL0或者第二逻辑电平端SEL1输入逻辑电平的高低。其中，M、N均为正整数且M大于N，K2为大于1的整数。

步骤800：数据回读，SPI输出模块输出从第四寄存器组或第五寄存器组或第六寄存器组中读出的逻辑数据和第二地址位。

具体地，第四寄存器组、第五寄存器组和第六寄存器组均可以通过SPI输出模块进行数据输出，通过判定第一逻辑电平端SEL0和第二逻辑电平端SEL1输入逻辑电平的高低，SPI输出模块可以选择是输出从第四寄存器组中读出的逻辑数据和第二地址位，还是从第五寄存器组中读出的逻辑数据和第二地址位，亦或者第六寄存器组中读出的逻辑数据和第二地址位。SPI输出模块可输出K1(M-N)位逻辑数据和N位第二地址位或者K2(M-N)位逻辑数据和N位第二地址位，即SPI输出模块包括(K1(M-N)+N)或(K2(M-N)+N)位寄存器。其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

在其中一个实施例中，第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效低电平时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效高电平时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效高电平时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位。具体地，第一逻辑电平端SEL0输入数字信号“0”且第二逻辑电平端SEL1输入数字信号“0”时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入数字信号“0”且第二逻辑电平端SEL1输入数字信号“1”时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入数字信号“1”时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位。其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

在另一个实施例中，第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效高电平时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效低电平且第二逻辑电平端SEL1输入有效低电平时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效高电平时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位。具体地，第一逻辑电平端SEL0输入数字信号“0”且第二逻辑电平端SEL1输入数字信号“1”时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入数字信号“0”且第二逻辑电平端SEL1输入数字信号“0”时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入数字信号“1”时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位。其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

在又一个实施例中，第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效低电平时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效高电平时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效低电平时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位。具体地，第一逻辑电平端SEL0输入数字信号“1”且第二逻辑电平端SEL1输入数字信号“0”时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入数字信号“1”且第二逻辑电平端SEL1输入数字信号“1”时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入数字信号“0”时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位。其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

在还一个实施例中，第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效高电平时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效高电平且第二逻辑电平端SEL1输入有效低电平时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入有效低电平时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位。具体地，第一逻辑电平端SEL0输入数字信号“1”且第二逻辑电平端SEL1输入数字信号“1”时，SPI输出模块输出从第四寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入数字信号“1”且第二逻辑电平端SEL1输入数字信号“0”时，SPI输出模块输出从第五寄存器组中读出的K1(M-N)位逻辑数据和N位第二地址位；第一逻辑电平端SEL0输入数字信号“0”时，SPI输出模块输出从第六寄存器组中读出的K2(M-N)位逻辑数据和N位第二地址位。其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

在其中一个实施例中，SPI输出模块包括SCLK、nCS和SDO三个端口，其中，SCLK为时钟信号端，nCS为有效高电平或有效低电平的片选同步信号端，SDO为数据输出端。

需要说明的是，本申请中各步骤之间没有严格的先后执行顺序，只要符合逻辑上的顺序，则这些步骤可以同时执行，也可按照某种预设顺序执行，图1只是一种示意流程图，并不代表只能是这样的执行顺序。

在本申请的一个实施例中，如图1所示的芯片控制方法中，步骤100“数据写入”之前还包括芯片地址电路的编程。图3为本申请实施例提供的射频芯片地址电路内部控制逻辑示意图，如图3所示，一个SPI主机可以对应匹配H个芯片地址电路，H个芯片地址电路具体包括第一芯片地址电路……第H芯片地址电路，第一芯片地址电路~第H芯片地址电路的SCLK、SDI、SDO和nCS四个端口分别对应连接SPI主机的SCLK、SDI、SDO和nCS四个端口，其中，SCLK为SPI主、从机的时钟信号端，nCS为有效高电平或有效低电平的片选同步信号端，SDI为数据输入端，SDO为数据输出端；具体地，在步骤100之前，该芯片控制方法还可以包括芯片地址电路的编程，即是对第一芯片地址电路~第H芯片地址电路进行编程，通常采用二进制对芯片地址电路进行编程，若每个芯片地址电路包括N位，则共有2^N个芯片地址电路，即H等于2^N，同时每个芯片地址电路对应一个如图2所示的射频芯片逻辑架构；其中，N为正整数，H为大于1的整数。示例地，若N等于4，则一个SPI主机匹配16个芯片地址电路。

图4为本申请实施例提供的射频芯片内部控制逻辑架构示意图之二，如图4是在如图2对应实施例的基础上，使得其中M等于16，N等于4，K1等于8，K2等于8。

如图4所示，芯片地址电路第一地址位包括4位数据，编号从0到3，即Addr [3:0]；SPI输入模块包括16位移位寄存器，其中前4位为第二地址位，后12位为逻辑数据。存储器模块包括存储器单元、第四寄存器组、第五寄存器组和第六寄存器组；其中，存储器单元包括第一寄存器单元、第二寄存器单元和第三寄存器单元，第一寄存器单元、第二寄存器单元和第三寄存器单元包括相同数量的寄存器组；具体地，第一寄存器单元包括8个第一寄存器组，分别为第一第一寄存器组、第二第一寄存器组……第八第一寄存器组；第二寄存器单元包括8个第二寄存器组，分别为第一第二寄存器组、第二第二寄存器组……第八第二寄存器组，第三寄存器单元包括8个第三寄存器组，分别为第一第三寄存器组、第二第三寄存器组……第八第三寄存器组；第一第一寄存器组~第八第一寄存器组、第一第二寄存器组~第八第二寄存器组、第一第三寄存器组~第八第三寄存器组中的每个寄存器组均可以分别存储12位逻辑数据，则第四寄存器组、第五寄存器组、第六寄存器组均可以分别写入和读出96位逻辑数据；第一输出驱动、第二输出驱动则可以分别输出96位逻辑数据；SPI输出模块则可以回读100位数据。

需要说明的是，每个寄存器组可以储存多少位数据，即包括多少位寄存器；即如图4所示的第一第一寄存器组~第八第一寄存器组、第一第二寄存器组~第八第二寄存器组、第一第三寄存器组~第八第三寄存器组中的每个寄存器组均包括12位寄存器，则第四寄存器组、第五寄存器组、第六寄存器组均分别包括96位寄存器；第一输出驱动、第二输出驱动则分别包括96位寄存器；SPI输出模块则包括100位寄存器。

同样地，如图1对应实施例所示的芯片控制方法中使得M等于16，N等于4，K1等于8，K2等于8，芯片控制方法包括：

步骤100：数据写入，SPI输入模块中16位移位寄存器的前4位写入第二地址位，后12位写入逻辑数据；

步骤200：地址位判定，判定SPI输入模块中前4位的第二地址位与芯片地址电路的4位第一地址位是否相同；若相同，则进行下一步骤；若不同，则进入待机状态；

步骤300：逻辑电平的判定和存储器单元的选择，控制第一存储选择开关进行逻辑电平的判定和存储器单元的选择；

步骤400：逻辑数据的保存，控制输入的逻辑数据一级一级分别保存在存储器模块的存储器单元中；

步骤500：逻辑数据的写入和读出，存储器模块中的第四寄存器组、第五寄存器组和第六寄存器组写入和读出存储器单元中的逻辑数据；

步骤600：逻辑电平的判定和数据输出路径的选择，控制第二存储选择开关进行逻辑电平的判定和数据输出路径的选择；

步骤700：逻辑数据的输出，第一输出驱动输出从第四寄存器组或第五寄存器组中读出的逻辑数据，第二输出驱动输出从第六寄存器组中读出的逻辑数据；

步骤800：数据回读，SPI输出模块输出从第四寄存器组或第五寄存器组或第六寄存器组中读出的逻辑数据和第二地址位；

其中，读写使能端WR为第一存储选择开关或第二存储选择开关的读写使能端。

在另一个实施例中，在如图1对应实施例所示的芯片控制方法中或者如图2对应实施例的基础上，还可以使得其中M等于17，N等于5，K1等于8，K2等于8；或者M等于24，N等于8，K1等于6，K2等于6；M等于32，N等于8，K1等于4，K2等于4。

本申请实施例还提供了一种控制芯片，如图2所示，该控制芯片包括：芯片地址电路、SPI输入模块、第一存储选择开关、存储器模块、第二存储选择开关、第一输出驱动、第二输出驱动以及SPI输出模块。

芯片地址电路包括N位第一地址位，作为芯片地址电路的数字识别码；SPI输入模块包括M位移位寄存器，用于数据写入和地址位判定，M位移位寄存器的前N位为第二地址位以及后(M-N)位为逻辑数据；存储器模块包括存储器单元、第四寄存器组、第五寄存器组和第六寄存器组，存储器单元用于逻辑数据的保存，第四寄存器组、第五寄存器组和第六寄存器组均用于写入和读出存储器单元中的逻辑数据；第一存储选择开关用于逻辑电平的判定和存储器单元的选择；第二存储选择开关用于逻辑电平的判定和数据输出路径的选择；读写使能端WR为第一存储选择开关或第二存储选择开关的读写使能端；第一输出驱动用于输出从第四寄存器组或第五寄存器组中读出的逻辑数据，第二输出驱动用于输出从第六寄存器组中读出的逻辑数据；SPI输出模块用于输出从第四寄存器组或第五寄存器组或第六寄存器组中读出的逻辑数据和第二地址位；其中，M、N均为正整数且M大于N。

在其中一个实施例中，如图2所示的存储器单元包括第一寄存器单元、第二寄存器单元和第三寄存器单元，第一寄存器单元包括K1个第一寄存器组，第二寄存器单元包括K1个第二寄存器组，第三寄存器单元包括K2个第三寄存器组；其中，K1、K2均为大于1的正整数。

在其中一个实施例中，如图2所示的第四寄存器组、第五寄存器组均分别包括K1(M-N)位移位寄存器，第六寄存器组包括K2(M-N)位移位寄存器；其中，M、N均为正整数且M大于N，K1、K2均为大于1的正整数。

在其中一个实施例中，如图2所示的SPI输入模块包括SCLK、nCS和SDI三个端口，如图2所示的SPI输出模块包括SCLK、nCS和SDO三个端口；其中，SCLK为时钟信号端，nCS为有效高电平或有效低电平的片选同步信号端，SDI为数据输入端，SDO为数据输出端。

在控制芯片的一个实施例中，可以使得其中M等于16，N等于4，K1等于8，K2等于8，或者使得其中M等于17，N等于5，K1等于8，K2等于8；或者使得其中M等于24，N等于8，K1等于6，K2等于6；或者使得其中M等于32，N等于8，K1等于4，K2等于4。

具体地，在一个实施例中，芯片地址电路包括4位第一地址位；SPI输入模块包括16位移位寄存器，其中前4位为第二地址位，后12位可保存逻辑数据；第一寄存器单元包括8个第一寄存器组，第二寄存器单元包括8个第二寄存器组，第三寄存器单元包括8个第三寄存器组，各个寄存器组均分别包括12位寄存器；第一输出驱动和第二输出驱动均分别包括96位寄存器，SPI输出模块包括100位寄存器。

具体地，在另一个实施例中，芯片地址电路包括5位第一地址位；SPI输入模块包括17位移位寄存器，其中前5位为第二地址位，后12位可保存逻辑数据；第一寄存器单元包括8个第一寄存器组，第二寄存器单元包括8个第二寄存器组，第三寄存器单元包括8个第三寄存器组，各个寄存器组均分别包括12位寄存器；第一输出驱动和第二输出驱动均分别包括96位寄存器，SPI输出模块包括101位寄存器。

具体地，在又一个实施例中，芯片地址电路包括8位第一地址位；SPI输入模块包括24位移位寄存器，其中前8位为第二地址位，后16位可保存逻辑数据；第一寄存器单元包括6个第一寄存器组，第二寄存器单元包括6个第二寄存器组，第三寄存器单元包括6个第三寄存器组，各个寄存器组均分别包括16位寄存器；第一输出驱动和第二输出驱动均分别包括96位寄存器，SPI输出模块包括104位寄存器。

具体地，在还一个实施例中，芯片地址电路包括8位第一地址位；SPI输入模块包括32位移位寄存器，其中前8位为第二地址位，后24位可保存逻辑数据；第一寄存器单元包括4个第一寄存器组，第二寄存器单元包括4个第二寄存器组，第三寄存器单元包括4个第三寄存器组，各个寄存器组均分别包括24位寄存器；第一输出驱动和第二输出驱动均分别包括96位寄存器，SPI输出模块包括104位寄存器。

本申请实施还提供了一种控制系统，其应用于如上任一项所述的控制芯片。由于本申请实施例提供的控制系统采用了上述控制芯片的全部技术方案，因此至少具有上述控制芯片的技术方案所带来的所有有益效果，在此不再赘述。

在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述或记载的部分，可以参见其它实施例的相关描述。

上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，在不脱离本发明宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本发明的保护之内。

Claims

1.一种芯片控制方法，其特征在于，所述芯片控制方法包括：

其中，M、N均为正整数且M大于N。

2.根据权利要求1所述的芯片控制方法，其特征在于，所述存储器单元包括第一寄存器单元、第二寄存器单元和第三寄存器单元，所述第一寄存器单元包括K1个第一寄存器组，所述第二寄存器单元包括K1个第二寄存器组，所述第三寄存器单元包括K2个第三寄存器组；

其中，K1、K2均为大于1的整数。

3.根据权利要求1所述的芯片控制方法，其特征在于，所述SPI输入模块包括SCLK、nCS和SDI三个端口；其中，SCLK为时钟信号端，nCS为有效高电平或有效低电平的片选同步信号端，SDI为数据输入端。

4.根据权利要求3所述的芯片控制方法，其特征在于，所述SPI输入模块中M位移位寄存器的前N位写入第二地址位，后(M-N)位写入逻辑数据包括：

其中，M、N均为正整数且M大于N。

5.根据权利要求2所述的芯片控制方法，其特征在于，所述读写使能端WR为第一存储选择开关或第二存储选择开关的读写使能端包括：

6.根据权利要求5所述的芯片控制方法，其特征在于，所述控制第一存储选择开关进行逻辑电平的判定和存储器单元的选择包括：

7.根据权利要求5所述的芯片控制方法，其特征在于，所述控制第一存储选择开关进行逻辑电平的判定和存储器单元的选择包括：

8.根据权利要求6所述的芯片控制方法，其特征在于，所述第一逻辑电平端SEL0输入有效低电平时选择第一寄存器单元或者第二寄存器单元包括：

9.根据权利要求7所述的芯片控制方法，其特征在于，所述第一逻辑电平端SEL0输入有效高电平时选择第一寄存器单元或者第二寄存器单元包括：

10.根据权利要求3所述的芯片控制方法，其特征在于，所述控制输入的逻辑数据一级一级分别保存在存储器模块的存储器单元中包括：

其中，M、N均为正整数且M大于N。

11.根据权利要求2所述的芯片控制方法，其特征在于，所述存储器模块中的第四寄存器组、第五寄存器组和第六寄存器组写入和读出存储器单元中的逻辑数据包括：

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

12.根据权利要求5所述的芯片控制方法，其特征在于，所述控制第二存储选择开关进行逻辑电平的判定和数据输出路径的选择包括：

13.根据权利要求12所述的芯片控制方法，其特征在于，所述第一输出驱动输出从第四寄存器组或第五寄存器组中读出的逻辑数据包括：

其中，M、N均为正整数且M大于N，K1为大于1的整数。

14.根据权利要求12所述的芯片控制方法，其特征在于，所述第一输出驱动输出从第四寄存器组或第五寄存器组中读出的逻辑数据包括：

其中，M、N均为正整数且M大于N，K1为大于1的整数。

15.根据权利要求2所述的芯片控制方法，其特征在于，所述第二输出驱动输出从第六寄存器组中读出的逻辑数据包括：

第二输出驱动直接输出从第六寄存器组中存满的逻辑数据。

16.根据权利要求12所述的芯片控制方法，其特征在于，所述SPI输出模块输出从第四寄存器组或第五寄存器组或第六寄存器组中读出的逻辑数据和第二地址位包括：

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

17.根据权利要求12所述的芯片控制方法，其特征在于，所述SPI输出模块输出从第四寄存器组或第五寄存器组或第六寄存器组中读出的逻辑数据和第二地址位包括：

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

18.根据权利要求12所述的芯片控制方法，其特征在于，所述SPI输出模块输出从第四寄存器组或第五寄存器组或第六寄存器组中读出的逻辑数据和第二地址位包括：

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

19.根据权利要求12所述的芯片控制方法，其特征在于，所述SPI输出模块输出从第四寄存器组或第五寄存器组或第六寄存器组中读出的逻辑数据和第二地址位包括：

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

20.根据权利要求1所述的芯片控制方法，其特征在于，所述SPI输出模块包括SCLK、nCS和SDO三个端口；其中，SCLK为时钟信号端，nCS为有效高电平或有效低电平的片选同步信号端，SDO为数据输出端。

21.根据权利要求1所述的芯片控制方法，其特征在于，所述数据写入之前还包括芯片地址电路的编程。

22.根据权利要求2所述的芯片控制方法，其特征在于，其中M等于16，N等于4，K1等于8，K2等于8。

23.根据权利要求2所述的芯片控制方法，其特征在于，其中M等于17，N等于5，K1等于8，K2等于8。

24.根据权利要求2所述的芯片控制方法，其特征在于，其中M等于24，N等于8，K1等于6，K2等于6。

25.根据权利要求2所述的芯片控制方法，其特征在于，其中M等于32，N等于8，K1等于4，K2等于4。

26.一种控制芯片，其特征在于，所述控制芯片包括：芯片地址电路、SPI输入模块、第一存储选择开关、存储器模块、第二存储选择开关、第一输出驱动、第二输出驱动以及SPI输出模块；

其中，M、N均为正整数且M大于N。

27.根据权利要求26所述的控制芯片，其特征在于，所述存储器单元包括第一寄存器单元、第二寄存器单元和第三寄存器单元，所述第一寄存器单元包括K1个第一寄存器组，所述第二寄存器单元包括K1个第二寄存器组，所述第三寄存器单元包括K2个第三寄存器组；

其中，K1、K2均为大于1的正整数。

28.根据权利要求27所述的控制芯片，其特征在于，所述第四寄存器组、第五寄存器组均分别包括K1(M-N)位移位寄存器，所述第六寄存器组包括K2(M-N)位移位寄存器；

其中，M、N均为正整数且M大于N，K1、K2均为大于1的整数。

29.根据权利要求26所述的控制芯片，其特征在于，所述SPI输入模块包括SCLK、nCS和SDI三个端口，所述SPI输出模块包括SCLK、nCS和SDO三个端口；其中，SCLK为时钟信号端，nCS为有效高电平或有效低电平的片选同步信号端，SDI为数据输入端，SDO为数据输出端。

30.根据权利要求27所述的控制芯片，其特征在于，其中M等于16，N等于4，K1等于8，K2等于8。

31.根据权利要求27所述的控制芯片，其特征在于，其中M等于17，N等于5，K1等于8，K2等于8。

32.根据权利要求27所述的控制芯片，其特征在于，其中M等于24，N等于8，K1等于6，K2等于6。

33.根据权利要求27所述的控制芯片，其特征在于，其中M等于32，N等于8，K1等于4，K2等于4。

34.一种控制系统，其特征在于，所述控制系统应用于如权利要求26-33中任一项所述的控制芯片。