CN117768592A - 低频成像系统FPGA硬件资源的training方法 - Google Patents

Abstract

本发明涉及低频成像系统FPGA硬件资源的training方法，属于硬件成像技术领域，该方法采用多相位同频率的图像采集时钟按顺序驱动iodelay模块，将获得的各个数据采集范围拼接为整个比特采集时钟周期，再对整个比特采集时钟周期进行分析，最终确定最稳定图像数据采集点与最稳定图像采集时钟，实现相位training过程。FPGA通过各个通道的training码来判别各个通道间的位周期差，将位周期差补偿到各个输出通道，实现通道training过程。本发明能够实现对整个比特采集时钟周期的覆盖，准确找到最稳定图像数据采集点与最稳定图像采集时钟，并保持各通道采集的图像数据对齐，提高了图像数据采集的稳定性和准确性。

Description

低频成像系统FPGA硬件资源的training方法

技术领域

本发明涉及硬件成像技术领域，具体涉及一种应用于航天低频成像系统的FPGA硬件资源的training方法。

背景技术

随着大面阵的图像传感器性能的逐步提升，其在航天项目中的应用也越来越广泛。如图1所示，图像传感器输出的图像信号在单个数据周期内，存在不稳态数据段t1、t3与稳定数据段t2。若图像数据采集点位于稳定数据段t2内，则系统采集的数据准确、稳定；若图像数据采集点位于不稳定数据段t1、t3内，则系统采集的数据具有不确定性。受复杂的太空环境影响，图像信号单个数据周期内的不稳态数据段占比较大，准确、稳定的读取图像数据的难度较大，需要对各通道的图像数据进行处理，此处理过程称作相位training处理。

目前，国内公司推荐的相位training过程处理方法是通过FPGA上的iodelay资源实现的。iodelay模块具有64个tap的环绕延迟单元，通过对图像数据进行延迟处理，改变图像数据在周期内的采集位置，尽可能在稳定数据段t2的中点处采集图像数据。iodelay模块的参考时钟范围为175～225MHz，对图像数据的最大延迟时间为5.71ns。对于采集频率较低的成像系统，iodelay模块对于图像数据的延迟时间是不够的，无法满足使用需求。以采集时钟为50MHz的成像系统为例，其仿真结果如图2所示：data_in为输入的图像数据，data_in_delay为延迟后的图像数据，iodelay模块对图像数据信号最大延迟时间为5ns，为比特采集时钟周期10ns的一半。iodelay模块对图像数据信号的延迟无法覆盖整个比特采集时钟周期，故无法准确的找到稳定数据段t2的中点，进而无法稳定的、准确的采集图像数据。

发明内容

对于采集频率较低的成像系统，iodelay模块对图像数据信号的延迟时间不足以覆盖整个比特采集时钟周期，导致无法准确的找到最稳定的数据采集点，针对这一问题，本发明提出一种应用于航天低频成像系统的FPGA硬件资源的training方法。

为解决上述问题，本发明采取如下的技术方案：

一种低频成像系统FPGA硬件资源的training方法，所述低频成像系统FPGA为V5及V5以上系列的FPGA，所述方法包括相位training过程和通道training过程；

所述相位training过程包括：

步骤Ⅰ：所述低频成像系统FPGA中的DCM模块生成多相位同频率的图像采集时钟；

步骤Ⅱ：针对图像传感器的每一个通道，采用多相位同频率的图像采集时钟按顺序驱动iodelay模块，获得每种相位的图像采集时钟对应的一段数据采集范围，并将各个数据采集范围拼接为整个比特采集时钟周期；

步骤Ⅲ：在整个比特采集时钟周期内，将第一个数据稳定采集点与最后一个数据稳定采集点之间定义为数据稳定区间，取所述数据稳定区间的中点作为该通道的最稳定图像数据采集点，所述最稳定图像数据采集点使用的图像采集时钟作为该通道的最稳定图像采集时钟；

所述通道training过程包括：

步骤1：获取数据有效信号DVAL为低电平时图像传感器各通道的图像数据；

步骤2：判断各通道的图像数据是否等于通道各自的training码，若是，则返回步骤1；若否，则执行步骤3；

步骤3：选择一个基准通道，根据training码计算其他通道与基准通道之间的位周期差，并通过内部状态机增加其他通道的bitslip数值，直到其他通道达到和基准通道相同的位周期；

步骤4：iodelay模块将位周期差补偿到处在成像状态下的各个输出通道，然后返回步骤1。

与现有技术相比，本发明具有如下有益效果：

本发明所提出的低频成像系统FPGA硬件资源的training方法针对V5及V5以上系列的FPGA，充分利用iodelay硬件资源，通过采用多相位同频率的图像采集时钟按顺序驱动iodelay模块，每一种相位的图像采集时钟驱动iodelay模块均会获取一段数据采集范围，再将不同相位的图像采集时钟的数据采集范围拼接为整个比特采集时钟周期，分析该比特采集时钟周期所有采集点所采集的数据后，以第一个数据稳定采集点与最后一个数据稳定采集点之间的数据作为数据稳定区间，取数据稳定区间的中点为最稳定图像数据采集点，以该最稳定图像数据采集点使用的图像采集时钟作为最稳定图像采集时钟，因此能够实现对整个比特采集时钟周期的覆盖，准确找到最稳定图像数据采集点与最稳定图像采集时钟，提高了图像数据采集的稳定性；同时，本发明中FPGA通过各个通道的training码来判别各个通道间的位周期差，并将位周期差补偿到各个输出通道，从而保持各通道采集的图像数据对齐，因此提高了图像数据采集的准确性。

附图说明

图1为图像数据采集示意图；

图2为50MHz采集时钟下iodelay模块仿真示意图；

图3为相位training过程的流程图；

图4为50MHz图像采集时钟下iodelay模块输出图像数据时序图；

图5为获取最稳定图像采集时间点的示意图；

图6为图像数据、数据有效信号、行有效信号与帧有效信号的时序图；

图7为通道training过程的流程图。

具体实施方式

下面将结合附图及较佳实施例对本发明的技术方案进行详细描述。

本发明实施例提供了一种实现低频成像系统FPGA硬件资源的training方法，该方法包括相位training过程和通道training过程两部分，其中通道training是实时检测的，而相位training只是在成像前进行的，每个通道进行一次相位training。

实现相位training过程需选用V5及V5以上系列的FPGA，其具备iodelay硬件资源。V5及V5以上系列的FPGA中的DCM模块生成频率相同、相位不同的图像采集时钟，采用不同相位的图像采集时钟按顺序驱动可编程绝对延迟单元即iodelay模块。iodelay模块具有64个tap的环绕延迟单元，因此任一图像采集时钟在一个比特采集时钟周期内64个均匀分布的采集点对图像数据进行采集，这64个均匀分布的采集点构成了一段数据采集范围。将不同相位的图像采集时钟的数据采集范围拼接为整个比特采集时钟周期，并分析该比特采集时钟周期所有采集点所采集的数据。将第一个数据稳定采集点与最后一个数据稳定采集点之间定义为数据稳定区间，取数据稳定区间的中点为对应通道的最稳定图像数据采集点，该最稳定图像数据采集点使用的图像采集时钟作为对应通道的最稳定图像采集时钟。

如图3所示，相位training过程具体包括以下步骤：

步骤Ⅰ：低频成像系统FPGA中的DCM模块生成多相位同频率的图像采集时钟。根据低频成像系统的图像采集时钟与iodelay模块参考时钟200MHz的周期之比，确定系统所需的多相位同频率的图像采集时钟，并驱动DCM模块生成这些时钟。例如，对于采集方式为SDR、图像采集时钟为100MHz的成像系统，则需要分别生成0°相位的100MHz时钟与180°相位的100MHz时钟。对于采集方式为SDR、图像采集时钟为50MHz的成像系统，则需要分别生成0°相位、90°相位、180°相位与270°相位的100MHz时钟。

步骤Ⅱ：针对图像传感器的其中一个通道，采用DCM模块生成的多相位同频率的图像采集时钟按顺序驱动iodelay模块，每一种相位的图像采集时钟驱动iodelay模块，均会获取一段数据采集范围。获得每种相位的图像采集时钟对应的一段数据采集范围后，将不同的相位时钟的数据采集范围拼接为整个比特采集时钟周期即整个位(bit)采集时钟周期。

步骤Ⅲ：在整个比特采集时钟周期内，寻找第一个数据稳定采集点与最后一个数据稳定采集点，将二者之间定义为数据稳定区间，取数据稳定区间的中点作为该通道的最稳定图像数据采集点，最稳定图像数据采集点使用的图像采集时钟作为该通道的最稳定图像采集时钟。

步骤Ⅳ：逐一对图像传感器各通道采集的图像数据进行相位training后，退出相位training过程。

以采集方式为DDR、图像采集时钟为50MHz的成像系统为例，对相位training过程进行详细说明。如图4所示，clk50与clk50_90分别为0°相位50MHz时钟与90°相位50MHz时钟，data为初始图像数据，data_delay为iodelay模块输出的延迟后图像数据。当tap等于0时，时钟clk50上升沿与data_delay的数据周期起始点对齐，时钟clk50_90上升沿与data_delay的数据周期中点对齐。当tap等于63时(iodelay模块最大延迟范围)，时钟clk50上升沿与data_delay的数据周期中点对齐，时钟clk50_90上升沿与data_delay的数据周期终点对齐。时钟clk50的数据采集范围为数据周期的前半段，时钟clk50_90的数据采集范围为数据周期的后半段，二者覆盖了整个比特采集时钟周期。如图5所示，取第一个数据稳定采集点A1与最后一个数据稳定采集点A2之间的中点A3作为最终的图像数据采集点。

伴随外界环境的变化，图像传感器受环境变化的影响，各通道输出图像数据信号之间的相位差也随之变化，最终导致FPGA采集的图像数据不准确。因此，需要在图像传感器成像的过程中，实时检测各通道采集的图像数据是否对齐。若各通道采集的图像数据未能对齐，FPGA对各通道采集的图像数据重新进行字节training，即通过各个通道的training码来判别各个通道间的位周期差，然后用算法处理的结果作周期补偿。

图6为图像数据、数据有效信号(DVAL)、行有效信号(LVAL)与帧有效信号(FVAL)的时序图。在对各通道进行通道training时，首先获取数据有效信号DVAL为低电平时各通道的图像数据(如图6中的OH值)。若图像数据均等于各通道的training码，则判断各通道采集的图像数据处于“对齐”状态，成像系统工作正常，否则，需要FPGA对各通道采集的图像数据重新进行字节training。

如图7所示，通道training过程具体包括以下步骤：

步骤1：在系统成像模式下，各通道采集的数据进入fifo前，获取数据有效信号DVAL为低电平时图像传感器的各通道采集的图像数据；

步骤2：判断各通道的图像数据是否等于通道各自的training码，若获取的图像数据等于各通道的training码，则返回步骤1，重新获取图像数据；若获取的图像数据不等于各通道的training码，则需要FPGA对各通道采集的图像数据重新进行字节training。

步骤3：选择一个通道作为基准通道，例如以第一通道为基准通道，通过各个通道的training码来计算其他通道与第一通道之间的位(bit)周期差，FPGA通过内部状态机增加其他通道的bitslip数值，直到其他通道达到和第一通道相同的位(bit)周期；

步骤4：iodelay模块将位(bit)周期差补偿到处在成像状态下的各个输出通道，然后返回步骤1，重新获取图像数据。

本发明所提出的低频成像系统FPGA硬件资源的training方法针对V5及V5以上系列的FPGA，充分利用iodelay硬件资源，通过采用多相位同频率的图像采集时钟按顺序驱动iodelay模块，每一种相位的图像采集时钟驱动iodelay模块均会获取一段数据采集范围，再将不同相位的图像采集时钟的数据采集范围拼接为整个比特采集时钟周期，分析该比特采集时钟周期所有采集点所采集的数据后，以第一个数据稳定采集点与最后一个数据稳定采集点之间的数据作为数据稳定区间，取数据稳定区间的中点为最稳定图像数据采集点，以该最稳定图像数据采集点使用的图像采集时钟作为最稳定图像采集时钟，因此本发明能够实现对整个比特采集时钟周期的覆盖，准确找到最稳定图像数据采集点与最稳定图像采集时钟，提高了图像数据采集的稳定性；同时，本发明中FPGA通过各个通道的training码来判别各个通道间的位周期差，并将位周期差补偿到各个输出通道，从而保持各通道采集的图像数据对齐，因此提高了图像数据采集的准确性，有效解决了现有技术中对于采集频率较低的成像系统，iodelay模块对图像数据信号的延迟时间不足以覆盖整个比特采集时钟周期，导致无法准确的找到最稳定的数据采集点的问题。

以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (3)

1.一种低频成像系统FPGA硬件资源的training方法，其特征在于，所述低频成像系统FPGA为V5及V5以上系列的FPGA，所述方法包括相位training过程和通道training过程；

所述相位training过程包括：

步骤Ⅰ：所述低频成像系统FPGA中的DCM模块生成多相位同频率的图像采集时钟；

步骤Ⅱ：针对图像传感器的每一个通道，采用多相位同频率的图像采集时钟按顺序驱动iodelay模块，获得每种相位的图像采集时钟对应的一段数据采集范围，并将各个数据采集范围拼接为整个比特采集时钟周期；

步骤Ⅲ：在整个比特采集时钟周期内，将第一个数据稳定采集点与最后一个数据稳定采集点之间定义为数据稳定区间，取所述数据稳定区间的中点作为该通道的最稳定图像数据采集点，所述最稳定图像数据采集点使用的图像采集时钟作为该通道的最稳定图像采集时钟；

所述通道training过程包括：

步骤1：获取数据有效信号DVAL为低电平时图像传感器各通道的图像数据；

步骤2：判断各通道的图像数据是否等于通道各自的training码，若是，则返回步骤1；若否，则执行步骤3；

步骤3：选择一个基准通道，根据training码计算其他通道与基准通道之间的位周期差，并通过内部状态机增加其他通道的bitslip数值，直到其他通道达到和基准通道相同的位周期；

步骤4：iodelay模块将位周期差补偿到处在成像状态下的各个输出通道，然后返回步骤1。

2.根据权利要求1所述的一种低频成像系统FPGA硬件资源的training方法，其特征在于，DCM模块根据图像采集时钟与iodelay模块参考时钟的周期之比，生成多相位同频率的图像采集时钟。

3.根据权利要求2所述的一种低频成像系统FPGA硬件资源的training方法，其特征在于，iodelay模块的参考时钟为200MHz，当低频成像系统的采集方式为SDR、图像采集时钟为100MHz时，DCM模块分别生成0°相位和180°相位的100MHz图像采集时钟；

当低频成像系统的采集方式为SDR、图像采集时钟为50MHz时，DCM模块分别生成0°相位、90°相位、180°相位与270°相位的100MHz图像采集时钟。