CN117712096A - 半导体测试结构及半导体测试方法 - Google Patents
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Abstract
本发明提供一种半导体测试结构及半导体测试方法。所示半导体测试结构包括：衬底，所述衬底表面具有第一有源区；多晶硅层，位于所述衬底表面，所述多晶硅层具有汇合部以及部分位于所述第一有源区表面的至少两第一延伸部，所有所述第一延伸部位于所述汇合部的第一侧、且沿第一方向延伸、沿第二方向排布；相邻两所述第一延伸部之间的所述第一有源区表面具有第一通孔与第二通孔，所述第一通孔与第二通孔沿所述第一方向排列。上述技术方案通过设置多晶硅层及位于多晶硅层的第一延伸部之间的第一通孔及第二通孔，并测量第一通孔及第二通孔的电阻以达到监控孔洞的目的，进而提高半导体结构的稳定性。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种半导体测试结构及半导体测试方法。
背景技术
在半导体技术领域中，随着工艺节点的降低，多晶硅间距最小设计规则(PolySpace Minimum DR)，比如90nm到65nm节点工艺的多晶硅间距从140nm下降到120nm。间距的降低可能会导致化学气相沉积工艺(CVD)绝缘层沉积(Insulator Layer Deposition，简称ILD)产生孔洞(Void)11，如图1所示。绝缘层沉积产生孔洞的主要是因为沉积对台阶覆盖率有一定的要求。台阶覆盖率(Step Coverage)是衡量沉积质量的重要参数。如果晶圆表面有断层或凹凸不平的地方，就不可能形成厚度均匀的薄膜。台阶覆盖率是考量膜层跨台阶时，在台阶处厚度损失的一个指标，即跨台阶处的膜层厚度与平坦处膜层厚度的比值。台阶覆盖率越接近1，表明跨台阶处(底部或侧壁)膜层厚度与平坦处膜层相差越少，越远离1(即越小于1)表明跨台阶处的膜层厚度对比平坦处膜层厚度越薄，绝缘层沉积的底部厚度为a，平面厚度为b，侧壁厚度为c，绝缘层沉积的侧壁台阶覆盖率为c/b，底部台阶覆盖率为a/b。如图2所示，孔洞11的存在会导致两个不同位置的通孔21连接在一起，从而导致整个产品的电路短路。
因此，如何改进绝缘层沉积工艺，提高半导体结构的稳定性，是目前需要解决的问题。
发明内容
本发明所要解决的技术问题是如何改进绝缘层沉积工艺，提高半导体结构的稳定性，提供一种半导体测试结构及半导体测试方法。
为了解决上述问题，本发明提供了一种半导体测试结构，包括：衬底，所述衬底表面具有第一有源区；多晶硅层，位于所述衬底表面，所述多晶硅层具有汇合部以及部分位于所述第一有源区表面的至少两第一延伸部，所有所述第一延伸部位于所述汇合部的第一侧、且沿第一方向延伸、沿第二方向排布；相邻两所述第一延伸部之间的所述第一有源区表面具有第一通孔与第二通孔，所述第一通孔与第二通孔沿所述第一方向排列。
在一些实施例中，所述第一通孔连接至第一焊盘，所述第二通孔连接至第二焊盘，通过分别向所述第一焊盘以及所述第二焊盘施加测量电压能够测量所述第一通孔与第二通孔之间的电阻值。
在一些实施例中，所述多晶硅层在所述汇合部的第一侧具有多个第一延伸部，且每两相邻所述第一延伸部之间具有沿所述第一方向排列的第一通孔与第二通孔；所有所述第一通孔与所有所述第二通孔串联形成串联结构，且所述串联结构一端连接至所述第一焊盘，另一端连接至所述第二焊盘。
在一些实施例中，各相邻两所述第一延伸部之间的第一通孔与第二通孔的排布方式相同。
在一些实施例中，所述汇合部位于所述第一有源区以外。
在一些实施例中，所述衬底表面还具有第二有源区；所述汇合部上还具有第三通孔；所述多晶硅层还具有部分位于所述第二有源区表面的至少两第二延伸部，所有所述第二延伸部位于所述汇合部的与所述第一侧相对的第二侧、且沿与所述第一方向相反的方向延伸、沿所述第二方向排布，相邻两所述第二延伸部之间的所述第二有源区表面具有两第四通孔；所述第三通孔连接至第三焊盘，所述第四通孔连接至第四焊盘，通过分别向所述第三焊盘以及所述第四焊盘施加测量电压能够检测接触孔位移偏差。
在一些实施例中，所述汇合部位于所述第一有源区以及所述第二有源区之间，且所述汇合部在所述衬底上的正投影与所述第一有源区以及所述第二有源区均不重合。
在一些实施例中，所述汇合部在对应每两相邻所述第一延伸部之间的位置具有一第三通孔，所有所述第三通孔并联连接至所述第三焊盘。
在一些实施例中，所述多晶硅层在所述汇合部的第二侧具有多个所述第二延伸部，且每两相邻所述第二延伸部之间具有沿所述第一方向排列的两第四通孔，所有所述第四通孔并联连接至所述第四焊盘。
为了解决上述问题，本发明提供了一种半导体测试结构，包括：衬底，所述衬底表面具有第一有源区及第二有源区；多晶硅层位于所述衬底表面，所述多晶硅层包括第一多晶硅结构及第二多晶硅结构，所述第一多晶硅结构包括至少两沿第一方向延伸、第二方向排布的第一多晶硅条，且所述第一多晶硅条在所述衬底上的正投影与所述第一有源区以及所述第二有源区均部分重合，所述第二多晶硅结构包括至少两沿第一方向延伸、第二方向排布的第二多晶硅条，且所述第二多晶硅条在所述衬底上的正投影与所述第一有源区部分重合；第一通孔，位于所述第一有源区表面且位于所述第一多晶硅结构远离第二有源区的一侧，并连接至第一焊盘；第二通孔，位于所述第二有源区表面且位于所述第一多晶硅结构及第二多晶硅结构之间，并连接至第二焊盘；通过分别向所述第一焊盘以及所述第二焊盘施加测量电压能够测量所述第一通孔与第二通孔之间的电阻值。
为了解决上述问题，本发明提供了一种半导体测试结构，包括：衬底，所述衬底表面具有第一有源区及第二有源区；多晶硅层，位于所述衬底表面，所述多晶硅层包括第一多晶硅结构及第二多晶硅结构，所述第一多晶硅结构及所述第二多晶硅结构在所述衬底上的正投影与所述第一有源区以及所述第二有源区均部分重合；第一通孔，位于所述第一有源区表面，且位于所述第一多晶硅结构及第二多晶硅结构之间，并连接至第一焊盘；第二通孔，位于所述第二有源区表面，且位于所述第一多晶硅结构及第二多晶硅结构之间，并连接至第二焊盘；通过分别向所述第一焊盘以及所述第二焊盘施加测量电压能够测量所述第一通孔与第二通孔之间的电阻值。
为了解决上述问题，本发明提供了一种半导体测试方法，包括如下步骤：提供一半导体测试结构，所述半导体测试结构采用本发明所述的半导体测试结构；测量所述半导体测试结构的所述第一通孔及所述第二通孔之间的电阻。
在一些实施例中，还包括如下步骤：提供多个半导体测试结构，同一所述半导体测试结构的相邻两第一延伸部的第一间距相同，不同所述半导体测试结构的相邻两第一延伸部的第一间距不同，同一所述半导体测试结构的相邻两第一延伸部之间的第一通孔与第二通孔的第二间距相同，不同所述半导体测试结构的相邻两第一延伸部之间的第一通孔与第二通孔的第二间距不同；测量每一所述半导体测试结构的所述第一通孔及所述第二通孔之间的电阻；建立所述第一间距及第二间距与所述第一通孔及所述第二通孔之间的电阻的对应关系，以完成对半导体工艺窗口的监控。
在一些实施例中，还包括如下步骤：所述方法进一步包括：将测量所得的每一半导体测试结构的所述第一通孔及所述第二通孔之间的电阻分别与预设阈值进行对比，获取满足所述预设阈值的所述第一通孔及所述第二通孔之间的电阻所对应的所述第一间距及第二间距，进而获得半导体工艺窗口参数。
在一些实施例中，所述半导体测试方法进一步包括：对满足所述预设阈值的所述第一通孔及所述第二通孔之间的电阻所对应的所述第一间距及第二间距排序，根据所述第一间距及第二间距的最小值和最大值确认工艺窗口参数范围。
上述技术方案通过设置多晶硅层及位于多晶硅层的第一延伸部之间的第一通孔及第二通孔，并测量第一通孔及第二通孔的电阻以达到监控孔洞的目的，进而提高半导体结构的稳定性。
应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
附图说明
为了更清楚地说明本发明具体实施方式中的技术方案，下面将对具体实施方式描述中所需要使用的附图作简要介绍。显而易见地，下面描述中的附图仅是本发明的一些具体实施方式，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其它的附图。
图1为现有技术中绝缘层沉积产生孔洞的结构示意图。
图2为现有技术中孔洞导致通孔连接的结构示意图。
图3为本发明所述半导体测试结构的第一实施例的结构示意图。
图4为本发明所述半导体测试结构的第二实施例的结构示意图。
图5为图4沿AA’方向的剖面图。
图6为本发明所述半导体测试结构的第三实施例的结构示意图。
图7为本发明所述半导体测试结构的第四实施例的结构示意图。
图8为本发明所述半导体测试方法的一实施例的步骤流程图。
图9为本发明所述的半导体测试方法的另一实施例的步骤流程图。
具体实施方式
下面将结合附图对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请参阅图3，其为本发明所述半导体测试结构的第一实施例的结构示意图。如图3所示，所述半导体测试结构包括：衬底30、多晶硅层31、第一通孔32、第二通孔33。所述衬底30表面具有第一有源区301。所述多晶硅层31，位于所述衬底30表面，所述多晶硅层31具有汇合部310以及部分位于所述第一有源区301表面的至少两第一延伸部311，所有所述第一延伸部311位于所述汇合部310的第一侧、且沿第一方向D1延伸、沿第二方向D2排布。所述第一通孔32与所述第二通孔33位于相邻两所述第一延伸部311之间的所述第一有源区301表面，沿所述第一方向D1排列。
具体的，相邻两第一延伸部311之间具有第一间距S1，相邻两第一延伸部311之间的第一通孔32与第二通孔33之间具有第二间距S2。
上述技术方案通过设置多晶硅层及位于多晶硅层的第一延伸部之间的第一通孔及第二通孔，从而能够通过测量第一通孔及第二通孔的电阻以达到监控孔洞的目的，进而提高半导体结构的稳定性。
在一些实施例中，所述第一通孔32连接至第一焊盘391，所述第二通孔33连接至第二焊盘392；测量时，通过分别向所述第一焊盘391以及所述第二焊盘392施加测量电压能够测量所述第一通孔32与第二通孔33之间的电阻值，以达到监控孔洞的目的，进而提高半导体结构的稳定性。当所述第一通孔32与第二通孔33之间出现孔洞时，沉积通孔时会在孔洞处产生连接部，导致所述第一通孔32与第二通孔33之间的电阻值降低；因此，设置一预设阈值，当所述电阻值小于该预设阈值时，可判断所述第一通孔32与第二通孔33之间产生了孔洞。
请参阅图4～图5，其中，图4为本发明所述半导体测试结构的第二实施例的结构示意图；图5为图4沿AA’方向的剖面图。如图4～图5所示，本实施例所述的半导体测试结构与图3所示的实施例不同的是，在本实施例中，所述多晶硅层41在所述汇合部410的第一侧具有多个第一延伸部411，且每两相邻所述第一延伸部411之间具有沿所述第一方向D1排列的第一通孔42与第二通孔43；所有所述第一通孔42与所有所述第二通孔43串联形成串联结构，且所述串联结构一端连接至所述第一焊盘491，另一端连接至所述第二焊盘492。所述串联结构的连通方向如图4中实线箭头所示，其中，所述第一通孔42与所述第二通孔43之间的通路通过所述第一通孔42与所述第二通孔43之间的第一介电层408连通。当所述第一通孔42与所述第二通孔43之间没有出现孔洞时，所述串联结构为开路，所述第一通孔42与所述第二通孔43之间的电阻较大；当所述第一通孔42与所述第二通孔43之间出现孔洞并被金属填充时，所述第一通孔42与所述第二通孔43之间的电阻大大减小。因此，设定一预设阈值，通过对比所述第一通孔42与所述第二通孔43之间的电阻与所述预设阈值之间的关系，即可判断出所述第一通孔42与所述第二通孔43之间是否有孔洞出现。
在一些实施例中，各相邻两所述第一延伸部411之间的第一通孔42与第二通孔43的排布方式相同。
在一些实施例中，所述汇合部410位于所述第一有源区401以外。
在一些实施例中，所述衬底40表面还具有第二有源区402；所述汇合部410上还具有第三通孔44；所述多晶硅层41还具有部分位于所述第二有源区402表面的至少两第二延伸部412，所有所述第二延伸部412位于所述汇合部410的与所述第一侧相对的第二侧、且沿与所述第一方向D1相反的方向延伸、沿所述第二方向D2排布，相邻两所述第二延伸部412之间的所述第二有源区402表面具有两第四通孔45；所述第三通孔44连接至第三焊盘493，所述第四通孔45连接至第四焊盘494；测量时，通过分别向所述第三焊盘493以及所述第四焊盘494施加测量电压能够检测接触孔位移偏差。具体的，通过测量所述第三通孔44以及第四通孔45之间的泄漏电流，以监控接触孔位移偏差是否会对电阻的测量产生影响。
在一些实施例中，所述汇合部410位于所述第一有源区401以及所述第二有源区402之间，且所述汇合部410在所述衬底40上的正投影与所述第一有源区401以及所述第二有源区402均不重合。
在一些实施例中，所述汇合部410在对应每两相邻所述第一延伸部411之间的位置具有一第三通孔44，所有所述第三通孔44并联连接至所述第三焊盘493。
在一些实施例中，所述多晶硅层41在所述汇合部410的第二侧具有多个所述第二延伸部412，且每两相邻所述第二延伸部412之间具有沿所述第一方向D1排列的两第四通孔45，所有所述第四通孔45并联连接至所述第四焊盘494。
在一些实施例中，在所述衬底40与多晶硅层41之间还具有一第二介电层409。所述介电层409用于隔离所述多晶硅层41和所述衬底40，并增加各通孔之间的电阻。
请参阅图6，其为本发明所述半导体测试结构的第三实施例的结构示意图。如图6所示，所述半导体测试结构包括：衬底60、多晶硅层61、第一通孔62以及第二通孔63。所述衬底60表面具有第一有源区601及第二有源区602；多晶硅层61位于所述衬底60表面，所述多晶硅层61包括第一多晶硅结构611及第二多晶硅结构612，所述第一多晶硅结构611包括至少两沿第一方向D1延伸、沿第二方向D2排布的第一多晶硅条613，且所述第一多晶硅条613在所述衬底60上的正投影与所述第一有源区601以及所述第二有源区602均部分重合；所述第二多晶硅结构612包括至少两沿第一方向D1延伸、沿第二方向D2排布的第二多晶硅条614，且所述第二多晶硅条614在所述衬底60上的正投影与所述第二有源区601部分重合。所述第一通孔62位于所述第一有源区601表面且位于所述第一多晶硅结构611远离所述第二有源区602的一侧，并连接至第一焊盘691。所述第二通孔63位于所述第二有源区602表面且位于所述第一多晶硅结构611及第二多晶硅结构612之间，并连接至第二焊盘692。本实施例所述的半导体测试结构，测量时，通过分别向所述第一焊盘691以及所述第二焊盘692施加测量电压能够测量所述第一通孔62与第二通孔63之间的电阻值，以达到监控孔洞的目的，进而提高半导体结构的稳定性。进一步的，两第一多晶硅条613之间的间距，以及两第二多晶硅条614之间的间距均小于第一通孔62以及第二通孔63的孔径。
请参阅图7，其为本发明所述半导体测试结构的第四实施例的结构示意图。如图7所示，所述半导体测试结构包括：衬底70、多晶硅层71、第一通孔72以及第二通孔73。所述衬底70表面具有第一有源区701及第二有源区702。所述多晶硅层71位于所述衬底70表面，所述多晶硅层71包括第一多晶硅结构711及第二多晶硅结构712，所述第一多晶硅结构711及所述第二多晶硅结构712在所述衬底70上的正投影与所述第一有源区701以及所述第二有源区702均部分重合。所述第一通孔72位于所述第一有源区701表面，且位于所述第一多晶硅结构711及第二多晶硅结构712之间，并连接至第一焊盘791。所述第二通孔73位于所述第二有源区702表面，且位于所述第一多晶硅结构711及第二多晶硅结构712之间，并连接至第二焊盘792。本实施例所述的半导体测试结构，测量时，通过分别向所述第一焊盘791以及所述第二焊盘792施加测量电压能够测量所述第一通孔72与第二通孔73之间的电阻值，以达到监控孔洞的目的，进而提高半导体结构的稳定性。进一步的，所述第一多晶硅结构711具有在所述衬底70上的正投影位于所述第一有源区701上的第一多晶硅条，在所述衬底70上的正投影位于所述第二有源区702上的第二多晶硅条，以及连接于第一多晶硅条与第二多晶硅条端部的第三多晶硅条；所述第二多晶硅结构711的结构与所述第一多晶硅结构711相同，且二者相对设置。
基于同一发明构思，本发明一实施例还提供了一种半导体测试方法。
请参阅图8，其为本发明所述半导体测试方法的一实施例的步骤流程图。如图8所示，所述半导体测试方法包括如下步骤：步骤S81，提供一半导体测试结构，所述半导体测试结构采用本发明所述的半导体测试结构；步骤S82，测量所述半导体测试结构的所述第一通孔及所述第二通孔之间的电阻。
请参考步骤S81，提供一半导体测试结构，所述半导体测试结构采用本发明所述的半导体测试结构。在本实施例中，所述半导体测试结构采用本发明图3～图7任一所示的半导体测试结构，详见前文描述，此处不再赘述。
步骤S82，测量所述半导体测试结构的所述第一通孔及所述第二通孔之间的电阻，以达到监控孔洞的目的，进而提高半导体结构的稳定性。
请参考图9，其为本发明所述的半导体测试方法的另一实施例的步骤流程图。如图9所示，在一些实施例中，所述半导体测试方法还包括如下步骤：步骤S91，提供多个半导体测试结构，同一所述半导体测试结构的相邻两第一延伸部的第一间距S1(参阅图3所示)相同，不同所述半导体测试结构的相邻两第一延伸部的第一间距S1不同，同一所述半导体测试结构的相邻两第一延伸部之间的第一通孔与第二通孔的第二间距S2(参阅图3所示)相同，不同所述半导体测试结构的相邻两第一延伸部之间的第一通孔与第二通孔的第二间距S2不同；步骤S92，测量每一所述半导体测试结构的所述第一通孔及所述第二通孔之间的电阻；步骤S93，建立所述第一间距及第二间距与所述第一通孔及所述第二通孔之间的电阻的对应关系，以完成对半导体工艺窗口的监控。
在一些实施例中，所述方法进一步包括：将测量所得的每一半导体测试结构的所述第一通孔及所述第二通孔之间的电阻分别与预设阈值进行对比，获取满足所述预设阈值的所述第一通孔及所述第二通孔之间的电阻所对应的所述第一间距及第二间距，进而获得半导体工艺窗口参数。当所述第一通孔与第二通孔之间出现孔洞时，沉积通孔时会在孔洞处产生连接部，导致所述第一通孔与第二通孔之间的电阻值降低；因此，设置一预设阈值，当所述电阻值小于该预设阈值时，可判断所述第一通孔与第二通孔之间产生了孔洞。
在一些实施例中，所述半导体测试方法进一步包括：对满足所述预设阈值的所述第一通孔及所述第二通孔之间的电阻所对应的所述第一间距S1及第二间距S2排序，根据所述第一间距S1及第二间距S2的最小值和最大值确认工艺窗口参数范围。
在一些实施例中，当所述半导体测试结构还包括所述第三通孔及所述第四通孔时(如图4所示)，所述半导体测试方法还包括如下步骤：测量所述半导体测试结构的所述第三通孔及所述第四通孔之间的泄漏电流。通过测量所述第三通孔以及第四通孔之间的泄漏电流，以监控接触孔位移偏差是否会对电阻的测量产生影响。
上述技术方案，通过设置多晶硅层及位于多晶硅层的第一延伸部之间的第一通孔及第二通孔，从而能够通过测量第一通孔及第二通孔的电阻以达到监控孔洞的目的，进而提高半导体结构的稳定性；并通过设置于多晶硅层的汇合部表面的第三通孔及设置于多晶硅层的第二延伸部之间的第四通孔，从而能够通过测量第三通孔及第四通孔之间的泄漏电流以达到监控通孔位移偏差是否会对电阻的测量产生影响。
应注意到，在说明书中对“一实施例”、“实施例”、“示例性实施例”、“一些实施例”等的引用指示所描述的实施例可以包括特定的特征、结构或特性，但是每个实施例可能不一定包括该特定的特征、结构或特性。而且，这样的短语不一定指代相同的实施例。此外，当结合实施例描述特定的特征、结构或特性时，无论是否明确描述，结合其它实施例来实现这样的特征、结构或特性都在相关领域的技术人员的知识范围内。
通常，可以至少部分地从上下文中的用法理解术语。例如，如在本文中所使用的术语“一个或多个”至少部分取决于上下文，可以用于以单数意义描述任何特征、结构或特性，或可以用于以复数意义描述特征、结构或特征的组合。类似地，至少部分取决于上下文，诸如“一”、“某一”或“该”的术语同样可以被理解为表达单数用法或表达复数用法。另外，术语“基于”可以被理解为不一定旨在表达一组排他性的因素，而是可以替代地，同样至少部分地取决于上下文，允许存在不一定明确描述的其它因素。在本说明书中也应当注意的是，“连接/耦接”不仅指一个部件与另一个部件直接耦接，也指一个部件通过中间部件与另一个部件间接地耦接。
需要说明的是，本发明的文件中涉及的术语“包括”和“具有”以及它们的变形，意图在于覆盖不排他的包含。术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序，除非上下文有明确指示，应该理解这样使用的数据在适当情况下可以互换。另外，在不冲突的情况下，本发明中的实施例及实施例中的特征可以相互组合。此外，在以上说明中，省略了对公知组件和技术的描述，以避免不必要地混淆本发明的概念。上述各个实施例中，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同/相似的部分互相参见即可。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (16)
1.一种半导体测试结构，其特征在于，包括：
衬底，所述衬底表面具有第一有源区；
多晶硅层，位于所述衬底表面，所述多晶硅层具有汇合部以及部分位于所述第一有源区表面的至少两第一延伸部，所有所述第一延伸部位于所述汇合部的第一侧、且沿第一方向延伸、沿第二方向排布；
相邻两所述第一延伸部之间的所述第一有源区表面具有第一通孔与第二通孔，所述第一通孔与第二通孔沿所述第一方向排列。
2.根据权利要求1所述的半导体测试结构，其特征在于，所述第一通孔连接至第一焊盘，所述第二通孔连接至第二焊盘，通过分别向所述第一焊盘以及所述第二焊盘施加测量电压能够测量所述第一通孔与第二通孔之间的电阻值。
3.根据权利要求1所述的半导体测试结构，其特征在于，所述多晶硅层在所述汇合部的第一侧具有多个第一延伸部，且每两相邻所述第一延伸部之间具有沿所述第一方向排列的第一通孔与第二通孔；
所有所述第一通孔与所有所述第二通孔串联形成串联结构，且所述串联结构一端连接至所述第一焊盘，另一端连接至所述第二焊盘。
4.根据权利要求3所述的半导体测试结构，其特征在于，各相邻两所述第一延伸部之间的第一通孔与第二通孔的排布方式相同。
5.根据权利要求1所述的半导体测试结构，其特征在于，所述汇合部位于所述第一有源区以外。
6.根据权利要求1所述的半导体测试结构，其特征在于，
所述衬底表面还具有第二有源区；
所述汇合部上还具有第三通孔；
所述多晶硅层还具有部分位于所述第二有源区表面的至少两第二延伸部，所有所述第二延伸部位于所述汇合部的与所述第一侧相对的第二侧、且沿与所述第一方向相反的方向延伸、沿所述第二方向排布，相邻两所述第二延伸部之间的所述第二有源区表面具有两第四通孔；
所述第三通孔连接至第三焊盘，所述第四通孔连接至第四焊盘，通过分别向所述第三焊盘以及所述第四焊盘施加测量电压能够检测接触孔位移偏差。
7.根据权利要求6所述的半导体测试结构，其特征在于，所述汇合部位于所述第一有源区以及所述第二有源区之间，且所述汇合部在所述衬底上的正投影与所述第一有源区以及所述第二有源区均不重合。
8.根据权利要求6所述的半导体测试结构，其特征在于，所述汇合部在对应每两相邻所述第一延伸部之间的位置具有一第三通孔，所有所述第三通孔并联连接至所述第三焊盘。
9.根据权利要求6所述的半导体测试结构，其特征在于，所述多晶硅层在所述汇合部的第二侧具有多个所述第二延伸部，且每两相邻所述第二延伸部之间具有沿所述第一方向排列的两第四通孔，所有所述第四通孔并联连接至所述第四焊盘。
10.一种半导体测试结构，其特征在于，包括：
衬底，所述衬底表面具有第一有源区及第二有源区；
多晶硅层，位于所述衬底表面，所述多晶硅层包括第一多晶硅结构及第二多晶硅结构，所述第一多晶硅结构包括至少两沿第一方向延伸、沿第二方向排布的第一多晶硅条，且所述第一多晶硅条在所述衬底上的正投影与所述第一有源区以及所述第二有源区均部分重合，所述第二多晶硅结构包括至少两沿第一方向延伸、沿第二方向排布的第二多晶硅条，且所述第二多晶硅条在所述衬底上的正投影与所述第一有源区部分重合；
第一通孔，位于所述第一有源区表面且位于所述第一多晶硅结构远离所述第二有源区的一侧，并连接至第一焊盘；
第二通孔，位于所述第二有源区表面且位于所述第一多晶硅结构及第二多晶硅结构之间，并连接至第二焊盘；
通过分别向所述第一焊盘以及所述第二焊盘施加测量电压能够测量所述第一通孔与第二通孔之间的电阻值。
11.一种半导体测试结构，其特征在于，包括：
衬底，所述衬底表面具有第一有源区及第二有源区；
多晶硅层，位于所述衬底表面，所述多晶硅层包括第一多晶硅结构及第二多晶硅结构，所述第一多晶硅结构及所述第二多晶硅结构在所述衬底上的正投影与所述第一有源区以及所述第二有源区均部分重合；
第一通孔，位于所述第一有源区表面，且位于所述第一多晶硅结构及第二多晶硅结构之间，并连接至第一焊盘；
第二通孔，位于所述第二有源区表面，且位于所述第一多晶硅结构及第二多晶硅结构之间，并连接至第二焊盘；
通过分别向所述第一焊盘以及所述第二焊盘施加测量电压能够测量所述第一通孔与第二通孔之间的电阻值。
12.一种半导体测试方法，其特征在于，包括如下步骤：
提供一半导体测试结构，所述半导体测试结构采用如权利要求1～11任一项所述的半导体测试结构；
测量所述半导体测试结构的所述第一通孔及所述第二通孔之间的电阻。
13.根据权利要求12所述的方法，其特征在于，还包括如下步骤：
提供多个半导体测试结构，同一所述半导体测试结构的相邻两第一延伸部的第一间距相同，不同所述半导体测试结构的相邻两第一延伸部的第一间距不同，同一所述半导体测试结构的相邻两第一延伸部之间的第一通孔与第二通孔的第二间距相同，不同所述半导体测试结构的相邻两第一延伸部之间的第一通孔与第二通孔的第二间距不同；
测量每一所述半导体测试结构的所述第一通孔及所述第二通孔之间的电阻；
建立所述第一间距及第二间距与所述第一通孔及所述第二通孔之间的电阻的对应关系，以完成对半导体工艺窗口的监控。
14.根据权利要求13所述的方法，其特征在于，所述方法进一步包括：将测量所得的每一半导体测试结构的所述第一通孔及所述第二通孔之间的电阻分别与预设阈值进行对比，获取满足所述预设阈值的所述第一通孔及所述第二通孔之间的电阻所对应的所述第一间距及第二间距，进而获得半导体工艺窗口参数。
15.根据权利要求14所述的方法，其特征在于，所述半导体测试方法进一步包括：对满足所述预设阈值的所述第一通孔及所述第二通孔之间的电阻所对应的所述第一间距及第二间距排序，根据所述第一间距及第二间距的最小值和最大值确认工艺窗口参数范围。
16.根据权利要求12所述的方法，其特征在于，当所述半导体测试结构还包括所述第三通孔及所述第四通孔时，所述方法还包括如下步骤：
测量所述半导体测试结构的所述第三通孔及所述第四通孔之间的泄漏电流。
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