CN117677203A - 半导体器件 - Google Patents

Abstract

一种半导体器件包括：基板，包括单元区和外围区以及在它们之间的边界区；下绝缘层，在单元区上并延伸到边界区和外围区上；数据存储图案，在单元区上的下绝缘层上；单元绝缘层，在单元区上的下绝缘层上和在数据存储图案上；第一上绝缘层，在单元绝缘层上；外围导电线，在外围区上的下绝缘层上；以及外围绝缘层，在外围区上的下绝缘层上和在外围导电线上。外围绝缘层延伸到在边界区上的下绝缘层上以与单元绝缘层的侧表面和第一上绝缘层的侧表面接触。外围绝缘层包括与单元绝缘层不同的材料。

Description

半导体器件

技术领域

本发明构思涉及半导体器件及其制造方法，更具体地，涉及包括磁隧道结的半导体器件及其制造方法。

背景技术

随着电子装置的高速度和/或低功耗，对电子装置中包括的半导体存储元件的高速度和/或低操作电压的需求已经增加。为了满足这些需求，已经提出磁存储元件作为半导体存储元件。磁存储元件可以具有诸如高速度操作和/或非易失性的特性，因此磁存储元件作为下一代半导体存储元件已经引起关注。

一般地，磁存储元件可以包括磁隧道结图案(MTJ)。磁隧道结图案可以包括两个磁性物质和插置在它们之间的绝缘层。磁隧道结图案的电阻值可以根据这两个磁性物质的磁化方向而变化。例如，当这两个磁性物质的磁化方向反平行时，磁隧道结图案可以具有高电阻值，以及当这两个磁性物质的磁化方向平行时，磁隧道结图案可以具有小电阻值。数据可以使用电阻值的差异来写入/读取。

根据电子工业的各种需求，正在对具有嵌入结构的半导体器件进行各种研究，在该嵌入结构中磁隧道结图案设置在金属布线之间。

发明内容

本发明构思的目的是提供一种具有简化的制造工艺的半导体器件及其制造方法。

本发明构思的目的是提供一种易于制造并能够减少/最小化在制造工艺期间的缺陷的半导体器件及其制造方法。

根据本发明构思的一些实施方式的半导体器件可以包括：基板，包括单元区、外围区以及在单元区和外围区之间的边界区；下绝缘层，在单元区上并延伸到边界区和外围区上；数据存储图案，在单元区上的下绝缘层上；单元绝缘层，在单元区上的下绝缘层上和在数据存储图案上(例如覆盖数据存储图案)；第一上绝缘层，在单元绝缘层上；外围导电线，在外围区上的下绝缘层上；以及外围绝缘层，在外围区上的下绝缘层上和在外围导电线上(例如覆盖外围导电线)。外围绝缘层可以延伸到边界区上的下绝缘层上以与单元绝缘层的侧表面和第一上绝缘层的侧表面接触。外围绝缘层可以包括与单元绝缘层的材料不同的材料。

根据本发明构思的一些实施方式的半导体器件可以包括：基板，包括单元区、外围区以及在单元区和外围区之间的边界区；下绝缘层，在单元区上并延伸到边界区和外围区上；数据存储图案，在单元区上的下绝缘层上；单元绝缘层，在单元区上的下绝缘层上和在数据存储图案上(例如覆盖数据存储图案)；外围导电线，在外围区上的下绝缘层上；以及外围绝缘层，在外围区上的下绝缘层上和在外围导电线上(例如覆盖外围导电线)。外围绝缘层可以包括与单元绝缘层的材料不同的材料。外围绝缘层可以延伸到边界区上的下绝缘层上并在边界区上具有台阶结构。

附图说明

从以下结合附图的简要说明，示例实施方式将被更清楚地理解。附图示出了如这里描述的非限制性的示例实施方式。

图1是示出根据一些实施方式的半导体器件的单位存储单元的电路图。

图2是根据一些实施方式的半导体器件的平面图。

图3是沿着图2中的线I-I'截取的剖视图。

图4A和图4B是分别示出根据一些实施方式的半导体器件的磁隧道结图案的示例的剖视图。

图5至图10是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图，并且是对应于图2中的线I-I'的剖视图。

具体实施方式

在下文，将通过参照附图描述本发明构思的示例实施方式来详细描述本发明构思。

图1是示出根据一些实施方式的半导体器件的单位存储单元的电路图。

参照图1，单位存储单元MC可以包括存储元件ME和选择元件SE。存储元件ME和选择元件SE可以彼此串联电连接。存储元件ME可以连接在位线BL和选择元件SE之间。选择元件SE可以连接在存储元件ME和源极线SL之间，并可以由字线WL控制。选择元件SE可以包括例如双极晶体管或MOS场效应晶体管。

存储元件ME可以包括磁隧道结图案MTJ，该磁隧道结图案MTJ包括彼此间隔开的磁性图案MP1和MP2以及在磁性图案MP1和MP2之间的隧道势垒图案TBP。磁性图案MP1和MP2中的一个可以是参考磁性图案，其具有被固定在一个方向上的磁化方向而与在正常使用环境下的外部磁场无关。磁性图案MP1和MP2中的另一个可以是自由磁性图案，其中磁化方向通过外部磁场在两个稳定的磁化方向之间改变。磁隧道结图案MTJ的电阻可以在参考磁性图案和自由磁性图案的磁化方向彼此反平行时比在它们的磁化方向彼此平行时大得多。也就是，磁隧道结图案MTJ的电阻可以通过改变自由磁性图案的磁化方向来调整。因此，存储元件ME可以利用取决于参考磁性图案和自由磁性图案的磁化方向的电阻差异而将数据存储在单位存储单元MC中。

图2是根据一些实施方式的半导体器件的平面图。图3是沿着图2中的线I-I'截取的剖视图。图4A和图4B是分别示出根据一些实施方式的半导体器件的磁隧道结图案的示例的剖视图。

参照图2和图3，可以提供包括单元区CR、外围区PR和在它们之间的边界区BR的基板100。基板100可以是半导体基板，包括硅(Si)、绝缘体上硅(SOI)、硅锗(SiGe)、锗(Ge)、砷化镓(GaAs)等。单元区CR可以是基板100的在其上提供图1的存储单元MC的区域，外围区PR可以包括在其上提供用于驱动存储单元MC的外围电路的基板100的另一区域。边界区BR可以是基板100的提供在单元区CR和外围区PR之间的又一区域。

布线结构102和104可以设置在基板100上。布线结构102和104可以设置在基板100的单元区CR和外围区PR上。布线结构102和104可以包括与基板100垂直地间隔开的布线线路102和连接到布线线路102的布线接触104。布线线路102可以在垂直于基板100的上表面100U的方向上与基板100的上表面100U间隔开。布线接触104可以设置在基板100和布线线路102之间，并且每条布线线路102可以通过布线接触104中的相应一个电连接到基板100。布线线路102和布线接触104可以包括金属(例如铜)。

选择元件(图1中的SE)可以设置在基板100上。选择元件可以是例如场效应晶体管。每条布线线路102可以通过布线接触104中的相应一个电连接到选择元件中的相应一个的端子(例如漏极端子)。

布线绝缘层110可以设置在基板100上以覆盖布线结构102和104。布线绝缘层110可以设置在基板100的单元区CR和外围区PR上，并可以延伸到基板100的边界区BR上。布线绝缘层110可以暴露布线线路102中的最上面的布线线路102的上表面。布线绝缘层110可以不在布线线路102中的最上面的布线线路102的上表面上延伸(例如可以不覆盖布线线路102中的最上面的布线线路102的上表面)。因此，布线线路102中的最上面的布线线路102的上表面可以没有布线绝缘层110。例如，布线绝缘层110的上表面可以与最上面的布线线路102的上表面基本上共面。布线绝缘层110可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。

保护绝缘层120可以设置在布线绝缘层110上并可以覆盖没有布线绝缘层110的最上面的布线线路102的上表面。保护绝缘层120可以设置在单元区CR上的布线绝缘层110上，并可以延伸到在边界区BR和外围区PR上的布线绝缘层110上。保护绝缘层120可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。

下绝缘层130可以设置在保护绝缘层120上。下绝缘层130可以设置在单元区CR上的保护绝缘层120上并可以延伸到在边界区BR和外围区PR上的保护绝缘层120上。保护绝缘层120可以在单元区CR、边界区BR和外围区PR上插置在布线绝缘层110和下绝缘层130之间。下绝缘层130可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。

数据存储图案DS可以设置在单元区CR上的下绝缘层130上。数据存储图案DS可以在平行于基板100的上表面100U并彼此交叉的第一方向D1和第二方向D2上彼此间隔开。在单元区CR上的下绝缘层130可以具有在数据存储图案DS之间朝向基板100凹陷的上表面130RU。在外围区PR上的下绝缘层130的上表面130U可以位于比在单元区PR上的下绝缘层130的凹陷的上表面130RU(例如凹陷地上表面130RU的最下端)低的高度。在本说明书中，高度是在垂直于基板100的上表面100U的方向上从基板100的上表面100U测量的距离。

下电极接触140可以设置在单元区CR上的下绝缘层130中，并可以在第一方向D1和第二方向D2上彼此间隔开。下电极接触140可以分别设置在数据存储图案DS下面并可以分别电连接到数据存储图案DS。每个下电极接触140可以穿过在单元区CR上的下绝缘层130和保护绝缘层120，并可以电连接到最上面的布线线路102中的对应一条。下电极接触140的上表面140U可以位于比在单元区PR上的下绝缘层130的凹陷的上表面130RU(例如凹陷的上表面130RU的最下端)更高的高度。下电极接触140可以包括掺杂的半导体材料(例如掺杂的硅)、金属(例如钨、钛和/或钽)、金属-半导体化合物(例如金属硅化物)和导电的金属氮化物(例如钛氮化物、钽氮化物和/或钨氮化物)。

数据存储图案DS可以分别设置在下电极接触140上并分别电连接到下电极接触140。每个数据存储图案DS可以包括依次堆叠在每个下电极接触140上的下电极BE、磁隧道结图案MTJ和上电极TE。下电极BE可以设置在每个下电极接触140和磁隧道结图案MTJ之间，磁隧道结图案MTJ可以设置在下电极BE和上电极TE之间。磁隧道结图案MTJ可以包括第一磁性图案MP1、第二磁性图案MP2和在其间的隧道势垒图案TBP。第一磁性图案MP1可以设置在下电极BE和隧道阻挡图案TBP之间，第二磁性图案MP2可以设置在上电极TE和隧道阻挡图案TBP之间。下电极BE可以包括例如导电的金属氮化物(例如钛氮化物或钽氮化物)。上电极TE可以包括金属(例如Ta、W、Ru、Ir等)和导电的金属氮化物(例如TiN)中的至少一种。

参照图4A和图4B，第一磁性图案MP1可以是具有被固定在一个方向上的磁化方向MD1的参考层，第二磁性图案MP2可以是具有磁化方向MD2的自由层，磁化方向MD2可改变为平行或反平行于第一磁性图案MP1的磁化方向MD1。图4A和图4B分别公开其中第二磁性图案MP2是自由层的情况作为示例，但是本发明构思不限于此。不同于图4A和图4B，第一磁性图案MP1可以是自由层，第二磁性图案MP2可以是参考层。

参照图4A，例如，第一磁性图案MP1的磁化方向MD1和第二磁性图案MP2的磁化方向MD2可以垂直于隧道势垒图案TBP和第二磁性图案MP2的界面。在这种情况下，第一磁性图案MP1和第二磁性图案MP2中的每个可以包括本征垂直磁性物质和非本征垂直磁性物质中的至少一种。本征垂直磁性物质可以包括即使在没有外部因素时也具有垂直磁化特性的材料。本征垂直磁性物质可以包括以下中的至少一种：i)垂直磁性物质(例如CoFeTb、CoFeGd、CoFeDy)，ii)具有L10结构的垂直磁性物质，iii)具有六方密排晶格结构的CoPt，以及iv)垂直磁性结构。具有L10结构的垂直磁性物质可以包括L10结构的FePt、L10结构的FePd、L10结构的CoPd或L10结构的CoPt中的至少一种。垂直磁性结构可以包括交替且重复地堆叠的磁性层和非磁性层。例如，垂直磁性结构可以包括(Co/Pt)n、(CoFe/Pt)n、(CoFe/Pd)n、(Co/Pd)n、(Co/Ni)n、(CoNi/Pt)n、(CoCr/Pt)n或(CoCr/Pd)n(“n”是堆叠的数量)中的至少一种。非本征垂直磁性物质可以包括由于外部因素而具有本征水平磁化特性和垂直磁化特性的材料。例如，由于通过制作第一磁性图案MP1(或第二磁性图案MP2)和隧道势垒图案TBP的结而诱发的磁各向异性，非本征垂直磁性物质可以具有垂直磁化特性。非本征垂直磁性物质可以包括例如CoFeB。

参照图4B，作为另一示例，第一磁性图案MP1的磁化方向MD1和第二磁性图案MP2的MD2可以平行于隧道势垒图案TBP和第二磁性图案MP2的界面。在这种情况下，第一磁性图案MP1和第二磁性图案MP2中的每个可以包括铁磁物质。第一磁性图案MP1还可以包括反铁磁物质，其用于固定第一磁性图案MP1中的铁磁物质的磁化方向。

第一磁性图案MP1和第二磁性图案MP2中的每个可以包括钴基赫斯勒合金(例如包括Co的赫斯勒合金)。隧道势垒图案TBP可以包括镁(Mg)氧化物层、钛(Ti)氧化物层、铝(Al)氧化物层、镁-锌(Mg-Zn)氧化物层或镁-硼(Mg-B)氧化物层中的至少一种。

返回参照图2和图3，覆盖绝缘层150可以设置在单元区CR上的下绝缘层130上，并可以覆盖在单元区CR上的下绝缘层130的凹陷的上表面130RU。当从平面图看时，覆盖绝缘层150可以在每个数据存储图案DS的侧表面上延伸，并可以围绕数据存储图案DS的每个侧表面。当从平面图看时，覆盖绝缘层150可以覆盖下电极BE的侧表面、磁隧道结图案MTJ的侧表面和上电极TE的侧表面，可以围绕下电极BE的侧表面、磁隧道结图案MTJ的侧表面和上电极TE的侧表面。覆盖绝缘层150可以包括氮化物(例如硅氮化物)。

单元绝缘层160可以设置在单元区CR上的下绝缘层130上并可以覆盖数据存储图案DS。在一些实施方式中，数据存储图案DS(例如数据存储图案DS的至少一部分)可以在单元绝缘层160中。单元绝缘层160可以填充数据存储图案DS之间的空间。覆盖绝缘层150可以插置在每个数据存储图案DS的侧表面和单元绝缘层160之间，并可以在单元区CR上的下绝缘层130的凹陷的上表面130RU和单元绝缘层160之间延伸。单元绝缘层160可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。例如，单元绝缘层160可以包括四乙基原硅酸盐(TEOS)氧化物。

第一上绝缘层170可以设置在单元区CR和单元绝缘层160上。第一上绝缘层170可以包括与单元绝缘层160的材料不同的材料。第一上绝缘层170可以包括例如硅氮化物(例如SiCN)。

单元导电线200C可以设置在单元区CR上。单元导电线200C可以在第一方向D1上彼此间隔开并可以在第二方向D2上延伸(例如，纵向地延伸)。每条单元导电线200C可以具有在第二方向D2上延伸的线形。在第一方向D1上彼此间隔开的数据存储图案DS可以分别电连接到单元导电线200C。在第二方向D2上彼此间隔开的数据存储图案DS可以电连接到单元导电线200C中的相应一条。每条单元导电线200C可以穿过第一上绝缘层170，并可以穿过单元绝缘层160的上部以连接到数据存储图案DS。数据存储图案DS可以连接到单元导电线200C的底表面200C_L，并且覆盖绝缘层150的最上表面150U可以与单元导电线200C的底表面200C_L接触。单元导电线200C的上表面200C_U可以不被第一上绝缘层170覆盖并可以被暴露。第一上绝缘层170可以不在单元导电线200C的上表面200C_U上延伸(例如，可以不覆盖单元导电线200C的上表面200C_U)。因此，单元导电线200C的上表面200C_U可以没有第一上绝缘层170。单元导电线200C的上表面200C_U可以与第一上绝缘层170的上表面170U基本上共面。单元导电线200C的上表面200C_U可以位于与第一上绝缘层170的上表面170U相同的高度。在一些实施方式中，单元导电线200C的上表面200C_U可以与第一上绝缘层170的上表面170U共面。

外围绝缘层180可以设置在外围区PR上的下绝缘层130上。在外围区PR上的下绝缘层130的上表面130U可以位于比在单元区PR上的下绝缘层130的凹陷的上表面130RU低的高度，并且外围绝缘层180可以与在外围区PR上的下绝缘层130的上表面130U接触。外围绝缘层180可以延伸到在边界区BR上的下绝缘层130上，并可以与单元绝缘层160的侧表面160S和第一上绝缘层170的侧表面170S接触。在外围区PR上的外围绝缘层180的上表面180U1可以位于比第一上绝缘层170的上表面170U低的高度。在边界区BR上的外围绝缘层180的最上表面180U2可以位于比在外围区PR上的外围绝缘层180的上表面180U1更高的高度。外围绝缘层180可以在边界区BR上具有台阶结构182，并且当从平面图看时，台阶结构182可以在边界区BR上具有在第二方向D2上延伸的线形。在一些实施方式中，外围绝缘层180的形成在边界区BR上的部分可以包括朝向基板100向下倾斜的表面，并且该倾斜表面可以将在边界区BR上的外围绝缘层180的最上表面180U2连接到在外围区PR上的外围绝缘层180的上表面180U1，如图3所示。

外围绝缘层180可以包括与单元绝缘层160材料不同的材料。外围绝缘层180可以包括具有比单元绝缘层160的材料的介电常数低的介电常数(k)的材料。外围绝缘层180可以包括例如硅氧化物、硅氮化物和/或硅氮氧化物。例如，外围绝缘层180可以包括具有小于约2.5或2.0的介电常数k的ELK绝缘材料，并可以包括例如多孔SiOC。

外围导电线200P可以设置在外围区PR上的下绝缘层130上和在外围绝缘层180内。外围绝缘层180可以覆盖外围导电线200P。在一些实施方式中，外围导电线200P可以在外围绝缘层180中。外围导电线200P的上表面200P_U可以不被外围绝缘层180覆盖，并可以被暴露。外围绝缘层180可以不在外围导电线200P的上表面200P_U上延伸(例如，可以不覆盖外围导电线200P的上表面200P_U)。因此，外围导电线200P的上表面200P_U可以没有外围绝缘层180。外围导电线200P的上表面200P_U可以与在外围区PR上的外围绝缘层180的上表面180U1基本上共面。外围导电线200P的上表面200P_U可以位于与在外围区PR上的外围绝缘层180的上表面180U1相同的高度。在一些实施方式中，外围导电线200P的上表面200P_U可以与在外围区PR上的外围绝缘层180的上表面180U1共面。外围导电线200P的上表面200P_U可以位于比单元导电线200C的上表面200C_U和第一上绝缘层170的上表面170U低的高度，并可以位于比在边界区BR上的外围绝缘层180的最上表面180U2低的高度。

外围导电接触210P可以设置在外围区PR上且在外围导电线200P下面。外围导电接触210P可以电连接到外围导电线200P。每个外围导电接触210P可以与外围导电线200P当中的相应外围导电线200P接触而没有边界(例如，可见地界面)。每个外围导电接触210P和与其对应的外围导电线200P可以彼此连接以形成一体(例如，单一元件)。每个外围导电接触210P可以穿过外围绝缘层180的下部。每个外围导电接触210P可以穿过在外围区PR上的下绝缘层130和保护绝缘层120，并可以电连接到最上面的布线线路102中的对应一条。

单元导电线200C、外围导电线200P和外围导电接触210P可以包括导电材料，例如金属(例如铜)。单元导电线200C、外围导电线200P和外围导电接触210P可以包括彼此相同的材料。

第二上绝缘层220可以设置在单元区CR上和在第一上绝缘层170上。第二上绝缘层220可以从第一上绝缘层170的上表面170U延伸到单元导电线200C的上表面200C_U。第二上绝缘层220可以与第一上绝缘层170的上表面170U和单元导电线200C的上表面200C_U接触。第二上绝缘层220可以延伸到在边界区BR和外围区PR上的外围绝缘层180上。第二上绝缘层220可以与在边界区BR上的外围绝缘层180的最上表面180U2和在外围区PR上的外围绝缘层180的上表面180U1接触。第二上绝缘层220可以从在外围区PR上的外围绝缘层180的上表面180U1延伸到外围导电线200P的上表面200P_U，并可以与外围导电线200P的上表面200P_U接触。

第二上绝缘层220可以包括与第一上绝缘层170相同的材料。例如，第二上绝缘层220可以包括硅氮化物(例如SiCN)。

第一上绝缘层170和第二上绝缘层220可以统称为停止绝缘层(STL)。在这种情况下，在单元区CR上的停止绝缘层STL的厚度T1可以大于在外围区PR上的停止绝缘层STL的厚度T2。

图5至图10是示出根据本发明构思的一些实施方式的制造半导体器件的方法的视图，并且是与图2中的线I-I'相对应的剖视图。为了简化描述，省略与参照图1至图3以及图4A和图4B描述的半导体器件的描述重复的描述。

参照图2和图5，可以提供包括单元区CR、外围区PR和在它们之间的边界区BR的基板100。选择元件(图1中的SE)可以形成在基板100上，并且布线结构102和104可以形成在选择元件上。布线结构102和104可以形成在基板100的单元区CR和外围区PR上。布线结构102和104可以包括布线线路102和连接到布线线路102的布线接触104。每条布线线路102可以通过布线接触104中的相应一个电连接到选择元件中的相应一个的端子(例如漏极端子)。布线绝缘层110可以形成在基板100上，并可以覆盖布线结构102和104。布线结构102和104可以形成在布线绝缘层110中。布线绝缘层110可以暴露布线线路102中的最上面的布线线路102的上表面。布线绝缘层110可以不在布线线路102中的最上面的布线线路102的上表面上延伸(例如，可以不覆盖布线线路102中的最上面的布线线路102的上表面)。因此，布线线路102中的最上面的布线线路102的上表面可以没有布线绝缘层110。

可以在布线绝缘层110上形成保护绝缘层120。保护绝缘层120可以形成在单元区CR上的布线绝缘层110上并可以延伸到在边界区BR和外围区PR上的布线绝缘层110上。保护绝缘层120可以覆盖最上面的布线线路102的暴露的上表面。

可以在保护绝缘层120上形成下绝缘层130。下绝缘层130可以形成在单元区CR上的保护绝缘层120上并可以延伸到在边界区BR和外围区PR上的保护绝缘层120上。

下电极接触140可以形成在单元区CR上的下绝缘层130中。每个下电极接触140可以穿过在单元区CR上的下绝缘层130和保护绝缘层120，并可以电连接到最上面的布线线路102中的一条。形成下电极接触140可以例如包括：形成穿透在单元区CR上的下绝缘层130和保护绝缘层120的下接触孔；形成填充下接触孔的下接触层；以及平坦化下接触层直到暴露下绝缘层130的上表面。通过平坦化工艺，下电极接触140可以分别形成在下接触孔中。

数据存储图案DS可以形成在单元区CR上的下绝缘层130上并可以分别形成在下电极接触140上。每个数据存储图案DS可以包括依次堆叠在每个下电极接触140上的下电极BE、磁隧道结图案MTJ和上电极TE。磁隧道结图案MTJ可以包括第一磁性图案MP1、第二磁性图案MP2和在其间的隧道势垒图案TBP。第一磁性图案MP1可以设置在下电极BE和隧道阻挡图案TBP之间，第二磁性图案MP2可以设置在上电极TE和隧道阻挡图案TBP之间。形成数据存储图案DS可以例如包括：在下绝缘层130上依次形成下电极层和磁隧道结层；在磁隧道结层上形成导电掩模图案；以及使用导电掩模图案作为蚀刻掩模依次蚀刻磁隧道结层和下电极层。磁隧道结层可以包括依次堆叠在下电极层上的第一磁性层、隧道势垒层和第二磁性层。磁隧道结层和下电极层可以通过例如溅射、化学气相沉积或原子层沉积来形成。

当磁隧道结层和下电极层被蚀刻时，可以分别形成磁隧道结图案MTJ和下电极BE。蚀刻磁隧道结层可以包括使用导电掩模图案作为蚀刻掩模依次蚀刻第二磁性层、隧道势垒层和第一磁性层。第二磁性层、隧道势垒层和第一磁性层可以被蚀刻以分别形成第二磁性图案MP2、隧道势垒图案TBP和第一磁性图案MP1。在蚀刻磁隧道结层和下电极层之后保留在磁隧道结图案MTJ上的导电掩模图案的剩余部分可以形成上电极TE。

蚀刻磁隧道结层和下电极层的蚀刻工艺可以是例如使用离子束的离子束蚀刻工艺。离子束可以包括惰性离子。通过蚀刻工艺，在数据存储图案DS之间的下绝缘层130的上部可以凹陷。因此，在单元区CR上的下绝缘层130可以具有朝向基板100凹陷的上表面130RU。下绝缘层130的凹陷的上表面130RU(例如凹陷的上表面130RU的最下端)可以位于比下电极接触件140的上表面140U低的高度。此外，在边界区BR和外围区PR上的下绝缘层130的上部可以通过蚀刻工艺凹陷。在外围区PR上的下绝缘层130的上表面130U可以位于比在单元区CR上的下绝缘层130的凹陷的上表面130RU低的高度。

参照图2和图6，覆盖绝缘层150可以形成在单元区CR上的下绝缘层130上，并可以共形地覆盖每个数据存储图案DS的上表面和侧表面。覆盖绝缘层150可以共形地覆盖在单元区CR上的下绝缘层130的凹陷的上表面130RU，并可以延伸到在边界区BR和外围区PR上的下绝缘层130上。

单元绝缘层160可以形成在覆盖绝缘层150上。单元绝缘层160可以形成在单元区CR上的覆盖绝缘层150上以覆盖数据存储图案DS，并可以填充数据存储图案DS之间的空间。单元绝缘层160可以延伸到在边界区BR和外围区PR上的覆盖绝缘层150上。

第一上绝缘层170可以形成在单元绝缘层160上。第一上绝缘层170可以形成在单元区CR上的单元绝缘层160上，并可以延伸到在边界区BR和外围区PR上的单元绝缘层160上。

单元掩模图案172可以形成在单元区CR上的第一上绝缘层170上。单元掩模图案172可以暴露在边界区BR和外围区PR上的第一上绝缘层170。单元掩模图案172可以是例如光致抗蚀剂图案。

参照图2和图7，可以从边界区BR和外围区PR去除第一上绝缘层170、单元绝缘层160和覆盖绝缘层150。从边界区BR和外围区PR去除第一上绝缘层170、单元绝缘层160和覆盖绝缘层150可以包括使用单元掩模图案172作为蚀刻掩模来蚀刻在边界区BR和外围区PR上的第一上绝缘层170、单元绝缘层160和覆盖绝缘层150。当在边界区BR和外围区PR上的覆盖绝缘层150被去除时，在边界区BR和外围区PR上的下绝缘层130的上表面130U可以被暴露。此后，可以去除单元掩模图案172。可以通过例如灰化和/或剥离工艺来去除单元掩模图案172。

参照图2和图8，外围绝缘层180可以形成在单元区CR上的第一上绝缘层170上，并可以延伸到边界区BR和外围区PR上的下绝缘层130上。外围绝缘层180可以与在边界区BR和外围区PR上的下绝缘层130的暴露的上表面130U接触。在外围区PR上的外围绝缘层180的上表面180U1可以位于比在单元区CR上的外围绝缘层180的上表面180U3更低的高度。外围绝缘层180可以在边界区BR上具有台阶结构。外围绝缘层180可以包括具有比单元绝缘层160低的介电常数的绝缘材料。

参照图2和图9，可以对外围绝缘层180执行平坦化工艺。例如，可以使用回蚀刻工艺和化学机械抛光工艺中的至少一种来执行平坦化工艺。可以执行平坦化工艺，直到外围绝缘层180的保留在第一上绝缘层170上的部分达到预定厚度(例如期望的厚度)。在平坦化工艺之后，在外围区PR上的外围绝缘层180的上表面180U1可以位于比在单元区CR上的外围绝缘层180的上表面180U3更低的高度。外围绝缘层180可以在边界区BR上具有台阶结构。

参照图2和图10，可以在单元区CR上的外围绝缘层180、第一上绝缘层170和单元绝缘层160中形成单元沟槽200T1。每个单元沟槽200T1可以穿过在单元区CR上的外围绝缘层180和第一上绝缘层170，并可以穿过单元绝缘层160的上部和覆盖绝缘层150以暴露数据存储图案DS当中的相应数据存储图案DS的上表面。单元沟槽200T1可以在第一方向D1上彼此间隔开并可以在第二方向D2上延伸。每个单元沟槽200T1可以暴露在第二方向D2上彼此间隔开的数据存储图案DS的上表面。

可以在外围区PR上的外围绝缘层180中形成外围沟槽200T2。每个外围沟槽200T2可以穿过在外围区PR上的外围绝缘层180的上部。外围孔210H可以从外围沟槽200T2的底表面朝向基板100延伸。每个外围孔210H可以穿过在外围区PR上的外围绝缘层180的下部、在外围区PR上的下绝缘层130和保护绝缘层120以暴露最上面的布线线路102当中的相应布线线路102的上表面。

返回参照图2和图3，单元导电线200C可以分别形成在单元沟槽200T1中，外围导电线200P可以分别形成在外围沟槽200T2中。外围导电接触210P可以形成在每个外围孔210H中。形成单元导电线200C、外围导电线200P和外围导电接触210P可以例如包括：在外围绝缘层180上形成填充单元沟槽200T1、外围沟槽200T2和外围孔210H的导电层；以及平坦化导电层直到暴露在单元区CR上的第一上绝缘层170的上表面170U。在导电层的平坦化工艺期间，可以去除在单元区CR上的外围绝缘层180，并且在外围区PR上的外围绝缘层180的上表面180U1可以位于比绝缘层170的上表面170U低的高度。在边界区BR上的外围绝缘层180的最上表面180U2可以位于比在外围区PR上的外围绝缘层180的上表面180U1高的高度。外围绝缘层180可以在边界区BR上与单元绝缘层160的侧表面160S和第一上绝缘层170的侧表面170S接触。外围绝缘层180可以在边界区BR上具有台阶结构182。

由于导电层的平坦化工艺，单元导电线200C的上表面200C_U可以与第一上绝缘层170的上表面170U基本上共面。单元导电线200C的上表面200C_U可以位于与第一上绝缘层170的上表面170U相同的高度。在一些实施方式中，单元导电线200C的上表面200C_U可以与第一上绝缘层170的上表面170U共面。通过导电层的平坦化工艺，外围导电线200P的上表面200P_U可以与在外围区PR上的外围绝缘层180的上表面180U1基本上共面。外围导电线200P的上表面200P_U可以位于与在外围区PR上的外围绝缘层180的上表面180U1相同的高度。在一些实施方式中，外围导电线200P的上表面200P_U可以与在外围区PR上的外围绝缘层180的上表面180U1共面。外围导电线200P的上表面200P_U可以位于比单元导电线200C的上表面200C_U和第一上绝缘层170的上表面170U低的高度，并可以位于比在边界区BR上的外围绝缘层180的最上表面180U2低的高度。

第二上绝缘层220可以形成在单元区CR上的第一上绝缘层170上，并可以覆盖单元导电线200C的上表面200C_U。第二上绝缘层220可以延伸到在边界区BR和外围区PR上的外围绝缘层180上，并可以覆盖外围导电线200P的上表面200P_U。

根据本发明构思，可以在基板100的单元区CR、边界区BR和外围区BR上形成具有相对厚的厚度的外围绝缘层180，并且可以执行平坦化工艺，使得外围绝缘层180的具有预定厚度(例如，所需厚度)的部分保留在单元区CR上的第一上绝缘层170上。当执行平坦化工艺时，可以不需要并且可以省略用于去除在单元区CR上的外围绝缘层180的单独的光刻工艺和蚀刻工艺。此外，由于执行平坦化工艺直到外围绝缘层180的保留在第一上绝缘层170上的部分达到所需厚度，所以可以不需要并可以省略在第一上绝缘层170上沉积附加层。因此，可以简化半导体器件的制造工艺，结果，可以提供容易制造以减少/最小化制造工艺中的缺陷的半导体器件及其制造方法。

根据本发明构思，可以在基板的单元区、边界区和外围区上形成具有相对厚的厚度的外围绝缘层，并且可以进行平坦化工艺使得具有预定厚度(例如，所需厚度)的外围绝缘层部分保留在单元区上。当执行平坦化工艺时，可以不需要并且可以省略用于去除在单元区上的外围绝缘层的单独的光刻工艺和蚀刻工艺，并且可以不需要并可以省略在单元区上沉积附加层。因此，可以简化半导体器件的制造工艺，结果，可以提供容易制造并且能够减少/最小化制造工艺中的缺陷的半导体器件及其制造方法。

尽管术语(例如第一、第二或第三)可以在这里用于描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用于将一个元件与另一个区别开。例如，在不脱离本公开的教导的情况下，第一元件可以被称为第二元件，并且类似地，第二元件可以被称为第一元件。

如这里所用的，“覆盖”或“围绕”或“填充”另一元件或区域的元件或区域可以完全或部分覆盖或围绕或填充另一元件或区域。此外，术语“和/或”包括一个或更多个相关列出项目的任何和所有组合。

尽管以上描述了实施方式，但是本领域技术人员可以理解，在不脱离所附权利要求中限定的本发明构思的精神和范围的情况下，可以进行许多修改和变化。因此，本发明构思的示例实施方式应当在所有的方面被认为是说明性的而非限制性的，本发明构思的精神和范围由所附权利要求指示。

本专利申请要求于2022年9月7日在韩国知识产权局提交的韩国专利申请第10-2022-0113291号的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体器件，包括：

基板，包括单元区、外围区以及在所述单元区和所述外围区之间的边界区；

下绝缘层，在所述单元区上并延伸到所述边界区和所述外围区上；

单元绝缘层，在所述单元区上的所述下绝缘层上；

数据存储图案，在所述下绝缘层上的所述单元绝缘层中；

第一上绝缘层，在所述单元绝缘层上；

外围绝缘层，在所述外围区上的所述下绝缘层上；以及

外围导电线，在所述下绝缘层上的所述外围绝缘层中，

其中所述外围绝缘层延伸到在所述边界区上的所述下绝缘层上以与所述单元绝缘层的侧表面和所述第一上绝缘层的侧表面接触，以及

其中所述外围绝缘层包括与所述单元绝缘层的材料不同的材料。

2.根据权利要求1所述的半导体器件，其中相对于所述基板，在所述外围区上的所述外围绝缘层的上表面低于所述第一上绝缘层的上表面。

3.根据权利要求2所述的半导体器件，其中相对于所述基板，在所述边界区上的所述外围绝缘层的最上表面高于在所述外围区上的所述外围绝缘层的所述上表面。

4.根据权利要求2所述的半导体器件，其中所述外围绝缘层在所述边界区上具有台阶结构。

5.根据权利要求2所述的半导体器件，还包括穿过所述第一上绝缘层和所述单元绝缘层的上部以连接到所述数据存储图案的单元导电线，

其中相对于所述基板，所述外围导电线的上表面低于所述单元导电线的上表面。

6.根据权利要求5所述的半导体器件，其中在所述外围区上的所述外围导电线的所述上表面和所述外围绝缘层的所述上表面在距所述基板的相等高度处。

7.根据权利要求6所述的半导体器件，其中所述单元导电线的所述上表面和所述第一上绝缘层的所述上表面在距所述基板的相等高度处。

8.根据权利要求5所述的半导体器件，还包括在所述第一上绝缘层上的第二上绝缘层，

其中所述单元导电线的所述上表面没有所述第一上绝缘层，以及

其中所述第二上绝缘层从所述第一上绝缘层的所述上表面延伸到所述单元导电线的所述上表面上以与所述单元导电线的所述上表面接触。

9.根据权利要求8所述的半导体器件，其中所述外围导电线的所述上表面没有所述外围绝缘层，以及

其中所述第二上绝缘层延伸到在所述边界区和所述外围区上的所述外围绝缘层上，并从在所述外围区上的所述外围绝缘层的所述上表面延伸到所述外围导电线的所述上表面上以与所述外围导电线的所述上表面接触。

10.根据权利要求1所述的半导体器件，其中在所述单元区上的所述下绝缘层包括朝向所述基板凹陷并在所述数据存储图案之间的上表面，以及

其中相对于所述基板，在所述外围区上的所述下绝缘层的上表面低于在所述单元区上的所述下绝缘层的凹陷的上表面。

11.根据权利要求10所述的半导体器件，还包括：

下电极接触，穿过在所述单元区上的所述下绝缘层并分别连接到所述数据存储图案；和

外围导电接触，分别连接到所述外围导电线并穿过在所述外围区上的所述下绝缘层和所述外围绝缘层的下部。

12.根据权利要求11所述的半导体器件，还包括在所述基板和所述下电极接触之间以及在所述基板和所述外围导电接触之间的布线结构，以及

其中所述布线结构包括与所述基板垂直地间隔开的布线线路，以及

其中所述下电极接触和所述外围导电接触分别电连接到所述布线线路。

13.一种半导体器件，包括：

基板，包括单元区、外围区以及在所述单元区和所述外围区之间的边界区；

下绝缘层，在所述单元区上并延伸到所述边界区和所述外围区上；

单元绝缘层，在所述单元区上的所述下绝缘层上；

数据存储图案，在所述下绝缘层上的所述单元绝缘层中；

外围绝缘层，在所述外围区上的所述下绝缘层上；以及

外围导电线，在所述下绝缘层上的所述外围绝缘层中，

其中所述外围绝缘层包括与所述单元绝缘层的材料不同的材料，以及

其中所述外围绝缘层延伸到在所述边界区上的所述下绝缘层上，并在所述边界区上具有台阶结构。

14.根据权利要求13所述的半导体器件，其中相对于所述基板，在所述边界区上的所述外围绝缘层的最上表面高于在所述外围区上的所述外围绝缘层的上表面。

15.根据权利要求14所述的半导体器件，还包括在所述单元绝缘层上的第一上绝缘层，

其中所述外围绝缘层与所述第一上绝缘层的侧表面接触。

16.根据权利要求15所述的半导体器件，其中相对于所述基板，所述第一上绝缘层的上表面高于在所述外围区上的所述外围绝缘层的所述上表面。

17.根据权利要求14所述的半导体器件，还包括：

第一上绝缘层，在所述单元绝缘层上；和

单元导电线，穿过所述第一上绝缘层和所述单元绝缘层的上部以连接到所述数据存储图案，

其中所述外围导电线的上表面没有所述外围绝缘层，以及

其中相对于所述基板，所述外围导电线的所述上表面低于所述单元导电线的上表面。

18.根据权利要求17所述的半导体器件，其中在所述单元区上的所述下绝缘层包括朝向所述基板凹陷并且在所述数据存储图案之间的上表面，以及

其中相对于所述基板，在所述外围区上的所述下绝缘层的上表面低于在所述单元区上的所述下绝缘层的凹陷的上表面。

19.根据权利要求18所述的半导体器件，还包括：

下电极接触，穿过在所述单元区上的所述下绝缘层并分别连接到所述数据存储图案；和

外围导电接触，分别连接到所述外围导电线，并穿过在所述外围区上的所述下绝缘层和所述外围绝缘层的下部。

20.根据权利要求18所述的半导体器件，还包括在所述单元区上的所述下绝缘层的所述凹陷的上表面和所述单元绝缘层之间延伸并且在每个所述数据存储图案的侧表面和所述单元绝缘层之间延伸的覆盖绝缘层，

其中所述外围绝缘层与在所述外围区上的所述下绝缘层的所述上表面接触。