CN117673136A - 一种半导体结构及其制备方法 - Google Patents

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Abstract

本发明提供一种半导体结构及其制备方式，半导体结构包括衬底，衬底包括位于中心的第一区域以及位于第一区域外围的第二区域；以及位于衬底上的复合缓冲层，复合缓冲层包括第一缓冲层，第一缓冲层中包括C元素，第一缓冲层包括至少一组层叠设置的第一子缓冲层和第二子缓冲层；其中，位于第一区域上的第一子缓冲层的C浓度大于位于第二区域上的第一子缓冲层的C浓度；位于第一区域上的第二子缓冲层的C浓度小于位于第二区域上的第二子缓冲层的C浓度，该复合缓冲层通过两种掺杂方式交替制备而成，从而提高位于衬底边缘以及中心的复合缓冲层中C浓度的均匀性，以有效提高复合缓冲层的电阻率，进而大幅提高击穿电压，提高器件性能。

Description

一种半导体结构及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
GaN基高电子迁移率晶体管(GaN HEMT)不但具有GaN材料禁带宽度大、电子饱和漂移速度高、耐高温、抗辐射和良好的化学稳定性等优异特性，同时GaN材料可以和AlGaN等材料形成具有高浓度和高迁移率的二维电子气沟道，因此特别适合用于高压、大功率以及高温应用，是电力电子应用最具潜力的晶体管之一。
然而对于普通GaN HEMT而言，当器件承受耐压时，从源极注入的电子可以经过缓冲层到达漏极，形成漏电通道，过大的缓冲层漏电会导致器件提前击穿，传统做法中通常在缓冲层中掺杂C元素以提高缓冲层电阻，但是传统的掺杂方式实现C元素掺杂时，会引起晶圆片中心与边缘的C浓度不均匀，从而导致中心或者边缘的C浓度过高或过低，而C浓度过高或过低则会导致该区域电阻率降低，从而大幅降低击穿电压，影响器件性能。
发明内容
本发明的目的在于提供一种半导体结构及其制备方法，以解决位于晶圆片中心与边缘的C浓度不均匀的问题。
根据本发明的一个方面，提供一种半导体结构，包括：衬底，衬底包括位于中心的第一区域和位于第一区域外围的第二区域；
以及位于衬底上的复合缓冲层，复合缓冲层包括第一缓冲层，第一缓冲层中包括C元素，第一缓冲层包括至少一组层叠设置的第一子缓冲层和第二子缓冲层；
其中，位于第一区域上的第一子缓冲层的C浓度大于位于第二区域上的第一子缓冲层的C浓度；
位于第一区域上的第二子缓冲层的C浓度小于位于第二区域上的第二子缓冲层的C浓度。
作为可选的实施例，位于第一区域上的第一子缓冲层的C浓度大于位于第一区域上的第二子缓冲层的C浓度。
作为可选的实施例，位于第二区域上的第一子缓冲层的C浓度小于位于第二区域上的第二子缓冲层的C浓度。
作为可选的实施例，第一缓冲层的最小重复单元为第一子缓冲层和第二子缓冲层，其中在最小重复单元中：
第一子缓冲层靠近衬底一侧；
或者第二子缓冲层靠近衬底一侧。
作为可选的实施例，第一子缓冲层和第二子缓冲层的厚度小于5um。
作为可选的实施例，复合缓冲层包括至少一个第一缓冲层，
复合缓冲层还包括至少一个第二缓冲层，至少一个第二缓冲层与至少一个第一缓冲层交替层叠设置于衬底的一侧；
第二缓冲层包括C元素，第二缓冲层的平均C浓度小于或大于第一缓冲层的平均C浓度。
作为可选的实施例，第二缓冲层包括至少一组层叠设置的第三子缓冲层和第四子缓冲层；
其中，位于第一区域上的第三子缓冲层的C浓度大于位于第二区域上的第三子缓冲层的C浓度；
位于第一区域上的第四子缓冲层的C浓度小于位于第二区域上的第四子缓冲层的C浓度。
作为可选的实施例，复合缓冲层的C浓度大于1E17且小于2E20。
作为可选的实施例，沿着衬底指向复合缓冲层的方向上，复合缓冲层中的C浓度逐渐升高或先升高后降低。
作为可选的实施例，所述复合缓冲层还包括Al元素，沿着衬底指向复合缓冲层的方向上，所述Al组分恒定不变、逐渐减小、先增大后减小或者与所述C元素互补。
作为可选的实施例，第一区域的形状为圆形、椭圆或多边形等中任意一种形状。
作为可选的实施例，第一区域的面积小于衬底面积的二分之一。
作为可选的实施例，半导体结构还包括过渡层，过渡层位于衬底和复合缓冲层之间。
作为可选的实施例，半导体结构还包括阻挡层，阻挡层位于复合缓冲层远离衬底的一侧，阻挡层的C浓度小于复合缓冲层的C浓度。
另一方面，本发明还提供了一种半导体结构的制备方法，其特征在于，提供衬底，衬底包括位于中心的第一区域和位于第一区域外围的第二区域；
在衬底上制备复合缓冲层，
制备复合缓冲层包括制备第一缓冲层,制备第一缓冲层包括制备若干组层叠设置的第一子缓冲层和第二子缓冲层；
在第一缓冲层中掺杂C元素，位于第一区域上的第一子缓冲层的C浓度大于位于第二区域上的第一子缓冲层的C浓度；
位于第一区域上的第二子缓冲层的C浓度小于位于第二区域上的第二子缓冲层的C浓度。
作为可选的实施例，制备第一子缓冲层包括在第一条件下制备第一子缓冲层，第一条件包括C元素掺杂源为有机化合物。
作为可选的实施例，制备第二子缓冲层包括在第二条件下制备第二子缓冲层，第二条件包括C元素掺杂源为MO源，第二条件还包括：
温度小于1000℃，或生长速率高于2um/h。
作为可选的实施例，在衬底上制备复合缓冲层还包括：
在衬底上交替层叠制备至少一个第一缓冲层和至少一个第二缓冲层；
在第二缓冲层中掺杂C元素，第二缓冲层的平均C浓度小于或大于第一缓冲层的平均C浓度。
作为可选的实施例，第二缓冲层包括若干组层叠设置的第三子缓冲层和第四子缓冲层；
其中，位于第一区域上的第三子缓冲层的C浓度大于位于第二区域上的第三子缓冲层的C浓度；
位于第一区域上的第四子缓冲层的C浓度小于位于第二区域上的第四子缓冲层的C浓度。
作为可选的实施例，在衬底上制备复合缓冲层后，还包括：在复合缓冲层远离衬底一侧制备阻挡层，阻挡层的C浓度小于复合缓冲层的C浓度。
本发明提供的半导体及其制备方法，通过不同制备方式依次在衬底上制备层叠的复合缓冲层结构，其中，衬底包括位于中心的第一区域以及位于第一区域外围的第二区域，复合缓冲层包括第一缓冲层，第一缓冲层中包括C元素，第一缓冲层包括至少一组层叠设置的第一子缓冲层和第二子缓冲层；其中，位于第一区域上的第一子缓冲层的C浓度大于位于第二区域上的第一子缓冲层的C浓度；位于第一区域上的第二子缓冲层的C浓度小于位于第二区域上的第二子缓冲层的C浓度，有效提高复合缓冲层中C浓度的均匀性，有效避免位于衬底中心或边缘C浓度过高或过低，提高缓冲层的电阻率，降低漏电，有效提高半导体结构击穿电压，增强可靠性。
附图说明
图1是本发明实施例一提供的半导体结构示意图；
图2是本发明实施例二提供的半导体结构示意图；
图3是本发明实施例三提供的半导体结构示意图；
图4是本发明实施例三提供的另一半导体结构示意图；
图5是本发明实施例四提供的半导体结构示意图。
附图标记说明：1-衬底；11-第一区域；12-第二区域；2-第一缓冲层；21-第一子缓冲层；22-第二子缓冲层；3-第二缓冲层；31-第三子缓冲层；21-第四子缓冲层；4-阻挡层；5-沟道层；6-势垒层；7-过渡层；8-栅极；9-源极；10-漏极。
具体实施方式
这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本发明相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本发明的一些方面相一致的装置的例子。
实施例一
实施例一提供了一种半导体结构，如图1所示，半导体结构包括：衬底1，衬底1包括位于中心的第一区域(11)和位于第一区域(11)外围的第二区域(12)；以及位于衬底1上的复合缓冲层，复合缓冲层包括第一缓冲层2，第一缓冲层2中包括C元素，第一缓冲层2包括至少一组层叠设置的第一子缓冲层(21)和第二子缓冲层(22)；其中，位于第一区域11上的第一子缓冲层21的C浓度大于位于第二区域12上的第一子缓冲层21的C浓度；位于第一区域11上的第二子缓冲层22的C浓度小于位于第二区域12上的第二子缓冲层22的C浓度。本实施例提供的半导体结构有效提高复合缓冲层中C浓度的均匀性，有效避免位于衬底中心或边缘C浓度过高或过低，提高缓冲层的电阻率，降低漏电，有效提高半导体结构击穿电压，增强可靠性。
本实施例中，第一子缓冲层21和第二子缓冲层22的平均C浓度可以相同或不同。优选地，位于第一区域11上的第一子缓冲层21的C浓度大于位于第一区域11上的第二子缓冲层22的C浓度；且位于第二区域11上的第一子缓冲层21的C浓度小于第二区域上的第二子缓冲层的C浓度；如此设置可以确保第一区域11和第二区域12上的第一子缓冲层21和第二子缓冲层22的C浓度均不会过高或过低。优选地，控制第一子缓冲层21和第二子缓冲层22的平均C浓度相同，即可在由衬底1指向复合缓冲层的方向上，在第一区域11和第二区域12上都自形成C浓度高低层叠分布的结构，当C浓度高低层叠分布时，复合缓冲层的能带随之高低层叠分布，能带起伏进而影响电子输送，以进一步提高击穿电压。在其他实施例中，第一子缓冲层21和第二子缓冲层22的平均C浓度可以不同，仅满足第一子缓冲层21和第二子缓冲层22的最高C浓度小于2E20，且第一子缓冲层21和第二子缓冲层22的最低C浓度大于1E17即可。可选地，复合缓冲层的C浓度大于1E17且小于2E20，优选地，复合缓冲层的平均C浓度大于1E18且小于2E20以确保有效电阻率。
作为优选的技术方案，本实施例中第一缓冲层2形成为超晶格结构，第一子缓冲层21和第二子缓冲层22的组合形成为最小重复单元，其中，第一子缓冲层21和第二子缓冲层22的厚度小于5um。第一缓冲层2为超晶格结构的设置可有效释放衬底1与后续外延层之间的应力，以提高后续外延结构的晶体质量，提高器件性能。
在可选的实施例中，第一子缓冲层21和第二子缓冲层22的厚度大于5nm，且小于1um。
本实施例中，对第一子缓冲层21和第二子缓冲层22的位置不做限定，只要第一缓冲层2是第一子缓冲层21和第二子缓冲层22的层叠交替结构即可，例如第一缓冲层2的最小重复层叠单元为第一子缓冲层21和第二子缓冲层22，其中第一子缓冲层21位于靠近衬底1一侧，或第二子缓冲层22位于靠近衬底1一侧。
本实施例中，衬底1的材料可以为Si、SiC、Al2O3或GaN等材料，本实施例在此不做限定。
复合缓冲层的材料为GaN基材料，第一子缓冲层21和第二子缓冲层22的材料可以为AlN、AlGaN、GaN、AlInN或AlInGaN之间的一种或多种。
本实施例中，第一区域11呈圆形，第一区域11位于衬底1中心区域，第一区域11的半径小于衬底1半径的二分之一，第二区域12分布于衬底1上第一区域11的外围区域。在其他实施例中，第一区域11也可以是椭圆或者例如方形或六边形等多边形形状，可以理解的，本实施例仅列举了第一区域11的一些形状的可实施方案，而并非对第一区域11形状的限定；第一区域11的面积小于衬底1面积的二分之一。
实施例二
实施例二与实施例一的结构大致相同，区别点仅在于，如图2所示，复合缓冲层包括至少一个第一缓冲层2，复合缓冲层还包括至少一个第二缓冲层3，至少一个第二缓冲层和至少一个第一缓冲层2层叠交替设置于衬底1上。第二缓冲层3包括C元素，第二缓冲层3的平均C浓度与第一缓冲层2的平均C浓度不同。
第二缓冲层3的平均C浓度与第一缓冲层2的平均C浓度不同，以进一步形成C浓度高低层叠分布的复合缓冲层结构，能带随之高低层叠分布，能带起伏进而影响电子输送，从而提高击穿电压。
进一步地，第二缓冲层3包括至少一组层叠设置的第三子缓冲层(31)和第四子缓冲层(32)，其中，位于第一区域11上的第三子缓冲层31的C浓度大于位于第二区域12上的第三子缓冲层31的C浓度，位于第一区域11上的第四子缓冲层32的C浓度小于位于第二区域12上的第四子缓冲层32的C浓度。
本实施例对第二缓冲层3和第一缓冲层2的位置不做限定，当第二缓冲层3和第一缓冲层2的数量为一个时，第二缓冲层3可以形成于第一缓冲层2上或第二缓冲层3形成于第一缓冲层2和衬底1之间；当第二缓冲层3和第一缓冲层2的数量为多个时，满足第二缓冲层3和第一缓冲层2层叠交替设置即可。
本实施例中，第二缓冲层3的材料为GaN基材料，第三子缓冲层31和第四子缓冲层32的材料可以为AlN、AlGaN、GaN、AlInN或AlInGaN之间的一种或多种。
实施例三
实施例三与实施例一或实施例二的内容大致相同，区别点仅在于，复合缓冲层中的C浓度逐渐升高或先升高后降低。如此设置，位于靠近衬底1的部分复合缓冲层的C浓度具有较低的C浓度，可以确保该半导体结构的优异的结晶性。同时，沿着衬底1指向复合缓冲层的方向上，复合缓冲层中的C浓度逐渐升高，显著降低了该区域的载流子浓度，因而抑制了关断漏电流的发生，从而提高了击穿电压。优选地，如图3所示，半导体结构还可以包括过渡层7，过渡层7位于衬底1和复合缓冲层之间，过渡层7的材料为GaN基材料，过渡层7中不掺杂C元素，以进一步确保半导体结构的结晶性。
进一步地，在远离衬底1的部分复合缓冲层中，C浓度逐渐降低，以避免位于复合缓冲层上的外延结构中掺入C元素，改善半导体结构的动态特性。更优选地，如图4所示，半导体结构还包括阻挡层4，阻挡层4位于复合缓冲层远离衬底1的一侧，阻挡层4中的C浓度小于复合缓冲层的C浓度。进一步地，阻挡层4可以是不掺杂C元素的GaN基材料层，确保不会对沟道层产生杂质掺杂，进而确保了跨导的线性度，避免器件动态特性恶化。
过渡层7和阻挡层4的材料相同或不同，过渡层7和阻挡层4的材料为Ⅲ族氮化物材料，优选地，过渡层7和阻挡层4的材料为AlGaN。
实施例四
实施例四与实施例一至实施例三中任意一项的内容大致相同，区别点仅在于，如图5所示，半导体结构还包括沟道层5和势垒层6，沟道层5和势垒层6依次形成于复合缓冲层远离衬底1的一侧。沟道层5和势垒层6的材料为Ⅲ族氮化物材料，本实施例中沟道层5的材料为GaN，势垒层6的材料为AlGaN；在其他实施例中沟道层5和势垒层的材料还可以为AlN或AlInN等材料，本实施例在此不做限定。
进一步地，半导体结构还包括栅极8、源极9以及漏极10，栅极8位于势垒层6远离衬底1一侧的表面，源极9和漏极10分别位于栅极8的两端。
该半导体结构中，如上述实施例描述的复合缓冲层将电流限制在复合缓冲层上方，提高复合缓冲层的电阻率，降低漏电，提高击穿电压。
实施例五
实施例五提供了一种上述半导体结构的制备方法，如图1至图5所示，制备方法包括：提供衬底1；在衬底1上制备复合缓冲层；
其中，制备复合缓冲层包括制备第一缓冲层2，制备第一缓冲层2包括制备若干组层叠设置的第一子缓冲层21和第二子缓冲层22；
在第一缓冲层中掺杂C元素，位于第一区域11上的第一子缓冲层21的C浓度大于位于第二区域12上的第一子缓冲层21的C浓度；
位于第一区域11上的第二子缓冲层22的C浓度小于位于第二区域12上的第二子缓冲层22的C浓度。
本实施例提供的半导体结构的制备方法可有效提高复合缓冲层中C浓度的均匀性，有效避免位于衬底中心或边缘C浓度过高或过低，提高缓冲层的电阻率，降低漏电，有效提高半导体结构击穿电压，增强可靠性。
进一步地，制备第一子缓冲层21包括在第一条件下制备第一子缓冲层21，第一条件包括C元素的掺杂源为有机化合物，本实施例中选取的C元素掺杂源包括CH4、C2H4、C2H6、C3H8等材料中的任意一种。制备第二子缓冲层22包括在第二条件下制备第二子缓冲层22，第二条件包括C元素的掺杂源为MO源，MO源可以是TM Ga,第二条件还包括温度小于1000℃，或者生长速率高于2um/h。
本实施例中，在衬底1上制备复合缓冲层还包括：在衬底1上层叠交替制备至少一个第一缓冲层2和至少一个第二缓冲层3。其中制备第二缓冲层3时还包括在第二缓冲层3中掺杂C元素，第二缓冲层3的平均C浓度小于或大于第一缓冲层2的平均C浓度。
其中，第二缓冲层3包括若干组层叠设置的第三子缓冲层31和第四子缓冲层32，位于第一区域11上的第三子缓冲层31的C浓度大于位于第二区域12上的第三子缓冲层31的C浓度，位于第一区域11上的第四子缓冲层32的C浓度小于位于第二区域12上的第四子缓冲层32的C浓度。
在衬底1上制备复合缓冲层之后，还包括：在复合缓冲层远离衬底1的一侧制备阻挡层4，阻挡层的C浓度小于复合缓冲层的C浓度。
在衬底1上制备复合缓冲层前，还包括在衬底1上先制备过渡层7，后在过渡层7上制备复合缓冲层；在衬底1上制备复合缓冲层之后，还包括在复合缓冲层远离衬底1的一侧依次制备沟道层5和势垒层6。
本实施例中，在衬底1上制备复合缓冲层之后，且在复合缓冲层远离衬底1的一侧依次制备沟道层5和势垒层6前，还可以包括：在复合缓冲层上制备阻挡层4,阻挡层4的C浓度小于复合缓冲层的C浓度。
进一步地，制备沟道层5和势垒层6后，在势垒层6远离衬底1的一侧分布制备栅极8、源极9和漏极10，其中，源极9和漏极10分别位于栅极8的两端。
实施例六
实施例六和实施例一至实施例五的内容大致相同，区别点仅在于，复合缓冲层还包括Al元素，沿着衬底1指向复合缓冲层的方向上，复合缓冲层中Al元素可以恒定不变、逐渐减小或者先增大后减小。Al元素的设置增加了复合缓冲层的禁带宽度，从而提高了电阻率，降低漏电进而提高击穿电压。在可选实施例中，复合缓冲层包括若干子层，复合缓冲层中的Al元素组分可以和C元素组分互补，即C组分低的子层中Al组分高，C组分高的子层中Al组分低，以平衡复合缓冲层各子层间的平均电阻率，进一步提高击穿电压。
以上所述仅是本发明的较佳实施方式而已，并非对本发明做任何形式上的限制，虽然本发明已以较佳实施方式揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案的范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施方式所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (20)

1.一种半导体结构，其特征在于，包括：
衬底(1)，所述衬底(1)包括位于中心的第一区域(11)和位于第一区域(11)外围的第二区域(12)；
以及位于所述衬底(1)上的复合缓冲层，所述复合缓冲层包括第一缓冲层(2)，所述第一缓冲层(2)中包括C元素，所述第一缓冲层(2)包括至少一组层叠设置的第一子缓冲层(21)和第二子缓冲层(22)；
其中，位于所述第一区域(11)上的第一子缓冲层(21)的C浓度大于位于所述第二区域(12)上的第一子缓冲层(21)的C浓度；
位于所述第一区域(11)上的第二子缓冲层(22)的C浓度小于位于所述第二区域(12)上的第二子缓冲层(22)的C浓度。
2.根据权利要求1所述的半导体结构，其特征在于，
位于所述第一区域(11)上的所述第一子缓冲层(21)的C浓度大于位于所述第一区域(11)上的所述第二子缓冲层(22)的C浓度。
3.根据权利要求1所述的半导体结构，其特征在于，
位于所述第二区域(12)上的所述第一子缓冲层(21)的C浓度小于位于所述第二区域(12)上的所述第二子缓冲层(22)的C浓度。
4.根据权利要求1所述的半导体结构，其特征在于，
所述第一缓冲层(2)的最小重复单元为所述第一子缓冲层(21)和所述第二子缓冲层(22)，其中在所述最小重复单元中：
所述第一子缓冲层(21)靠近所述衬底(1)一侧；
或者所述第二子缓冲层(22)靠近所述衬底(1)一侧。
5.根据权利要求1所述的半导体结构，其特征在于，
所述第一子缓冲层(21)和所述第二子缓冲层(22)的厚度小于5um。
6.根据权利要求1所述的半导体结构，其特征在于，
所述复合缓冲层包括至少一个第一缓冲层(2)，
所述复合缓冲层还包括至少一个第二缓冲层(3)，所述至少一个第二缓冲层(3)与所述至少一个第一缓冲层(2)交替层叠设置于所述衬底(1)的一侧；
所述第二缓冲层(3)包括C元素，所述第二缓冲层(3)的平均C浓度小于或大于所述第一缓冲层(2)的平均C浓度。
7.根据权利要求6所述的半导体结构，其特征在于，
所述第二缓冲层(3)包括至少一组层叠设置的第三子缓冲层(31)和第四子缓冲层(32)；
其中，位于所述第一区域(11)上的第三子缓冲层(31)的C浓度大于位于所述第二区域(12)上的第三子缓冲层(31)的C浓度；
位于所述第一区域(11)上的第四子缓冲层(32)的C浓度小于位于所述第二区域(12)上的第四子缓冲层(32)的C浓度。
8.根据权利要求1所述的半导体结构，其特征在于，
所述复合缓冲层的C浓度大于1E17且小于2E20。
9.根据权利要求1所述的半导体结构，其特征在于，
沿着所述衬底(1)指向所述复合缓冲层的方向上，所述复合缓冲层中的C浓度逐渐升高或先升高后降低。
10.根据权利要求1所述的半导体结构，其特征在于，
所述复合缓冲层还包括Al元素，沿着衬底(1)指向复合缓冲层的方向上，所述Al组分恒定不变、逐渐减小、先增大后减小或者与所述C元素互补。
11.根据权利要求1所述的半导体结构，其特征在于，
所述第一区域(11)的形状为圆形、椭圆或多边形等中任意一种形状。
12.根据权利要求1所述的半导体结构，其特征在于，
所述第一区域(11)的面积小于所述衬底(1)面积的二分之一。
13.根据权利要求1所述的半导体结构，其特征在于，
所述半导体结构还包括过渡层(7)，所述过渡层(7)位于所述衬底(1)和所述复合缓冲层之间。
14.根据权利要求1-13中任意一项所述的半导体结构，其特征在于，
所述半导体结构还包括阻挡层(4)，所述阻挡层(4)位于所述复合缓冲层远离所述衬底(1)的一侧，所述阻挡层(4)的C浓度小于所述复合缓冲层的C浓度。
15.一种半导体结构的制备方法，其特征在于，
提供衬底(1)，所述衬底(1)包括位于中心的第一区域(11)和位于第一区域(11)外围的第二区域(12)；
在所述衬底(1)上制备复合缓冲层，
所述制备复合缓冲层包括制备第一缓冲层(2),所述制备第一缓冲层(2)包括制备若干组层叠设置的第一子缓冲层(21)和第二子缓冲层(22)；
在所述第一缓冲层(2)中掺杂C元素，位于所述第一区域(11)上的第一子缓冲层(21)的C浓度大于位于所述第二区域(12)上的第一子缓冲层(21)的C浓度；
位于所述第一区域(11)上的第二子缓冲层(22)的C浓度小于位于所述第二区域(12)上的第二子缓冲层(22)的C浓度。
16.根据权利要求15所述的半导体结构的制备方法，其特征在于，
所述制备第一子缓冲层(21)包括在第一条件下制备所述第一子缓冲层(21)，所述第一条件包括所述C元素掺杂源为有机化合物。
17.根据权利要求15所述的半导体结构的制备方法，其特征在于，
所述制备第二子缓冲层(22)包括在第二条件下制备所述第二子缓冲层(22)，所述第二条件包括所述C元素掺杂源为MO源，所述第二条件还包括：
温度小于1000℃，或生长速率高于2um/h。
18.根据权利要求15所述的半导体结构的制备方法，其特征在于，
所述在所述衬底(1)上制备复合缓冲层还包括：
在所述衬底(1)上交替层叠制备至少一个第一缓冲层(2)和至少一个第二缓冲层(3)；
在所述第二缓冲层(3)中掺杂C元素，所述第二缓冲层(3)的平均C浓度小于或大于所述第一缓冲层(2)的平均C浓度。
19.根据权利要求18所述的半导体结构的制备方法，其特征在于，
所述第二缓冲层(3)包括若干组层叠设置的第三子缓冲层(31)和第四子缓冲层(32)；
其中，位于所述第一区域(11)上的第三子缓冲层(31)的C浓度大于位于所述第二区域(12)上的第三子缓冲层(31)的C浓度；
位于所述第一区域(11)上的第四子缓冲层(32)的C浓度小于位于所述第二区域(12)上的第四子缓冲层(32)的C浓度。
20.根据权利要求15-19中任意一项所述的半导体结构的制备方法，其特征在于，
所述在所述衬底(1)上制备复合缓冲层后，还包括：在所述复合缓冲层远离所述衬底(1)一侧制备阻挡层(4)，所述阻挡层(4)的C浓度小于所述复合缓冲层的C浓度。
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