CN117673018A - 嵌入式迹线衬底组合件及相关微电子装置组合件、电子系统及工艺 - Google Patents

嵌入式迹线衬底组合件及相关微电子装置组合件、电子系统及工艺 Download PDF

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崔凤佑
V·巴瓦那西
N·R·赛卡姆
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Abstract

本申请案涉及嵌入式迹线衬底组合件及相关微电子装置组合件、电子系统及工艺。一种嵌入式迹线衬底组合件包含累积层压材料，其具有裸片侧上的上表面及板侧。所述裸片侧上的阻焊材料界定接合线区段，其中接合指垫包含第一横向宽度，顶部第一及第二镀覆材料在所述接合指垫上。所述顶部第二镀覆材料具有在所述累积层压材料的所述上表面上方的顶面。所述线接合区段包含所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料，且所述阻焊材料从所述上表面的一部分且从所述接合指垫后缩。

Description

嵌入式迹线衬底组合件及相关微电子装置组合件、电子系统 及工艺
优先权主张
本申请案主张2022年9月6日申请的“嵌入式迹线衬底组合件及相关微电子装置组合件、电子系统及工艺(EMBEDDED TRACE SUBSTRATE ASSEMBLIES,AND RELATEDMICROELECTRONIC DEVICE ASSEMBLIES,ELECTRONIC SYSTEMS,AND PROCESSES)”的序列号为17/930,021的美国专利申请案的申请日权益。
技术领域
在各种实施例中，本公开大体上涉及集成电路装置衬底领域，包含嵌入式迹线衬底设计及制造。更明确来说，本公开涉及嵌入式迹线衬底中的接合指结构。
背景技术
集成电路装置可安装于插件板上。插件板可用于安装微电子装置且微电子装置又用于将插件板安装于例如印刷线路板的较大结构上。由于在半导体晶片上制造集成电路及将切割集成电路耦合到插件板存在小型化挑战，期望改进插件板。
发明内容
在一些实施例中，一种嵌入式迹线衬底组合件包含累积层压材料、阻焊材料、接合指垫、顶部第一镀覆材料、顶部第二镀覆材料及线接合区段。所述累积层压材料包含包括上表面的裸片侧及与所述裸片侧相对的板侧。所述阻焊材料在所述累积层压材料的所述裸片侧的所述上表面上。所述接合指垫在所述裸片侧处通过所述累积层压材料暴露且具有第一横向宽度。所述顶部第一镀覆材料在所述接合指垫上。所述顶部第一镀覆材料包含与所述累积层压材料的所述上表面基本上共面的顶面。所述顶部第二镀覆材料在所述顶部第一镀覆材料上且具有小于所述第一横向宽度的第二横向宽度。所述顶部第一镀覆材料包含上覆于所述累积层压材料的所述裸片侧的所述上表面的顶面。所述线接合区段包含所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料。所述阻焊材料从所述累积层压材料的所述裸片侧的所述上表面的一部分且从所述接合指垫后缩。
在额外实施例中，一种微电子装置组合件包含线接合到嵌入式迹线衬底组合件的微电子装置及接合线。所述嵌入式迹线衬底组合件包含累积层压材料、阻焊材料、接合指垫、顶部第一镀覆材料、顶部第二镀覆材料及线接合区段。所述累积层压材料包含板侧及与所述板侧相对且包含上表面的裸片侧。所述阻焊材料在所述裸片侧上的所述上表面处。所述接合指垫在所述裸片侧处通过所述累积层压材料暴露且具有第一横向宽度。所述顶部第一镀覆材料在所述接合指垫上且包含与所述累积层压材料的所述裸片侧的所述上表面基本上共面的顶面。所述顶部第二镀覆材料在所述顶部第一镀覆材料上且具有小于所述第一横向宽度的第二横向宽度。所述顶部第一镀覆材料包含在所述累积层压材料的所述裸片侧的所述上表面上方的顶面。所述线接合区段包含所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料。所述阻焊材料仅在外围邻近所述线接合区段。所述接合线将所述微电子装置耦合到所述顶部第二镀覆材料。
在另外实施例中，一种形成嵌入式迹线衬底组合件的工艺包含将遮蔽材料图案化于累积层压材料的上表面及接合指垫上以形成与所述接合指垫的一部分重叠的图案化遮蔽材料，所述接合指垫具有第一横向宽度。在所述接合指垫上形成第一顶部镀覆材料到所述累积层压材料的所述上表面的高度。在所述第一顶部镀覆材料上形成第二顶部镀覆材料。所述第二顶部镀覆材料至少部分在所述累积层压材料的所述上表面上方且具有小于所述接合指垫的所述第一横向宽度的第二横向宽度。移除所述图案化遮蔽材料。在所述上表面上形成顶部阻焊材料以界定线接合区段。所述顶部阻焊材料仅在外围邻近所述线接合区段。
在又另外实施例中，一种电子系统包含：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；存储器装置，其可操作地耦合到所述处理器装置；及嵌入式迹线衬底组合件。所述嵌入式迹线衬底组合件包含累积层压材料、阻焊材料、接合指垫、顶部第一镀覆材料、顶部第二镀覆材料及线接合区段。所述累积层压材料包含具有上表面的裸片侧及与所述裸片侧相对的板侧。所述阻焊材料在所述累积层压材料的所述裸片侧的所述上表面上。所述接合指垫在所述裸片侧处通过所述累积层压材料暴露且各自具有第一横向宽度。所述顶部第二镀覆材料在所述顶部第一镀覆材料上且具有小于所述接合指垫中的每一者的所述第一横向宽度的第二横向宽度。所述顶部第一镀覆材料具有竖直上覆于所述累积层压材料的所述裸片侧的所述上表面的顶面。所述线接合区段包含所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料。所述阻焊材料从所述上表面的一部分且从所述接合指垫后缩。所述阻焊材料仅在外围邻近所述线接合区段。
附图说明
图1A到1G是根据本公开的实施例的嵌入式迹线衬底组合件在形成集成电路装置的工艺的不同处理阶段处的简化纵向横截面图。
图2A到2F是根据本公开的实施例的从图1G取得的已发布嵌入式迹线衬底组合件在形成集成电路装置的工艺的不同处理阶段处的简化纵向横截面图。
图2Fi是从图2F中的区段插图2Fi取得的详细放大图。
图2G是根据本公开的实施例的嵌入式迹线衬底组合件的详细放大图。
图3是根据本公开的实施例的嵌入式迹线衬底组合件的简化纵向横截面。
图4是根据本公开的实施例的包含嵌入式迹线衬底组合件的微电子装置封装的简化透视图。
图5是根据本公开的实施例的包含线接合区段及倒装芯片区段的嵌入式迹线衬底组合件的简化纵向横截面图。
图6是根据本公开的实施例的电子系统的框图。
图7及8是图1A到2G中说明的方法实施例的简化工艺流程图。
具体实施方式
在用于微电子装置的衬底组合件的小型化趋势期间，解决在邻近接合线之间没有桥接的情况下充分减小间隔的接合线线间隔(L/S)问题。同样，随着衬底组合件小型化，通过所公开的凹入式接合指垫及凹入式接合指上的凸块高度镀覆材料来解决不令人满意的线接合针脚值的问题，其中解决线接合故障之前的有用机械抗拉强度。
以下描述提供例如材料组成、形状及大小的特定细节来提供本公开的实施例的详尽描述。然而，所属领域的一般技术人员应理解，可在不采用这些特定细节的情况下实践本公开的实施例。实际上，可结合用于工业中的常规微电子装置封装衬底制造技术来实践本公开的实施例。另外，下文提供的描述不形成用于制造微电子装置封装衬底(例如存储器装置的封装衬底、集成电路装置的封装衬底、分解裸片集成电路装置的封装衬底)的完整工艺流程。下文描述的结构不形成完整微电子装置封装衬底。然而，那些过程动作及结构对理解本公开的实施例有用，下文将详细描述。由结构形成完整微电子装置封装衬底的额外动作可通过常规制造技术执行。
本文中呈现的图式仅供说明且不意味着任何特定材料、组件、结构、装置或系统的实际图。可预期由(例如)制造技术及/或公差导致的图式中描绘的形状的变化。因此，本文中描述的实施例不应被解释为限于所说明的特定形状或区，而是包含由(例如)制造导致的形状偏差。举例来说，说明或描述为框形的区可具有粗糙及/或非线性特征，且说明或描述为圆形的区可包含一些粗糙及/或线性特征。此外，所说明的锐角可被修圆，且反之亦然。因此，图中说明的区具示意性且其形状不希望说明区的精确形状且不限制本发明权利要求书的范围。图式不一定按比例绘制。另外，图之间的共同元件可保持相同数字符号。
如本文中使用，术语“封装衬底”指代用于安装微电子装置(例如存储器裸片或处理器裸片)的印刷线路板，且封装衬底又可安装于例如母板的较大印刷线路板上。封装衬底可为嵌入式迹线衬底组合件，其中电连接结构的主要部分可在封装衬底的顶部有机表面下方。嵌入式迹线衬底组合件可为用于组装分解裸片集成电路系统的基底。
如本文中使用，“存储器装置”意味着且包含展现存储器功能性但不一定限于存储器功能性的微电子装置。换句话说且仅举非限制性实例来说，术语“存储器装置”不仅包含常规存储器(例如：常规易失性存储器，例如常规动态随机存取存储器(DRAM)；常规非易失性存储器，例如常规NAND存储器)，而且包含专用集成电路(ASIC)(例如单芯片系统(SoC))、组合逻辑与存储器的微电子装置及并入存储器的图形处理单元(GPU)。
如本文中使用，术语“集成电路”或“集成电路装置”可指代“微电子装置”或“纳米电子装置”，其中的每一者可与通过检验展现的临界尺寸相关。术语“集成电路”包含(但不限于)存储器装置以及可或可不并入存储器的其它装置(例如半导体装置)。术语“集成电路”可包含(但不限于)逻辑装置。术语“集成电路”可包含(但不限于)处理器装置，例如中央处理单元(CPU)或图形处理单元(GPU)。术语“集成电路”可包含(但不限于)射频(RF)装置。此外，“集成电路”装置可并入存储器以及其它功能，例如(举例来说)包含处理器及存储器的所谓“单芯片系统(SoC)”或包含逻辑及存储器的集成电路装置。此外，“集成电路”装置可并入存储器以及其它功能，例如(举例来说)所谓的“分解裸片装置”，其中相异集成电路组件经相关联以产生更高功能，例如SoC的功能，包含仅处理器、仅存储器、处理器及存储器或包含逻辑及存储器的集成电路装置。分解裸片装置可为包含至少一个逻辑处理器、至少一个图形处理器、至少一个存储器装置(例如3维NAND存储器装置)、至少一个射频装置、至少一个模拟装置(例如电容器、电感器、电阻器、平衡-不平衡变换器)及这几个至少一个SiP装置以及其它中的至少两者的系统级封装(SiP)组合件，可与至少一个嵌入式多裸片互连桥接(EMIB)装置组装及连接，且所述装置中的至少两者可与穿硅通路(TSV)技术耦合。
如本文中使用，术语“经配置”指代至少一个结构及至少一个设备中的一或多者的大小、形状、材料组成、定向及布置以预定方式促进结构及设备中的一或多者操作。
如本文中使用，术语“竖直”、“纵向”、“水平”及“横向”是参考结构的主平面且不一定由地球的重力场界定。“水平”或“横向”方向是基本上平行于结构的主平面的方向，而“竖直”或“纵向”方向是基本上垂直于结构的主平面的方向。结构的主平面由具有比结构的其它表面相对更大的面积的结构的表面界定。参考各图，“水平”或“横向”方向可垂直于所指示的“Z”轴且可平行于所指示的“X”轴及/或平行于所指示的“Y”轴；且“竖直”或“纵向”方向可平行于所指示的“Z”轴，可垂直于所指示的“X”轴，且可垂直于所指示的“Y”轴。此外，如本文中使用，在CMOS装置中，栅极宽度方向可表示为“W”轴，其中Y轴由W轴取代以指示栅极宽度的方向。
如本文中使用，描述为彼此“相邻”的特征(例如区、结构、装置)意味着且包含彼此最接近(例如，最靠近)定位的一(或若干)公开个体的特征。不匹配“相邻”特征的一(或若干)公开个体的额外特征(例如额外区、额外结构、额外装置)可经安置于“相邻”特征之间。换句话说，“相邻”特征可彼此紧邻定位，使得没有其它特征介入于“相邻”特征之间；或“相邻”特征可彼此非紧邻定位，使得具有除与至少一个“相邻”特征相关联的个体之外的个体的至少一个特征经定位于“相邻”特征之间。因此，描述为彼此“竖直相邻”的特征意味着且包含彼此竖直最接近(例如，竖直最靠近)定位的一(或若干)公开个体的特征。此外，描述为彼此“水平相邻”的特征意味着且包含彼此水平最接近(例如，水平最靠近)定位的一(或若干)公开个体的特征。
如本文中使用，为便于描述，空间相对术语(例如“下面”、“下方”、“下”、“底部”、“上方”、“上”、“顶部”、“前”、“后”、“左”、“右”及类似物)可用于描述一个元件或特征与另一(些)元件或特征的关系，如图中说明。除非另外指定，否则空间相对术语除涵盖图中描绘的定向之外，还希望涵盖材料的不同定向。举例来说，如果使图中的材料反转，那么描述为在其它元件或特征“下方”或“下面”或“之下”或“底部上”的元件将定向成在其它元件或特征“上方”或“顶部上”。因此，所属领域的一般技术人员应明白，术语“下方”可涵盖上方及下方两种定向，取决于使用术语的上下文。材料可以其它方式定向(例如旋转90度、反转、翻转)且相应地解译本文中使用的空间相对描述词。
如本文中使用，单数形式“一”及“所述”希望还包含复数形式，除非上下文另外明确指示。
如本文中使用，“及/或”包含相关联列项中的一或多者的任何及所有组合。
如本文中使用，短语“耦合到”指代结构彼此操作连接，例如通过直接欧姆连接或通过间接连接(例如通过另一结构)来电连接。
如本文中使用，关于给定参数、性质或条件的术语“基本上”意味着且包含所属领域的一般技术人员所理解的在一定变化程度内(例如在可接受公差内)满足给定参数、性质或条件的程度。举例来说，取决于基本上满足的特定参数、性质或条件，参数、性质或条件可满足至少90.0％、满足至少95.0％、满足至少99.0％、满足至少99.9％或甚至满足100％。
如本文中使用，关于特定参数的数值的“约”或“近似”包含数值及所属领域的一般技术人员所理解的数值在特定参数的可接受公差内的变化程度。举例来说，关于数值的“约”或“近似”可包含在从数值的90.0％到110.0％的范围内的额外数值，例如在从数值的95.0％到105.0％的范围内、在从数值的97.5％到102.5％的范围内、在从数值的99.0％到101.0％的范围内、在从数值的99.5％到100.5％的范围内或在从数值的99.9％到100.1％的范围内。
如本文中使用，“导电材料”意味着且包含导电材料，例如以下中的一或多者：金属(例如钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、合金(例如Co基合金、Fe基合金、Ni基合金、Fe及Ni基合金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)、导电含金属材料(例如导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)及导电掺杂半导体材料(例如导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))。另外，“导电结构”意味着且包含由导电材料形成且包含导电材料的结构。
如本文中使用，“绝缘材料”意味着且包含电绝缘材料，例如以下中的一或多者：至少一种介电氧化物材料(例如以下中的一或多者：氧化硅(SiOx)、磷硅酸盐玻璃、硼硅酸盐玻璃、硼磷硅酸盐玻璃、氟硅酸盐玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钽(TaOx)及氧化镁(MgOx))、至少一种介电氮化物材料(例如氮化硅(SiNy))、至少一种介电氮氧化物材料(例如氮氧化硅(SiOxNy))及至少一种介电碳氮氧化物材料(例如碳氮氧化硅(SiOxCzNy))。本文中包含“x”、“y”及“z”中的一或多者的化学式(例如SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCzNy)表示针对另一元素(例如Si、Al、Hf、Nb、Ti)的每个原子含有一种元素的“x”个原子、另一元素的“y”个原子及额外元素(如果存在)的“z”个原子的平均比率的材料。由于化学式表示相对原子比而非绝对化学结构，因此绝缘材料可包括一或多种化学计量化合物及/或一或多种非化学计量化合物，且“x”、“y”及“z”(如果存在)的值可为整数或可为非整数。如本文中使用，术语“非化学计量化合物”意味着且包含具有无法由明确界定的自然数比率表示且违反定比定律的元素组成的化学化合物。另外，“绝缘结构”意味着且包含由绝缘材料形成且包含绝缘材料的结构。
如本文中使用，术语“同质”意味着包含于特征(例如材料、结构)中的元素的相对量在特征的所有不同部分(例如不同水平部分、不同竖直部分)中不变。相反地，如本文中使用，术语“异质”意味着包含于特征(例如材料、结构)中的元素的相对量在特征的所有不同部分中变化。如果特征是异质的，那么包含于特征中的一或多种元素的量在特征的所有不同部分中可逐步变化(例如突然改变)或可连续变化(例如渐进改变，例如线性地、抛物线地)。特征可例如由至少两种不同材料的堆叠形成且包含至少两种不同材料的堆叠。
如本文中使用，术语“半导体衬底”意味着包括半导电材料的构造，半导电材料包含(但不限于)块状半导电材料，例如半导电晶片(单独或在包括其它材料的组合件中)及半导电材料层或特性结构(单独或在包括其它材料的组合件中)。术语“衬底”指代任何支撑结构，包含(但不限于)上述半导体衬底。在一些应用中，衬底可对应于含有与集成电路制造相关联的一或多种材料的半导体衬底。此类材料可包含例如耐火金属材料、势垒材料、扩散材料、绝缘体材料等中的一或多者。
除非上下文另外指示，否则本文中描述的材料可通过包含(但不限于)以下的任何合适技术形成：旋涂、毯覆式涂覆、化学气相沉积(CVD)、等离子体增强CVD(PECVD)、原子层沉积(ALD)、等离子体增强ALD(PEALD)、物理气相沉积(PVD)(例如溅镀)或外延生长。取决于要形成的特定材料，用于沉积或生长材料的技术可由所属领域的一般技术人员选择。另外，除非上下文另外指示，否则本文中描述的材料的移除可通过包含(但不限于)以下的任何合适技术完成：蚀刻(例如干蚀刻、湿蚀刻、蒸气蚀刻)、离子铣削、研磨平坦化(例如化学机械平坦化(CMP))或其它已知方法。
图1A到1G是根据本公开的实施例的嵌入式迹线衬底组合件在形成集成电路装置的工艺的不同处理阶段处的简化纵向横截面图。图2A到2F是根据本公开的实施例的从图1G取得的已发布嵌入式迹线衬底组合件在形成集成电路装置的工艺的不同处理阶段处的简化纵向横截面图。嵌入式迹线衬底(ETS)组合件可包含迹线，其与例如具有在印刷线路板(PWB)的有机材料的表面处或下方的电连接的主要部分的印刷线路板结构集成。“迹线”一般意味着电接触结构、板内电连接结构、电线接合指垫结构的引线及可具有暴露用于电接触的部分的其它导电结构或在阻焊材料下延伸于其它接触结构之间的其它结构。电连接的“主要部分”可意味着电连接的大部分在印刷线路板的有机材料的表面处或下方。ETS印刷线路板可为具有裸片侧及板侧(例如图2A中的裸片侧132及板侧134)的封装衬底。ETS印刷线路板可在印刷线路板的裸片侧上具有电连接用于连接到有源集成电路装置，例如微电子装置，包含处理器装置、存储器装置、射频装置、运动敏感装置。ETS印刷线路板还可在裸片侧上包含焊料凸块垫用于安装倒装芯片微电子装置，例如处理器、射频装置、存储器装置及其它微电子装置。ETS印刷线路板还可在裸片侧上具有电连接用于连接到无源装置，例如电容器、电感器、电阻器、平衡-不平衡变换器、射频识别装置及耦合到裸片侧上的集成电路装置的其它装置。裸片侧上的ETS印刷线路板可包含电接触阵列，例如用于线接合的接合指，其具有在PWB结构的有机材料的表面处或下方的接合指的主要部分。裸片侧上的ETS印刷线路板可包含用于裸片侧与板侧之间的连通的通路触点。裸片侧上的ETS印刷线路板可包含“顶部迹线”用于芯片侧装置之间的芯片侧内连接的裸片侧上的电连通。ETS印刷线路板可为封装衬底，其在与裸片侧相对的板侧上具有电连接用于耦合到较大板，例如母板印刷线路板，其中板侧上的电连接可包含电凸块阵列，例如包含电凸块垫(例如焊料凸块垫)阵列的焊料凸块阵列。板侧上的ETS印刷线路板可包含“底部迹线”用于板侧结构之间的板侧内连接的板侧上的电连通。ETS印刷线路板还可在板侧上包含用于电连通的焊料凸块垫。在下文中，裸片侧上的电连接可称为“顶部结构”或第一侧结构，且板侧上的电连接可称为“板侧”或第二侧结构。
参考图1A，嵌入式迹线衬底组合件前驱体99包含载体晶片102、第一导电临时层104及与第一导电临时层104相对的第二导电临时层106。载体晶片102、第一导电临时层104及第二导电临时层106对ETS印刷线路板的双侧生产实施例有用。在实施例中，第一导电临时层104及第二导电临时层106是电子级铜。
参考图1B，构造于嵌入迹线衬底组合件前驱体99(图1A)上的嵌入式迹线衬底组合件100说明一处理阶段，其中第一遮蔽材料108已图案化于第一导电临时层104及第二导电临时层106中的每一者上，且已进行镀覆工艺以包含导电结构的形成，例如用于线接合互连件的迹线110(还称为顶部迹线110A)、通路触点112及接合指垫114。迹线110、通路触点112及接合指垫114的镀覆材料可包含电子级铜(Cu)。在实施例中，通过使用第一导电临时层104及第二导电临时层106作为阴极来进行镀覆，且电子级铜被电镀到嵌入式迹线衬底组合件100上。其它导电材料可用于形成迹线110、通路触点112及接合指垫114，例如银(Ag)、铜-银合金、金(Au)、金-银合金、铜-银-金合金、铝(Al)及其它导电材料。
参考图1C，嵌入式迹线衬底组合件100已剥离第一遮蔽材料108(图1B)以在第一导电临时层104及第二导电临时层106上留下迹线110、通路触点112及接合指垫114。在实施例中，第一遮蔽材料108(图1B)通过基本上暴露第一导电临时层104及第二导电临时层106两者以及迹线110、通路触点112及接合指垫114的干剥离工艺来移除。
参考图1D，嵌入式迹线衬底组合件100已被覆盖累积层压材料116，例如对用于微电子装置安装的印刷线路板有用的预浸材料。处理可包含在预浸前驱体材料上进行旋涂及接着根据需要固化及平坦化累积层压材料116。预浸前驱体材料可在其中复合累积层压材料116是有用的阶段中组装。在实施例中，金属种子材料118形成于累积层压材料116上，其中金属种子材料118可为对在嵌入式迹线衬底组合件100上镀覆第二层阶的迹线及垫有用的铜材料。在实施例中，金属种子材料118是电子级铜，其是基本上同质铜组成，其中迹线110、通路触点112及接合指垫114的材料是电子级铜。在实施例中，金属种子材料118是非金属导电材料，例如石墨烯种子材料。
参考图1E，嵌入式迹线衬底组合件100已经处理以通过打开穿过累积层压材料116及金属种子材料118的通路122而在通路触点上表面120处暴露通路触点112。通路122可具有暴露通路触点112的上表面120的非正交侧壁，其中非正交侧壁已形成有激光钻孔工艺的特性。
参考图1F，嵌入式迹线衬底组合件100已用已图案化于累积层压材料116及金属种子材料118上方的第二遮蔽材料124处理。第二遮蔽材料124可为旋涂到且图案化于累积层压材料116及金属种子材料118上方的光致抗蚀剂材料。在图案化第二遮蔽材料124之后，进行第二镀覆工艺以形成底部阵列接合垫126，例如电凸块阵列垫126。第二镀覆工艺还形成底部迹线128及底部通路垫130，其中底部阵列接合垫126及底部迹线128在累积层压材料116的表面上方且在金属种子材料118上方及上，且其中底部通路垫130接触通路触点112。底部通路垫130还可称为穿衬底填充通路130，其中穿衬底填充通路130通过接触裸片侧132上的通路触点112来从板侧134(例如图2A)连通到裸片侧132(例如图2A)。图1F的“底部”名称指代分离嵌入式迹线衬底组合件(例如图2A的嵌入式迹线衬底组合件200)用于参考下、底部或板侧连接。
参考图1G，嵌入式迹线衬底组合件100已剥离第二遮蔽材料124(图1F)以留下底部阵列接合垫126、底部迹线128及底部通路垫130。在实施例中，执行蚀刻工艺以单切若干底部阵列接合垫126、底部迹线128及底部通路垫130之间的金属种子材料118(例如图2A)的部分。用于单切若干底部阵列接合垫126、底部迹线128及底部通路垫130之间的金属种子材料118的部分的处理可在后续处理阶段(例如图2A)中实施。
图2A是图1G中描绘的嵌入式迹线衬底组合件100的一部分在用于形成嵌入式迹线衬底组合件200(本文中还称为“已发布嵌入式迹线衬底组合件200”)的后续处理之后的简化纵向横截面图。嵌入式迹线衬底组合件200表示累积到第二导电临时层106(图1A到1G)上的结构，且嵌入式迹线衬底组合件200被描绘为具有裸片侧132及板侧134。在下文中，裸片侧132的指涉物还可称为第一侧132，且板侧134的指涉物还可称为第二侧134。此外，裸片侧132可称为顶侧132或上侧132，且板侧134可称为底侧134或下侧134。已完成处理以例如通过热释放工艺移除载体晶片102(图1G)及第二导电临时层106(图1G)以将载体晶片102(图1G)与第二导电临时层106(图1G)分离，接着进行蚀刻工艺以移除第二导电临时层106(图1G)。在实施例中，用于移除第二导电临时层106(图1G)的蚀刻工艺导致顶部迹线110、顶部通路触点112及接合指垫114(图1A到1G)的若干结构凹入为凹入式顶部迹线110A、凹入式顶部通路触点112A及凹入式接合指垫114A(下文中称为顶部迹线110A、顶部通路触点112A及接合指垫114A)。用于形成顶部迹线110A、顶部通路触点112A及接合指垫114A的蚀刻可产生凹入深度136，其是累积层压材料116的上表面138与顶部迹线110A、顶部通路触点112A及接合指垫114A的暴露层阶之间的测量。在实施例中，凹入深度136在从约2微米(μm)到约6μm的范围内。
仍参考图2A，金属种子材料118(图1D到1G)已通过进行处理(例如定向蚀刻)以移除底部阵列接合垫126、底部迹线128及底部通路垫130的若干结构之间的金属种子材料118(图1D到1G)的暴露部分来进行单切以形成金属种子材料118A。
参考图2B，已完成处理以在嵌入式迹线衬底组合件200的裸片侧132及板侧134中的每一者上形成第三遮蔽材料140。处理包含将第三遮蔽材料140图案化于裸片侧132上以暴露接合指垫114A，且第三遮蔽材料140到接合指垫114A上的遮蔽材料侵入距离142(也称为顶部镀覆材料后缩距离142)由接合指垫114A的横向边界到暴露接合指垫114A的一部分而非全部的第三遮蔽材料140的横向边界测量。在实施例中，第三遮蔽材料140通过使用任何有用的已知技术的干膜附着工艺形成，接着进行图案化及材料移除以暴露一些接合指垫114A以导致遮蔽材料侵入距离142形成。其它材料可用于形成第三遮蔽材料140，例如可经旋涂、固化及图案化以形成遮蔽材料侵入距离142的光致抗蚀剂材料。在实施例中，遮蔽材料侵入距离142在从约1μm到约4μm的范围内。
参考图2C，已完成处理以使顶部第一镀覆材料144形成到若干接合指垫114A上。在实施例中，顶部第一镀覆材料144是含镍(Ni)材料，例如电子级镍。顶部第一镀覆材料144可填充到接合指垫114A上到与凹入深度136基本上相同的深度，使得凹入深度136基本上由顶部第一镀覆材料144填充且顶部第一镀覆材料144不高出累积层压材料116的上表面138，且使得顶部第一镀覆材料144填充到接合指垫114A上到裸片侧132上的累积层压材料116的上表面138的层阶。换句话说，顶部第一镀覆材料144具有与裸片侧132上的累积层压材料116的上表面138基本上共面的顶面145。
仍参考图2C，也已完成处理以使顶部第二镀覆材料146形成到顶部第一镀覆材料144上。顶部第二镀覆材料146可为电子级金(Au)材料。顶部第二镀覆材料146可为电子级银(Ag)材料。顶部第二镀覆材料146可为电子级金-银合金材料。顶部第二镀覆材料146经形成到顶部第一镀覆材料144上，使得顶部第二镀覆材料146具有累积层压材料116的预浸(BHP)部分之上的凸块高度148，其中凸块高度148延伸于累积层压材料116的上表面138上方，且凸块高度148在从约0.5μm到约1.3μm的范围内。因此，顶部第二镀覆材料146高于接合指垫114A，从而导致优异线接合针脚拉力值。此外，通过使凸块高度148延伸于上表面138上方来消除较低且不太有用的线接合针脚值。在实施例中，在没有外部电动吸引的情况下进行无电镀覆以形成顶部第一镀覆材料144及顶部第二镀覆材料146中的至少一者。当顶部第二镀覆材料146可具有在上表面138上方测量的凸块高度148时，嵌入式接合指垫114A具有在从约8μm到约16μm的范围内的竖直(Z方向)厚度147。BHP高度148与接合指高度147的比率可具有在从约0.03:1到约0.08:1的范围内的相对高度比。凸块高度148竖直地在累积层压材料116的上表面138上方。
参考图2D，已完成处理以移除第三遮蔽材料140(图2C)，使得在顶部第一镀覆材料144及顶部第二镀覆材料146(图2C)沉积期间由第三遮蔽材料140实现的近似侵入距离142现可称为顶部镀覆材料后缩距离142，其中顶部镀覆材料后缩距离142类似地从接合指垫114A的横向边界测量到至少顶部第二镀覆材料146的横向边界。顶部镀覆材料后缩距离142可在从约1μm到约4μm的范围内。顶部第二镀覆材料146从形成于累积层压材料116中的上表面138处的拐角横向(X方向)后缩在从约1μm到约4μm的范围内的距离。
参考图2E，已完成处理以形成顶部阻焊材料150及图案化底部阻焊材料152。可进行处理以针对顶部阻焊材料150及底部阻焊材料152使用相同材料。顶部阻焊材料150已通过图案化来进一步处理以形成阻焊横向后缩距离154(针对大致在图2E左边的第一顶部接合指线接合垫114A1及大致在图2E的中心右边的后续顶部接合指垫114A2进行说明)，其中阻焊横向后缩距离154可大于顶部镀覆材料后缩距离142。当顶部迹线110A仅可进行裸片侧内连接时，顶部阻焊材料150可覆盖及保护顶部迹线110A。
如图2E中展示，若干接合指垫114A的线接合区段170具有开放场，其中没有顶部阻焊材料150在线接合区段170内。换句话说，在接合线区段170内具有顶部第一镀覆材料144及顶部第二镀覆材料146的接合指垫114A具有仅在外围最邻近线接合区段170的阻焊材料150结构。因此，执行附接接合线166(例如图3)且不桥接顶部第二镀覆材料146处的邻近接合指垫114A之间的接合线材料。在实施例中，阻焊材料后缩距离154在从约4μm到约10μm的范围内。
仍参考图2E，接合指垫114A及顶部第一镀覆材料144的主要部分基本上在累积层压材料116的有机材料的上表面138下方。虽然顶部第二镀覆材料146延伸于累积层压材料116的预浸材料上方，但接合指垫114A、顶部第一镀覆材料144及顶部第二镀覆材料146的主要部分整体基本上在累积层压材料116的有机材料的上表面138下方。
继续参考图2E，底部阻焊材料152也经形成以暴露底部阵列接合垫126及底部通路垫130以实现到主印刷线路板(未说明)(例如到母板)的有用阵列耦合，其中电凸块(未说明)在底部阵列接合垫126及底部通路垫130处将主印刷线路板(未说明)耦合到嵌入式迹线衬底组合件200。两个邻近底部阵列接合垫126之间的横向(X方向)间距可在从约300μm到约400μm的范围内。当底部迹线128仅可进行板侧内连接时，底部阻焊材料152可覆盖及保护底部迹线128。
参考图2F，嵌入式迹线衬底组合件200已经进一步处理以使底部第一镀覆材料156形成到若干底部阵列接合垫126以及底部通路垫130上(说明一种情况)。在实施例中，底部第一镀覆材料156是含镍(Ni)材料，例如电子级镍。底部第一镀覆材料156可填充到底部阵列接合垫126上且填充到底部通路垫130上以竖直地(Z方向)填充横向地在底部阻焊材料152的邻近部分之间的至少一些区域。
仍参考图2F，也已完成处理以使底部第二镀覆材料158形成到底部第一镀覆材料156上。底部第二镀覆材料158可为电子级金(Au)材料。底部第二镀覆材料158可为电子级银(Ag)材料。底部第二镀覆材料158可为电子级金-银合金材料。底部第二镀覆材料158形成到底部第一镀覆材料156上，使得底部第二镀覆材料158可在板侧134处的底部阻焊材料152的竖直极限处或下方(正Z方向)。当如图2F中说明般完成处理时，嵌入式迹线衬底组合件200可称为嵌入式迹线微电子装置封装衬底组合件200。
图2Fi是从图2F取得的区段2Fi的插图放大图。在图2F中说明的处理之后，有机表面保护剂(OSP)材料160形成于接合指垫114A的横向暴露部分之上以及形成于顶部第一镀覆材料144的横向暴露部之上及顶部第二镀覆材料146之上。OSP材料160可为助焊剂型保护材料，其保护暴露金属材料至少直到(例如)线接合到顶部第二镀覆材料146上。OSP材料160的使用促进保护性维持原本可在处理期间暴露导电材料的顶部镀覆材料后缩距离142及阻焊横向后缩距离154中的每一者。
接合指垫114A可具有第一宽度241，其被部分界定为从累积层压材料116的暴露上表面138后缩(X方向)且凹入到累积层压材料116的暴露上表面138下方(Z方向)。顶部第二金属材料146具有第二宽度243，其部分由第一宽度241减去顶部镀覆材料后缩距离142的两倍的差界定。第二宽度243小于第一宽度241，且第二宽度243可在形成顶部第二镀覆材料246的处理参数内、在处理配准参数内基本上以第一宽度241为中心进行测量。
图2G是嵌入式迹线衬底组合件201(例如图2F中描绘的嵌入式迹线衬底组合件200)的插图放大图，其中接合指垫114A可通过顶部阻焊材料150的邻近存在来暴露。不同于图2F(而且图3)中说明的开放线接合区段170，接合指垫114A在两侧(所说明的X方向且还有Y方向)上的存在可定位于裸片侧132处，其中当在例如X-Z横截面中查看时，顶部阻焊材料150在两侧上邻近。嵌入式迹线衬底组合件201的所说明接合指垫114A可具有第一宽度241，其被部分界定为从累积层压材料116的暴露上表面138后缩(X方向)且凹入到累积层压材料116的暴露上表面138下方(Z方向)。顶部第二金属材料146具有第二宽度243，其部分由第一宽度241减去顶部镀覆材料横向后缩距离142的两倍的差界定。第二宽度243小于第一宽度241。第三宽度255部分由第二宽度243加上由与接合指垫114A、顶部第一镀覆材料144及顶部第二镀覆材料146中的每一者邻近且从所述每一者后缩的顶部阻焊材料150产生的阻焊后缩距离154的两倍的总和界定。第三宽度255大于第二宽度243，且第二宽度243可在围绕顶部第二镀覆材料246形成阻焊横向后缩距离154的处理配准参数内基本上以第三宽度255为中心进行测量。
图3是可从图2F中描绘的嵌入式迹线衬底组合件200取得且从所述嵌入式迹线衬底组合件扩展的嵌入式迹线衬底组合件300在根据若干实施例完成线接合之后的简化纵向横截面图。嵌入式迹线衬底组合件300可称为微电子装置封装衬底组合件300。接合线162已附接于接合指垫114A上方，其中接合线162包含物理且冶金地接触顶部第二镀覆材料146的接合指附接部分164。接合线可为金属材料，例如铅基锡焊材料。接合线可为金属材料，例如银基锡焊材料。接合线可为金属材料，例如Au线、Ag线、Au Ag组合、Cu、Cu Pd及线接合材料的任何合金或材料组合。接合线162还具有从接合指附接部分164露出的细长线部分166。在实施例中，在其中接合线162以其它方式从顶部第二镀覆材料146拉开的线接合故障之前，顶部第二镀覆材料146与接合指附接部分164之间的冶金接合允许有用线接合针脚值，例如约1.8克力(gf)的最小值，其是机械抗拉强度(还称为线接合针脚值)。接合线162的接合指附接部分164可具有小于或等于顶部第二镀覆材料146的横向宽度(X方向)的横向宽度(X方向)。此外，在实施例中，接合线162的接合指附接部分164可具有不延伸到触碰包含累积层压材料116的暴露上表面138的累积层压材料116的任何部分的横向宽度(X方向)。因此，维持在邻近顶部线接合指垫114A的中心之间测量的线间隔(L/S)距离168以抵抗原本可因两个邻近接合线162之间的冶金桥接而发生的线接合短路。L/S距离168可在从约10μm到约60μm的范围内。在一些实施例中，L/S距离168可在从约10μm到约60μm的范围内。在一些实施例中，L/S距离168可在从约10μm到约50μm的范围内。在一些实施例中，L/S距离168可在从约10μm到约40μm的范围内。在一些实施例中，L/S距离168可在从约10μm到约30μm的范围内。在一些实施例中，L/S距离168可在从约10μm到约20μm的范围内。在一些实施例中，L/S距离在从约30μm到约50μm的范围内。接合线162的接合指附接部分164具有横向(X方向)宽度，其比邻近接合线162之间的线间隔168小至少80％。邻近底部阵列接合垫126(包含底部通路垫130)之间的线间隔368可在从约400μm到约800μm的范围内。
仍参考图3，接合线162与顶部第二镀覆材料146之间的线接合冶金可促进线接合期间的充分润湿之间的平衡以实现有用线接合针脚值及接合线162的接合指附接部分164的有用横向限制范围以使接合线162的接合指附着部分164不接触累积层压材料116中的任何者且不桥接到邻近接合线162。接合线162可通过使接合线162延伸于嵌入式迹线衬底组合件300到就座于累积层压材料116上方的顶部阻焊材料150的一部分上的微电子装置(例如线接合DRAM装置(例如图4的线接合微电子存储器装置476))之间来附接到电子装置(例如线接合存储器装置)，且DRAM装置(例如图4的线接合微电子存储器装置476)使用接合线162来线接合，因为接合线162电且冶金地接合到顶部第二镀覆材料146，且接合指附接部分164中的任何者不接触暴露上表面138、顶部阻焊材料150或邻近接合线162。
图4是根据若干实施例的耦合到嵌入式迹线衬底组合件401的微电子装置组合件400的简化透视图。若干微电子装置(包含第一线接合微电子存储器装置476及后续线接合微电子存储器装置478)线接合到接合指垫114A及414A的若干存在。第一接合指垫114A可布置于第一接合指垫行171A中，且后续接合指垫414A可布置于后续接合指垫行171B中。所列举的接合指垫114A可类似于图3中说明的接合指垫114A般定位。在实施例中，可相对于图3找到一些接合指垫414A，其在Y方向上在正交于图3中的绘图平面的行中延伸。第一顶部第二镀覆材料146及后续顶部第二镀覆材料446的基本上相同结构耦合于相应第一接合指垫114A及后续接合指垫414A上方。第一接合线162将第一线接合微电子装置476电耦合到第一顶部第二镀覆材料146，且后续接合线462将后续线接合微电子存储器装置478电耦合到后续顶部第二镀覆材料446。相应第一线接合微电子存储器装置476及后续线接合微电子存储器装置478可为DRAM存储器装置：线接合第一微电子存储器装置476及线接合后续微电子存储器装置478。可堆叠比所说明的相应第一线接合微电子存储器装置476及后续线接合微电子存储器装置478更多的线接合微电子装置。在实施例中，堆叠四(4)个线接合微电子装置，包含阻焊材料150上的第一线接合微电子存储器装置476及在第一线接合微电子存储器装置476与后续线接合微电子存储器装置478之间的两(2)个线接合微电子装置。四(4)个堆叠式线接合微电子装置中的每一者可耦合到相应第一到第四行的接合指垫，例如接合指垫114A。在实施例中，堆叠八(8)个堆叠式线接合微电子装置，包含阻焊材料150上的第一线接合微电子存储器装置476及在第一线接合微电子存储器装置476与后续线接合微电子存储器装置478之间的六(6)个线接合微电子存储器装置。八(8)个堆叠式线接合微电子装置中的每一者可耦合到相应第一到第四行的接合指垫，例如接合指垫114A。
仍参考图4，在微电子装置组合件400的电凸块阵列区段172内，倒装芯片微电子装置480及482的堆叠被组装于阻焊材料150上方。在实施例中，单个倒装芯片微电子装置480占用电凸块阵列区段172的覆盖面。倒装芯片装置的堆叠可包含第一倒装芯片微电子装置480及后续倒装芯片微电子装置482。电凸块阵列接合垫444A可在结构上类似于接合指垫114A且可与第一接合指垫行171A及后续接合指垫行171B基本上线性对准。电凸块阵列接合垫444A用虚线说明，因为它们在累积层压材料116内且被至少第一倒装芯片微电子装置480挡住。电凸块阵列接合垫444A还可暴露于电凸块阵列区段172内的暴露上表面138处，类似于线接合区段170内的第一及后续接合指垫114A及414A。在实施例中，电凸块阵列接合垫444A未由阻焊材料158的存在分离(例如图2Fi)。在实施例中，电凸块阵列接合垫414A由阻焊材料158的存在分离(例如图2G)。仍参考图4，至少两个倒装芯片微电子装置480及482彼此上下堆叠于阻焊材料150上方，且第一倒装芯片微电子装置480通过嵌入式迹线衬底组合件401的电凸块阵列区段172中的暴露上表面138来耦合到电凸块接合垫444A。所说明的电凸块阵列接合垫444A通过电凸块(例如图5的电凸块174)耦合到第一倒装芯片微电子装置480，且后续倒装芯片微电子装置482通过在第一倒装芯片微电子装置480内的至少一个穿硅通路(TSV)484来耦合到第一倒装芯片微电子装置480。在实施例中，堆叠四(4)个倒装芯片微电子装置，包含电凸块阵列接合垫444A上方的第一倒装芯片微电子装置480及第一倒装芯片微电子装置480与后续倒装芯片微电子装置482之间的两(2)个倒装芯片微电子装置。在实施例中，堆叠八(8)个堆叠式倒装芯片微电子装置，包含电凸块阵列接合垫444A上方的第一倒装芯片微电子装置480及第一倒装芯片微电子装置480与后续倒装芯片微电子装置482之间的六(6)个倒装芯片微电子装置。
图5是根据本公开的实施例的嵌入式迹线衬底组合件500的一部分的简化纵向横截面图。嵌入式迹线衬底组合件500可具有例如用于线接合微电子装置(例如图4)的线接合区段170及用于倒装芯片组装微电子装置(例如图4)的电凸块阵列区段172。嵌入式迹线衬底组合件500可称为微电子装置封装嵌入式迹线衬底(ETS)组合件500。嵌入式迹线衬底组合件500的电凸块阵列区段172可用于安装微电子装置，例如针对处理器装置(例如图4的第一倒装芯片微电子装置480)，例如中央处理单元、图形处理单元、射频收发器装置或可电且冶金地接合到电凸块阵列区段172内的顶部第二镀覆材料446的其它有用装置。在实施例中，线接合区段170及电凸块阵列区段172彼此不邻近，如由不连续性173说明。类似于图3及4中说明的接合线162，接合线162已附接于线接合区段170内的接合指垫114A上方，其中接合线162包含物理且冶金地接触顶部第二镀覆材料146的接合指附接部分164。接合线162还具有从接合指附接部分164露出的细长线部分166。在实施例中，在其中接合线162从顶部第二镀覆材料146拉出的线接合故障之前，顶部第二镀覆材料146与接合指附接部分164之间的冶金接合允许有用线接合针脚值，其是机械抗拉强度。类似于接合线162，电凸块174物理且冶金地接合到可同时形成为顶部第二镀覆材料146的顶部第二镀覆材料546。在实施例中，电凸块174首先接合到倒装芯片装置(例如图4的第一倒装芯片微电子装置480)上的电凸块阵列，接着电凸块174热压接合(TCB)到电凸块阵列区段172内的顶部第二镀覆材料546。电凸块174还可实现以有用线间隔且在电凸块174中的任何者不接触顶部阻焊材料150的情况下局限于顶部第二镀覆材料546的物理及冶金接合。在实施例中，阻焊材料150不存在于电凸块阵列区段172的内横向边界内，类似于阻焊材料150不存在于线接合区段170的内横向边界内。在实施例中，第一倒装芯片微电子装置(例如图4的第一倒装芯片微电子装置480)安装于电凸块阵列区段172内的电凸块174处，且后续倒装芯片微电子装置(例如图4的后续倒装芯片微电子装置482)安装于第一倒装芯片装置上方，且第一微电子装置480与后续微电子装置482之间的电及信号通信是通过穿硅通路(TSV，例如图4的TSV 484)。
本公开的嵌入式迹线衬底组合件(例如本公开的嵌入式迹线衬底组合件200(图2F)、201(图2G)、300(图3)、401(图4)及500(图5))可包含于本公开的电子系统的实施例中。举例来说，图6是根据本公开的实施例的电子系统600的框图。此电子系统600可包含例如图4中说明的微电子装置组合件400，其可如描述及说明般完全或部分包含于电子系统600。电子系统600可包括(例如)计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数码相机、个人数字助理(PDA)、便携式媒体(例如音乐)播放器、Wi-Fi或蜂窝启用平板电脑(例如(举例来说)或/>平板电脑)、电子书或导航装置等，其中可采用嵌入式迹线衬底组合件200(图2F)、201(图2G)、300(图3)、401(图4)及500(图5)的实施例。电子系统600包含至少一个存储器装置620。存储器装置620可包含例如线接合到本公开的嵌入式迹线衬底组合件200(图2F)、201(图2G)、300(图3)、401(图4)及500(图5)的实施例的一或多个微电子装置。电子系统600可进一步包含作为集成电路的部分的至少一个电子信号处理器装置610(通常称为“微处理器”)。电子信号处理器装置610可包含例如线接合或倒装芯片接合到本公开的嵌入式迹线衬底组合件200(图2F)、201(图2G)、300(图3)、401(图4)及500(图5)的实施例的多个微电子装置中的一或多者。虽然图6中将存储器装置620及电子信号处理器装置610描绘为两(2)个单独装置，但在额外实施例中，具有存储器装置620及电子信号处理器装置610的功能性的单个(例如仅一个)存储器/处理器装置包含于电子系统600中。在此类实施例中，存储器/处理器装置可包含例如线接合或倒装芯片接合到本公开的嵌入式迹线衬底组合件200(图2F)、201(图2G)、300(图3)、401(图4)及500(图5)的实施例的多个微电子装置中的一或多者。处理器装置610及存储器装置620可为中央处理单元的部分，其中存储器装置620包含线接合存储器装置，线接合存储器装置包含裸片上DRAM高速缓存存储器。处理器装置610及存储器装置620可为还可称为分解裸片集成电路的分解裸片组合件610及620的部分，包含处理器装置610及存储器装置620中的至少一者在多于两个装置的分解裸片集成电路组合件中包含超过一个此装置，其中多个微电子装置中的一或多者线接合或倒装芯片接合到本公开的嵌入式迹线衬底组合件200(图2F)、201(图2G)、300(图3)、401(图4)及500(图5)的实施例。此外，分解裸片组合件610及620可用例如嵌入式多互连桥(EMIB)中的桥接材料进行组装，EMIB可在耦合到EMIB的裸片中的一者中包含至少一个TSV互连件。
电子系统600可进一步包含用于由用户将信息输入到电子系统600中的一或多个输入装置630，例如(举例来说)鼠标或其它指向装置、键盘、触摸垫、按钮或控制面板。电子系统600可进一步包含用于将信息(例如视觉或音频输出)输出给用户的一或多个输出装置640，例如(举例来说)监视器、显示器、打印机、音频输出插孔及/或扬声器。在一些实施例中，输入装置630及输出装置640可构成既可用于将信息输入到电子系统600又可用于将视觉信息输出给用户的单个触摸屏装置。输入装置630及输出装置640可与存储器装置620及电子信号处理器装置610中的一或多者电连通。
处理嵌入式迹线衬底组合件实施例可通过参考图7及8进行说明。图7是图1A到2G中说明的结构及装置的方法实施例的简化工艺流程图。来自图1A到2G的参考数字可见于以下方法实施例描述中。公开一种形成嵌入式迹线衬底组合件的方法。在710处，方法包含在载体晶片102上方的导电临时层104上形成顶部迹线110、通路触点112及顶部接合指垫114。在712处，方法包含形成穿过累积层压材料116的通路122，其中累积层压材料116覆盖顶部迹线110及顶部接合指垫114。在714处，方法包含在累积层压材料116的裸片侧132处的金属种子材料118上形成底部阵列接合垫126、底部迹线128及底部通路垫130，其中形成底部通路垫130还包括在通路触点112上形成底部通路垫130。在716处，方法包含使顶部迹线、顶部通路触点112及顶部接合指垫114凹入到裸片侧132处的累积层压材料116的上表面138下方。在718处，方法包含在顶部接合指垫114A上形成顶部第一镀覆材料144且进一步包括在顶部第一镀覆材料144上形成顶部第二镀覆材料146，其中顶部接合指垫114A具有第一横向尺寸，其中顶部第一镀覆材料144及顶部第二镀覆材料146中的每一者具有小于第一横向尺寸的第二横向尺寸，且其中顶部第二镀覆材料146延伸于累积层压材料116的上表面138上方。
在720处，方法进一步包含将顶部阻焊材料150图案化于裸片侧132上以界定线接合区段170，其中顶部阻焊材料150从至少一个顶部第二镀覆材料146横向后缩，且其中图案化顶部阻焊材料150还覆盖顶部迹线110。在722处，方法进一步包含：在累积层压材料116的板侧134处的底部阵列接合垫126及底部通路垫130上形成底部第一镀覆材料156，其中板侧134与裸片侧132相对；及在板侧134处的底部第一镀覆材料156上形成底部第二镀覆材料158，其中底部阵列接合垫126及底部通路垫130由图案化底部阻焊材料152隔开，且其中图案化底部阻焊材料152覆盖底部迹线128。
图8是附接接合线162(例如图2Fi、2G及3)的方法的简化工艺流程图。在810处，方法包含将接合线162附接于顶部接合指垫114A上方且附接到顶部第二镀覆材料146上，其中顶部第二镀覆材料146延伸于累积层压材料116的上表面138上方，且其中顶部第二镀覆材料146具有小于顶部接合指垫114A的横向宽度。在808处，方法可首先开始于首先移除有机表面保护剂(OSP)材料160或在线接合期间在使用OSP材料160作为保护材料时附接接合线162。
所公开的实施例说明衬底组合件的小型化技术，其中解决了在邻近接合线之间不桥接的情况下充分减小间隔的接合线线间隔(L/S)问题。而且，随着衬底组合件小型化，解决了有用线接合针脚值的问题，其中公开线接合故障之前的有用机械抗拉强度。
因此，公开一种嵌入式迹线衬底组合件，其包括：累积层压材料，其包括：裸片侧，其包含上表面；及板侧，其与所述裸片侧相对；阻焊材料，其在所述累积层压材料的所述裸片侧的所述上表面上；接合指垫，其在所述裸片侧处通过所述累积层压材料暴露且具有第一横向宽度；顶部第一镀覆材料，其在所述接合指垫上，所述顶部第一镀覆材料包括与所述累积层压材料的所述上表面基本上共面的顶面；顶部第二镀覆材料，其在所述顶部第一镀覆材料上且具有小于所述第一横向宽度的第二横向宽度，所述顶部第一镀覆材料包含上覆于所述累积层压材料的所述裸片侧的所述上表面的顶面；及线接合区段，其包括所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料，所述阻焊材料从所述累积层压材料的所述裸片侧的所述上表面的一部分且从所述接合指垫后缩。
因此，还公开一种微电子装置组合件，其包括：微电子装置，其线接合到嵌入式迹线衬底组合件，所述嵌入式迹线衬底组合件包括：累积层压材料，其包括：板侧；及裸片侧，其与所述板侧相对且包含上表面；阻焊材料，其在所述裸片侧上的所述上表面处；接合指垫，其在所述裸片侧处通过所述累积层压材料暴露，所述接合指垫具有第一横向宽度；顶部第一镀覆材料，其在所述接合指垫上且包括与所述累积层压材料的所述裸片侧的所述上表面基本上共面的顶面；顶部第二镀覆材料，其在所述顶部第一镀覆材料上且具有小于所述第一横向宽度的第二横向宽度，所述顶部第一镀覆材料包含在所述累积层压材料的所述裸片侧的所述上表面上方的顶面；线接合区段，其包括所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料，其中所述阻焊材料仅在外围邻近所述线接合区段；及接合线，其将所述微电子装置耦合到所述顶部第二镀覆材料。
因此，还公开一种形成嵌入式迹线衬底组合件的工艺，其包括：将遮蔽材料图案化于累积层压材料的上表面及接合指垫上以形成与所述接合指垫的一部分重叠的图案化遮蔽材料，所述接合指垫具有第一横向宽度；在所述接合指垫上形成第一顶部镀覆材料到所述累积层压材料的所述上表面的高度；在所述第一顶部镀覆材料上形成第二顶部镀覆材料，所述第二顶部镀覆材料至少部分在所述累积层压材料的所述上表面上方且具有小于所述接合指垫的所述第一横向宽度的第二横向宽度；移除所述图案化遮蔽材料；及在所述上表面上形成顶部阻焊材料以界定线接合区段，所述顶部阻焊材料仅在外围邻近所述线接合区段。
因此，还公开一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；存储器装置，其可操作地耦合到所述处理器装置；及嵌入式迹线衬底组合件，其包括：累积层压材料，其包括：裸片侧，其具有上表面；及板侧，其与所述裸片侧相对；阻焊材料，其在所述累积层压材料的所述裸片侧的所述上表面上；接合指垫，其在所述裸片侧处通过所述累积层压材料暴露且各自具有第一横向宽度；顶部第一镀覆材料，其在所述接合指垫上且具有与所述累积层压材料的裸片侧的所述上表面基本上共面的顶面；顶部第二镀覆材料，其在所述顶部第一镀覆材料上且具有小于所述接合指垫中的每一者的所述第一横向宽度的第二横向宽度，所述顶部第一镀覆材料具有竖直上覆于所述累积层压材料的所述裸片侧的所述上表面的顶面；及线接合区段，其包括所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料，所述阻焊材料从所述上表面的一部分且从所述接合指垫后缩，且所述阻焊材料仅在外围邻近所述线接合区段。
下文陈述本公开的额外非限制性实例实施例。
实施例1：一种嵌入式迹线衬底组合件，其包括：累积层压材料，其包括：裸片侧，其包含上表面；及板侧，其与所述裸片侧相对；阻焊材料，其在所述累积层压材料的所述裸片侧的所述上表面上；接合指垫，其在所述裸片侧处通过所述累积层压材料暴露且具有第一横向宽度；顶部第一镀覆材料，其在所述接合指垫上，所述顶部第一镀覆材料包括与所述累积层压材料的所述上表面基本上共面的顶面；顶部第二镀覆材料，其在所述顶部第一镀覆材料上且具有小于所述第一横向宽度的第二横向宽度，所述顶部第一镀覆材料包含上覆于所述累积层压材料的所述裸片侧的所述上表面的顶面；及线接合区段，其包括所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料，所述阻焊材料从所述累积层压材料的所述裸片侧的所述上表面的一部分且从所述接合指垫后缩。
实施例2：根据实施例1所述的嵌入式迹线衬底组合件，其中所述阻焊材料仅在外围邻近所述线接合区段。
实施例3：根据实施例1及2中的一个实施例所述的嵌入式迹线衬底组合件，其中：所述顶部第一镀覆材料包括镍材料；且所述顶部第二镀覆材料包括金材料。
实施例4：根据实施例3所述的嵌入式迹线衬底组合件，其中上覆于所述累积层压材料的所述上表面的所述顶部第二镀覆材料的一部分具有在从约0.5μm到约1.33μm的范围内的高度。
实施例5：根据实施例3所述的嵌入式迹线衬底组合件，其中所述顶部第二镀覆材料及所述接合指垫具有在从约0.03:1到约0.08:1的范围内的相对高度比。
实施例6：根据实施例1到5中任一实施例所述的嵌入式迹线衬底组合件，其中所述接合指垫隔开在从约10μm到约50μm的范围内的线间隔距离。
实施例7：根据实施例1到5中任一实施例所述的嵌入式迹线衬底组合件，其中所述接合指垫隔开一线间隔距离，且进一步包括接触所述顶部第二镀覆材料的接合线，所述接合线包括：接合指附接部分，其物理且冶金地接触所述顶部第二镀覆材料，所述接合指附接部分具有小于所述线间隔距离的横向宽度。
实施例8：根据实施例1到5中任一实施例所述的嵌入式迹线衬底组合件，其中所述接合指垫隔开一线间隔距离，且进一步包括接触所述顶部第二镀覆材料的接合线，所述接合线包括：接合指附接部分，其接触所述顶部第二镀覆材料，所述接合指附接部分具有小于或等于所述第二横向宽度的横向宽度。
实施例9：根据实施例1到8中任一实施例所述的嵌入式迹线衬底组合件，其进一步包括：迹线，其在所述裸片侧上且至少部分由所述阻焊材料囊封；顶部通路触点，其在所述裸片侧上；及穿衬底填充通路，其包括：底部通路垫部分，其在所述板侧上；及穿衬底部分，其接触所述顶部通路触点。
实施例10：一种微电子装置组合件，其包括：微电子装置，其线接合到嵌入式迹线衬底组合件，所述嵌入式迹线衬底组合件包括：累积层压材料，其包括：板侧；及裸片侧，其与所述板侧相对且包含上表面；阻焊材料，其在所述裸片侧上的所述上表面处；接合指垫，其在所述裸片侧处通过所述累积层压材料暴露，所述接合指垫具有第一横向宽度；顶部第一镀覆材料，其在所述接合指垫上且包括与所述累积层压材料的所述裸片侧的所述上表面基本上共面的顶面；顶部第二镀覆材料，其在所述顶部第一镀覆材料上且具有小于所述第一横向宽度的第二横向宽度，所述顶部第一镀覆材料包含在所述累积层压材料的所述裸片侧的所述上表面上方的顶面；线接合区段，其包括所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料，其中所述阻焊材料仅在外围邻近所述线接合区段；及接合线，其将所述微电子装置耦合到所述顶部第二镀覆材料。
实施例11：根据实施例10所述的微电子装置组合件，其中：所述顶部第一镀覆材料包括镍材料；所述顶部第二镀覆材料包括金材料，且所述累积层压材料的所述裸片侧的所述上表面上方的所述顶部第二镀覆材料的一部分具有在从约1μm到约3μm的范围内的高度；且所述接合指垫隔开在从约10μm到约50μm的范围内的线间隔距离。
实施例12：根据实施例11所述的微电子装置组合件，其中所述顶部第二镀覆材料及所述接合指垫具有在从约0.03:1到约0.08:1的范围内的相对高度比。
实施例13：根据实施例11所述的微电子装置组合件，其中所述微电子装置包括线接合到第一接合指垫行的第一线接合存储器装置，且进一步包括：后续线接合微电子装置，其在所述第一线接合存储器装置上方且线接合到与所述第一接合指垫行基本上平行定位的后续接合指行。
实施例14：根据实施例10所述的微电子装置组合件，其进一步包括：电凸块区段，其在所述嵌入式迹线衬底组合件上且包括在所述裸片侧处通过所述累积层压材料暴露的接合指垫，所述接合指垫具有第一横向宽度；顶部第一镀覆材料，其在所述接合指垫上且包括与所述累积层压材料的所述裸片侧的所述上表面基本上共面的顶面；及顶部第二镀覆材料，其在所述顶部第一镀覆材料上且具有小于所述第一横向宽度的第二横向宽度，所述顶部第一镀覆材料具有在所述累积层压材料的所述裸片侧的所述上表面上方的顶面。
实施例15：一种形成嵌入式迹线衬底组合件的工艺，其包括：将遮蔽材料图案化于累积层压材料的上表面及接合指垫上以形成与所述接合指垫的一部分重叠的图案化遮蔽材料，所述接合指垫具有第一横向宽度；在所述接合指垫上形成第一顶部镀覆材料到所述累积层压材料的所述上表面的高度；在所述第一顶部镀覆材料上形成第二顶部镀覆材料，所述第二顶部镀覆材料至少部分在所述累积层压材料的所述上表面上方且具有小于所述接合指垫的所述第一横向宽度的第二横向宽度；移除所述图案化遮蔽材料；在所述上表面上形成顶部阻焊材料以界定线接合区段，所述顶部阻焊材料仅在外围邻近所述线接合区段。
实施例16：根据实施例15所述的工艺，其进一步包括将微电子装置线接合到所述接合指垫。
实施例17：一种电子系统，其包括：输入装置；输出装置；处理器装置，其可操作地耦合到所述输入装置及所述输出装置；存储器装置，其可操作地耦合到所述处理器装置；及嵌入式迹线衬底组合件，其包括：累积层压材料，其包括：裸片侧，其具有上表面；及板侧，其与所述裸片侧相对；阻焊材料，其在所述累积层压材料的所述裸片侧的所述上表面上；接合指垫，其在所述裸片侧处通过所述累积层压材料暴露且各自具有第一横向宽度；顶部第一镀覆材料，其在所述接合指垫上且具有与所述累积层压材料的所述裸片侧的所述上表面基本上共面的顶面；顶部第二镀覆材料，其在所述顶部第一镀覆材料上且具有小于所述接合指垫中的每一者的所述第一横向宽度的第二横向宽度，所述顶部第一镀覆材料具有竖直上覆于所述累积层压材料的所述裸片侧的所述上表面的顶面；及线接合区段，其包括所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料，所述阻焊材料从所述上表面的一部分且从所述接合指垫后缩，且所述阻焊材料仅在外围邻近所述线接合区段。
实施例18：根据实施例17所述的电子系统，其中：所述存储器装置线接合耦合到所述线接合区段内的所述嵌入式迹线衬底组合件；且所述处理器装置倒装芯片地耦合到电凸块区段内的所述嵌入式迹线衬底组合件。
实施例19：根据实施例18所述的电子系统，其中所述存储器装置包括线接合到第一行接合指垫、顶部第一镀覆材料及顶部第二镀覆材料的第一线接合存储器装置，进一步包括：第二线接合存储器装置，其在所述第一线接合存储器装置上方，所述第二线接合存储器装置线接合到后续行接合指垫、顶部第一镀覆材料及顶部第二镀覆材料。
实施例20：根据实施例18所述的电子系统，其中所述存储器装置包括线接合到第一行接合指垫、顶部第一镀覆材料及顶部第二镀覆材料的第一线接合存储器装置，且进一步包括：第二线接合存储器装置，其在所述第一线接合存储器装置上方，所述第二线接合存储器装置线接合到后续行接合指垫、顶部第一镀覆材料及顶部第二镀覆材料；及额外处理器装置，其在所述处理器装置上方且通过所述处理器装置中的穿硅通路来倒装芯片地耦合到所述处理器装置。
虽然本公开可接受各种修改及替代形式，但图式中已通过实例展示且本文中已详细描述特定实施例。然而，本公开不限于所公开的特定形式。确切来说，本公开将涵盖落于所附权利要求书及其合法等效物的范围内的所有修改、等效物及替代物。

Claims (20)

1.一种嵌入式迹线衬底组合件，其包括：
累积层压材料，其包括：
裸片侧，其包含上表面；及
板侧，其与所述裸片侧相对；
阻焊材料，其在所述累积层压材料的所述裸片侧的所述上表面上；
接合指垫，其在所述裸片侧处通过所述累积层压材料暴露且具有第一横向宽度；
顶部第一镀覆材料，其在所述接合指垫上，所述顶部第一镀覆材料包括与所述累积层压材料的所述上表面基本上共面的顶面；
顶部第二镀覆材料，其在所述顶部第一镀覆材料上且具有小于所述第一横向宽度的第二横向宽度，所述顶部第一镀覆材料包含上覆于所述累积层压材料的所述裸片侧的所述上表面的顶面；及
线接合区段，其包括所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料，所述阻焊材料从所述累积层压材料的所述裸片侧的所述上表面的一部分且从所述接合指垫后缩。
2.根据权利要求1所述的嵌入式迹线衬底组合件，其中所述阻焊材料仅在外围邻近所述线接合区段。
3.根据权利要求1所述的嵌入式迹线衬底组合件，其中：
所述顶部第一镀覆材料包括镍材料；且
所述顶部第二镀覆材料包括金材料。
4.根据权利要求3所述的嵌入式迹线衬底组合件，其中上覆于所述累积层压材料的所述上表面的所述顶部第二镀覆材料的一部分具有在从约0.5μm到约1.33μm的范围内的高度。
5.根据权利要求3所述的嵌入式迹线衬底组合件，其中所述顶部第二镀覆材料及所述接合指垫具有在从约0.03:1到约0.08:1的范围内的相对高度比。
6.根据权利要求1到5中任一权利要求所述的嵌入式迹线衬底组合件，其中所述接合指垫隔开在从约10μm到约50μm的范围内的线间隔距离。
7.根据权利要求1到5中任一权利要求所述的嵌入式迹线衬底组合件，其中所述接合指垫隔开一线间隔距离，且所述嵌入式迹线衬底组合件进一步包括接触所述顶部第二镀覆材料的接合线，所述接合线包括：
接合指附接部分，其物理且冶金地接触所述顶部第二镀覆材料，所述接合指附接部分具有小于所述线间隔距离的横向宽度。
8.根据权利要求1到5中任一权利要求所述的嵌入式迹线衬底组合件，其中所述接合指垫隔开一线间隔距离，且所述嵌入式迹线衬底组合件进一步包括接触所述顶部第二镀覆材料的接合线，所述接合线包括：
接合指附接部分，其接触所述顶部第二镀覆材料，所述接合指附接部分具有小于或等于所述第二横向宽度的横向宽度。
9.根据权利要求1到5中任一权利要求所述的嵌入式迹线衬底组合件，其进一步包括：
迹线，其在所述裸片侧上且至少部分由所述阻焊材料囊封；
顶部通路触点，其在所述裸片侧上；及
穿衬底填充通路，其包括：
底部通路垫部分，其在所述板侧上；及
穿衬底部分，其接触所述顶部通路触点。
10.一种微电子装置组合件，其包括：
微电子装置，其线接合到嵌入式迹线衬底组合件，所述嵌入式迹线衬底组合件包括：
累积层压材料，其包括：
板侧；及
裸片侧，其与所述板侧相对且包含上表面；
阻焊材料，其在所述裸片侧上的所述上表面处；
接合指垫，其在所述裸片侧处通过所述累积层压材料暴露，所述接合指垫具有第一横向宽度；
顶部第一镀覆材料，其在所述接合指垫上且包括与所述累积层压材料的所述裸片侧的所述上表面基本上共面的顶面；
顶部第二镀覆材料，其在所述顶部第一镀覆材料上且具有小于所述第一横向宽度的第二横向宽度，所述顶部第一镀覆材料包含在所述累积层压材料的所述裸片侧的所述上表面上方的顶面；
线接合区段，其包括所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料，其中所述阻焊材料仅在外围邻近所述线接合区段；及
接合线，其将所述微电子装置耦合到所述顶部第二镀覆材料。
11.根据权利要求10所述的微电子装置组合件，其中：
所述顶部第一镀覆材料包括镍材料；
所述顶部第二镀覆材料包括金材料，且所述累积层压材料的所述裸片侧的所述上表面上方的所述顶部第二镀覆材料的一部分具有在从约1μm到约3μm的范围内的高度；且
所述接合指垫隔开在从约10μm到约50μm的范围内的线间隔距离。
12.根据权利要求11所述的微电子装置组合件，其中所述顶部第二镀覆材料及所述接合指垫具有在从约0.03:1到约0.08:1的范围内的相对高度比。
13.根据权利要求11所述的微电子装置组合件，其中所述微电子装置包括线接合到第一接合指垫行的第一线接合存储器装置，且所述微电子装置组合件进一步包括：
后续线接合微电子装置，其在所述第一线接合存储器装置上方且线接合到与所述第一接合指垫行基本上平行定位的后续接合指行。
14.根据权利要求10所述的微电子装置组合件，其进一步包括：
电凸块区段，其在所述嵌入式迹线衬底组合件上且包括在所述裸片侧处通过所述累积层压材料暴露的接合指垫，所述接合指垫具有第一横向宽度；
顶部第一镀覆材料，其在所述接合指垫上且包括与所述累积层压材料的所述裸片侧的所述上表面基本上共面的顶面；及
顶部第二镀覆材料，其在所述顶部第一镀覆材料上且具有小于所述第一横向宽度的第二横向宽度，所述顶部第一镀覆材料具有在所述累积层压材料的所述裸片侧的所述上表面上方的顶面。
15.一种形成嵌入式迹线衬底组合件的工艺，其包括：
将遮蔽材料图案化于累积层压材料的上表面及接合指垫上以形成与所述接合指垫的一部分重叠的图案化遮蔽材料，所述接合指垫具有第一横向宽度；
在所述接合指垫上形成第一顶部镀覆材料到所述累积层压材料的所述上表面的高度；
在所述第一顶部镀覆材料上形成第二顶部镀覆材料，所述第二顶部镀覆材料至少部分在所述累积层压材料的所述上表面上方且具有小于所述接合指垫的所述第一横向宽度的第二横向宽度；
移除所述图案化遮蔽材料；
在所述上表面上形成顶部阻焊材料以界定线接合区段，所述顶部阻焊材料仅在外围邻近所述线接合区段。
16.根据权利要求15所述的工艺，其进一步包括将微电子装置线接合到所述接合指垫。
17.一种电子系统，其包括：
输入装置；
输出装置；
处理器装置，其可操作地耦合到所述输入装置及所述输出装置；
存储器装置，其可操作地耦合到所述处理器装置；及
嵌入式迹线衬底组合件，其包括：
累积层压材料，其包括：
裸片侧，其具有上表面；及
板侧，其与所述裸片侧相对；
阻焊材料，其在所述累积层压材料的所述裸片侧的所述上表面上；
接合指垫，其在所述裸片侧处通过所述累积层压材料暴露且各自具有第一横向宽度；
顶部第一镀覆材料，其在所述接合指垫上且具有与所述累积层压材料的所述裸片侧的所述上表面基本上共面的顶面；
顶部第二镀覆材料，其在所述顶部第一镀覆材料上且具有小于所述接合指垫中的每一者的所述第一横向宽度的第二横向宽度，所述顶部第一镀覆材料具有竖直上覆于所述累积层压材料的所述裸片侧的所述上表面的顶面；及
线接合区段，其包括所述接合指垫的行、所述顶部第一镀覆材料及所述顶部第二镀覆材料，
所述阻焊材料从所述上表面的一部分且从所述接合指垫后缩，且
所述阻焊材料仅在外围邻近所述线接合区段。
18.根据权利要求17所述的电子系统，其中：
所述存储器装置线接合耦合到所述线接合区段内的所述嵌入式迹线衬底组合件；且
所述处理器装置倒装芯片地耦合到电凸块区段内的所述嵌入式迹线衬底组合件。
19.根据权利要求18所述的电子系统，其中所述存储器装置包括线接合到第一行接合指垫、顶部第一镀覆材料及顶部第二镀覆材料的第一线接合存储器装置，所述电子系统进一步包括：
第二线接合存储器装置，其在所述第一线接合存储器装置上方，所述第二线接合存储器装置线接合到后续行接合指垫、顶部第一镀覆材料及顶部第二镀覆材料。
20.根据权利要求18所述的电子系统，其中所述存储器装置包括线接合到第一行接合指垫、顶部第一镀覆材料及顶部第二镀覆材料的第一线接合存储器装置，且所述电子系统进一步包括：
第二线接合存储器装置，其在所述第一线接合存储器装置上方，所述第二线接合存储器装置线接合到后续行接合指垫、顶部第一镀覆材料及顶部第二镀覆材料；及
额外处理器装置，其在所述处理器装置上方且通过所述处理器装置中的穿硅通路来倒装芯片地耦合到所述处理器装置。
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