CN117669441B - 待测设计的接口时序检查方法、装置和电子设备 - Google Patents

Abstract

本申请公开了一种待测设计的接口时序检查方法、装置和电子设备，属于计算机领域。该方法包括：目标设备中的时序生成器获取无时序信号；所述时序生成器基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；所述时序生成器将所述第一目标时序信号输入待测设计；目标设备中的时序检查器接收所述待测设计输出的第二目标时序信号；所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。

Description

待测设计的接口时序检查方法、装置和电子设备

技术领域

本申请属于计算机领域，具体涉及一种待测设计的接口时序检查方法、装置和电子设备。

背景技术

近年来，通信芯片在我们的生活中得到了广泛的应用，例如在手机、电脑或电视等都会使用到。而在芯片进行正式流片之前，都需要进行时序检查。因此，芯片的时序检查是一个值得关注的话题。

相关技术中常常通过人工在波图上进行时序检查，这种检查方式费时费力，并且存在人工检查出错概率较大的问题。

发明内容

本申请实施例提供一种待测设计的接口时序检查方法、装置和电子设备，能够解决相关技术存在人工检查出错概率较大问题。

第一方面，本申请实施例提供了一种待测设计的接口时序检查方法，包括：

目标设备中的时序生成器获取无时序信号；

所述时序生成器基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；

所述时序生成器将所述第一目标时序信号输入待测设计；

目标设备中的时序检查器接收所述待测设计输出的第二目标时序信号；

所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。

第二方面，本申请实施例提供了一种待测设计的接口时序检查装置，包括：

时序生成器，用于获取无时序信号；基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；将所述第一目标时序信号输入待测设计；

时序检查器，用于接收所述待测设计输出的第二目标时序信号；对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。

第三方面，本申请实施例提供了一种电子设备，该电子设备包括处理器和存储器，所述存储器存储可在所述处理器上运行的程序或指令，所述程序或指令被所述处理器执行时实现如第一方面所述的方法的步骤。

第四方面，本申请实施例提供了一种计算机可读存储介质，该计算机可读存储介质上存储程序或指令，所述程序或指令被执行时实现如第一方面所述的方法的步骤。

本申请实施例提供的上述至少一个技术方案可以达到如下技术效果：

在本申请实施例中，目标设备中的时序生成器获取无时序信号；所述时序生成器基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；所述时序生成器将所述第一目标时序信号输入待测设计；目标设备中的时序检查器接收所述待测设计输出的第二目标时序信号；所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。如此，可通过时序生成器基于无时序信号，获取第一目标时序信号，所述第一目标时序信号为有时序的信号；在将所述第一目标时序信号输入待测设计之后，时序检查器可对待测设计输出的第二目标时序信号进行检查，整个过程由目标设备执行，无需人工介入，解决了相关技术存在人工检查出错概率较大的问题。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。

图1是本申请实施例提供的一种待测设计的接口时序检查方法的流程图；

图2是本申请实施例提供的一种待测设计的接口时序检查方法的示意图；

图3是本申请实施例提供的一种待测设计的接口时序检查方法的流程图；

图4是本申请实施例提供的一种应用于介质独立接口（Media IndependentInterface，MII）时生成第一目标时序信号的信号波图；

图5是本申请实施例提供的一种待测设计的接口时序检查方法的流程图；

图6是本申请实施例提供的一种应用于精简千兆介质无关接口（Reduced GigabitMedia Independent Interface，RGMII）时生成第一目标时序信号的信号波图；

图7是本申请实施例提供的一种待测设计的接口时序检查方法的流程图；

图8是本申请实施例提供的一种待测设计的接口时序检查方法的完整流程图；

图9是本申请实施例提供的一种待测设计的接口时序检查方法的总体构思图；

图10是本申请实施例提供的一种待测设计的接口时序检查装置的结构框图；

图11是本申请实施例提供的一种电子设备的结构框图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施，且“第一”、“第二”等所区分的对象通常为一类，并不限定对象的个数，例如第一对象可以是一个，也可以是多个。此外，说明书以及权利要求中“和/或”表示所连接对象的至少其中之一，字符“/”，一般表示前后关联对象是一种“或”的关系。

因此，以下对在附图中提供的本发明的实施例的详细描述并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本申请实施例提供的待测设计的接口时序检查方法应用于待测设计接口的时序检查，特别地，可应用于芯片之间接口的时序检查中，例如可对芯片的PIN管脚进行时序检查。

本申请实施例提供的待测设计的接口时序检查方法可以由目标设备执行，其中，目标设备可以是一台电子设备，也可以是多台电子设备。也就是说，本申请实施例提供的待测设计的接口时序检查方法可以由一台电子设备执行，其中，所述电子设备例如可以为诸如台式电脑、笔记本电脑、手机、平板等终端设备，也可以为服务器，比如独立的物理服务器、由多个服务器组成的服务器集群以及能够进行云计算的云服务器。在本申请实施例提供的待测设计的接口时序检查方法由多台电子设备执行的情况下，这多台电子设备可形成服务集群，它们相互配合完成各个步骤。

下面结合附图，通过具体的实施例及其应用场景对本申请实施例提供的待测设计的接口时序检查方法进行详细地说明。

请参见图1和图2，图1为本申请实施例提供的一种待测设计的接口时序检查方法的流程图，图2为本申请实施例提供的一种待测设计的接口时序检查方法的示意图。以下将结合图1和图2来进行描述。如图1所示，该方法包括以下步骤：

步骤110：目标设备中的时序生成器获取无时序信号；

在本申请实施例中，如图2所示，所述目标设备可包括时序生成器和时序检查器。可通过所述目标设备对待测设计进行时序检查，其中，所述待测设计可包括芯片（例如通信芯片）。需要注意的是，若所述待测设计为通信芯片，待测设计的接口可为所述通信芯片封装后的PIN管脚。所述时序生成器可用于获取无时序信号，并可将所述无时序信号转换为有时序信号。所述时序检查器可用于检查信号是否满足时序设计要求。所述无时序信号为时钟信号与数据完全对齐的信号。所述无时序信号可通过人为具体设定，也可以通过其他电子设备生成。可例如图2中的激励产生器，所述激励产生器可用于生成无时序信号。需要注意的是，图2中的激励产生器仅为示例，可以由其他设备生成无时序信号。

步骤120：所述时序生成器基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；

在本申请实施例中，根据实际情况，在待测设计内部进行数据传输的过程中，从待测设计的接口到内部触发器，存在一定的延时。待测设计的设计规格书中会据此指定预设值，用于检查所述待测设计的时序是否存在问题。若对待测设计检查得到的结果与预设值一致，可认为所述待测设计符合设计预期，若检查得到的结果与预设值不一致，可认为所述待测设计不符合设计预期。所述第一目标时序信号可以为时钟信号与数据之间存在偏移的信号。

在本申请实施例中，由于所述待测设计在实现时存在一定的时序设计要求，所述时序生成器获取第一目标时序信号的目的就是检查所述待测设计，是否达到时序设计要求。检查的过程可通过时序检查器完成，可检查所述第一目标时序信号输入所述待测设计后的输出信号，确定是否满足待测设计的时序设计要求。

在本申请的一个实施例中，步骤120中所述时序生成器基于所述无时序信号，获取第一目标时序信号，可包括：所述时序生成器基于所述无时序信号，获取第一时序信号；所述第一时序信号为有时序的信号；若所述待测设计处于非有效数据采样期间，所述时序生成器随机改变所述第一时序信号的值，得到第二时序信号，并将所述第二时序信号确定为所述第一目标时序信号。

在本申请实施例中，所述非有效数据采样期间可以为待测设计不进行数据采样的时间周期。例如，若所述待测设计为上升沿采样类型，除了所述待测设计在上升沿进行数据采样以及数据稳定的时间周期，其他时间周期可以为非有效数据采样期间。对于非有效数据采样期间，对于第一时序信号的改变，所述待测设计应该不会对此作出响应。

在本申请实施例中，可通过在非有效数据采样期间对第一时序信号进行随机改变。例如，可随机挑选非有效数据采样期间的某一时刻或者某一时间段，对所述时刻或所述时间段内的第一时序信号进行取反，取反后的第一时序信号可确定为第二时序信号，可将所述第二时序信号确定为第一目标时序信号，并输入待测设计。如此，对非有效数据采样期间的第一时序信号进行随机改变，可将随机改变的结果输入待测设计，通过待测设计的检查结果，来确定所述待测设计是否响应所述改变，若所述待测设计响应所述改变，可认为所述待测设计存在问题；若所述待测设计不响应所述改变，可认为所述待测设计不存在问题，可进一步验证所述待测设计的鲁棒性，可提高验证的完备性。

步骤130：所述时序生成器将所述第一目标时序信号输入待测设计；

在本申请实施例中，如图2所示，可通过所述时序生成器，得到第一目标时序信号，并将所述第一目标时序信号输入所述待测设计，所述待测设计内部会对所述第一目标时序信号进行处理以及传输。

步骤140：目标设备中的时序检查器接收所述待测设计输出的第二目标时序信号；

在本申请实施例中，如图2所示，在所述待测设计对所述第一目标时序信号进行处理之后，处理得到的第二目标时序信号可向所述时序检查器传输。

步骤150：所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。

在本申请实施例中，所述待测设计的设计规格书存在预设参数值，所述预设参数值可以有一个或多个，例如输出延时。可通过所述预设参数值，来对所述待测设计输出的第二目标时序信号进行检查。通过检查得到的结果，可判断所述待测设计是否符合设计标准。具体地，若所述第二目标时序信号为上升沿输出，所述时序检查器会检查上升沿和所述第二目标时序信号之间的时间关系，来确定所述待测设计是否存在不符合时序设计标准的问题；若所述第二目标时序信号为下降沿输出，所述时序检查器会检查下降沿和所述第二目标时序信号之间的时间关系，来确定所述待测设计是否存在不符合时序设计标准的问题；若所述待测设计在上升沿和下降沿均会输出第二目标时序信号，所述时序检查器会检查上升沿和第二目标时序信号之间的时间关系，以及下降沿和第二目标时序信号之间的时间关系，来确定所述待测设计是否存在不符合时序设计标准的问题。

示例性地，在本申请的一个实施例中，步骤140中所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果，可包括：所述时序检查器对所述第二目标时序信号进行过滤检查，将不符合预期的指定信号按照时间先后顺序输出在仿真文件中，并附上指定信号不符合预期的原因，得到所述待测设计的时序检查结果；所述时序检查结果包括所述仿真文件中不符合预期的指定信号以及指定信号不符合预期的原因。

在本申请实施例中，所述时序检查器可根据所述预设参数值来判断所述待测设计的输出信号是否符合时序设计要求。在对所述第二目标时序信号进行过滤检查的过程中，可实时地将不符合预期的指定信号按照时间先后顺序输出在仿真文件中。所述过滤检查的方式可以为采用时序检查函数进行检查，所述时序检查函数可建立在所述时序检查器内部，所述时序检查函数可例如Verilog硬件描述语言中内建的建立时间检查函数和保持时间检查函数。

在本申请实施例中，所述指定信号可包括所述第二目标时序信号，和/或，所述第二目标时序信号对应的无时序信号。可通过所述时序检查函数筛选出不符合预设参数值的第二目标时序信号，可将所述指定信号输出到仿真文件中，所述时间先后顺序可参照所述无时序信号输入所述时序生成器的时间顺序。同时，可通过对所述时序检查函数的结果分析所述指定信号不符合预期的原因，并可将所述不符合预期的原因输出在所述仿真文件中。如图2所示，可将所述待测设计的时序检查结果输出到所述结果监视器，方便管理人员查看。需要注意的是，图2中所述结果监视器仅为示例，可根据实际情况进行调整。如此，可通过所述仿真文件，对待测设计中存在问题的地方进行精确定位，有利于对所述待测设计进行更新。

示例性地，在本申请的另一个实施例中，步骤140中所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果，可包括：所述时序检查器检查所述第二目标时序信号是否存在时序违例；若所述第二目标时序信号存在时序违例，对所述第二目标时序信号进行目标处理，得到处理后的目标结果；基于所述目标结果和所述无时序信号的激励之间的关系，得到所述待测设计的时序检查结果。

在本申请实施例中，所述时序违例可以为建立时间和保持时间不满足要求的信号，可包括建立时间违例和保持时间违例。若所述第二目标时序信号存在时序违例，可对所述第二目标时序信号进行所述目标处理。所述目标处理用于确保所述第二目标时序信号可以被正确采样，例如可将所述第二目标时序信号相对于时钟往后推迟时钟周期的时间。需要注意的是，所述/>时钟周期仅为示例，可根据所述第二目标时序信号可以被正确采样的时间来进行调整。

在本申请实施例中，可根据所述处理后的目标结果，来确定所述待测设计是否存在问题。具体地，若所述处理后的目标结果与所述无时序信号的激励存在因果关系，则可确定所述待测设计不存在问题，而是由于时序导致的功能问题。若所述处理后的目标结果与所述无时序信号的激励不存在因果关系，则可确定所述待测设计存在问题。如此，在存在时序违例时，可确定问题归因于所述待测设计，还是归因于时序，可提升问题排查的效率。

在本申请实施例中，目标设备中的时序生成器获取无时序信号；所述时序生成器基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；所述时序生成器将所述第一目标时序信号输入待测设计；目标设备中的时序检查器接收所述待测设计输出的第二目标时序信号；所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。如此，可通过时序生成器基于无时序信号，获取第一目标时序信号，所述第一目标时序信号为有时序的信号；在将所述第一目标时序信号输入待测设计之后，时序检查器可对待测设计输出的第二目标时序信号进行检查，整个过程由目标设备执行，无需人工介入，解决了相关技术存在人工检查出错概率较大的问题。

请参见图3，图3为本申请实施例提供的一种待测设计的接口时序检查方法的流程图。如图3所示，该方法包括以下步骤：

步骤310：目标设备中的时序生成器获取无时序信号；

步骤320：获取所述待测设计的数据采样类型和目标可调时序参数；所述数据采样类型包括单沿采样类型；

在本申请实施例中，在本申请实施例中，所述数据采样类型可以为所述待测设计中进行数据采样的时间周期类型，可包括单沿采样类型和双沿采样类型。其中，所述单沿采样类型的待测设计可以只在时钟上升沿进行采样，或者所述待测设计可以只在时钟下降沿进行采样。单沿采样的待测设计的接口可例如MII接口、精简介质独立接口（Reduced MediaIndependent Interface，RMII）以及千兆介质独立接口（Gigabit Media IndependentInterface，GMII）。所述双沿采样的待测设计可以在时钟上升沿和下降沿都进行数据采样，所述双沿采样类型的待测设计的接口可例如RGMII接口。

在本申请实施例中，所述目标可调时序参数可包括两类参数，一类可以为待测设计可输入的时序条件，即所述待测设计能识别的最差输入时序，可由人为具体设定，可包括建立时间、保持时间、时钟周期以及时钟频率等其中至少一种参数。其中，所述建立时间可以为在时钟有效沿（上升沿采样则为上升沿，下降沿采样则为下降沿）之前，数据输入端必须保持稳定的最短时间，可用于保证数据能够被正确采样。所述保持时间可以为在时钟有效沿之后，数据输入端必须保持稳定的最短时间，可用于保证数据能够准确的进行传输。另一类可以为所述待测设计输出的最差时序要求条件，可用于检查待测设计输出的时序信号，可例如输出延时等参数。所述输出的最差时序要求可以为所述待测设计输出信号需要符合的最低标准，可用于测试所述待测设计的输出信号被其他通信芯片接收的能力。

步骤330：若所述待测设计为单沿采样类型，所述时序生成器根据所述目标可调时序参数，将所述无时序信号转换成所述第一目标时序信号；所述第一目标时序信号为有时序的信号；

在本申请实施例中，若所述待测设计为单沿采样类型，所述输入时序参数可包括输入建立时间和输入保持时间，所述输入建立时间可以为在时钟有效沿（上升沿采样则为上升沿，下降沿采样则为下降沿）之前，数据输入端必须保持稳定的最短时间。所述输入保持时间可以为在时钟有效沿（上升沿采样则为上升沿，下降沿采样则为下降沿）之后，数据输入端必须保持稳定的最短时间。所述单沿采样类型可包括上升沿采样类型或下降沿采样类型，所述转换的方式可根据所述待测设计的采样沿的不同做相应的调整。具体来说，若所述待测设计的数据采样类型为上升沿采样类型，所述时序生成器可利用下降沿来确定所述第一目标时序信号；若所述待测设计的数据采样类型为下降沿采样类型，所述时序生成器可利用上升沿来确定所述第一目标时序信号。所述第一目标时序信号的确定与所述输入建立时间、输入保持时间、时钟周期、以及无时序信号有关。

在本申请实施例中，所述将无时序信号转换成第一目标时序信号的思想可以为：对于输入建立时间和输入保持时间内的无时序信号，可直接将所述无时序信号确定为第一目标时序信号；对于不在输入建立时间和输入保持时间内的无时序信号，可对所述无时序信号进行取反，将取反后的无时序信号确定为第一目标时序信号。

在本申请实施例中，MII接口作为典型的上升沿采样的接口，可同时支持100Mb/s和10Mb/s的数据传输速率。因此，可通过描述MII接口来详细阐述，单沿采样类型确定第一目标时序信号的过程。可参考图4，图4为本申请实施例中应用于MII接口时生成第一目标时序信号的信号波图，下面将结合图4对确定第一目标时序信号的具体过程进行进一步的描述。

首先，可确定所述第一目标时序信号的参考沿，若所述待测设计的数据采样类型为上升沿采样类型，则参考沿可为下降沿；若所述待测设计的数据采样类型为下降沿采样类型，则参考沿可为上升沿。在确定参考沿之后，可基于参考沿对于所述无时序信号进行划分。将一个下降沿到下一个下降沿作为一个划分时间周期，如图4中虚线中间部分，可对每一个划分时间周期进行第一目标时序信号的确定。由于上升沿和下降沿的处理方式类似，以下将通过上升沿采样类型进行描述，下降沿的处理方式可参照上升沿的处理方式。

其次，若所述单沿采样类型为上升沿采样类型，在下降沿的时刻，可将所述无时序信号进行取反，将取反后的无时序信号确定为第一目标时序信号。例如，若在下降沿时刻的无时序信号为低电位，则可确定第一目标时序信号为高电位。经过半个时钟周期-输入建立时间之后（如图4中以401时间点为起点，在402时间点之后），可将无时序信号直接确定为第一目标时序信号。经过半个时钟周期+输入保持时间-（半个时钟周期-输入建立时间）之后（如图4中以402时间点为起点，在403时间点之后），可对所述无时序信号进行取反，将取反后的无时序信号确定为第一目标时序信号。以图4虚线中间部分为例，在下降沿时刻，如图4中401时间点，无时序信号为低电位，可确定第一目标时序信号为高电位；经过半个时钟周期-输入建立时间之后，即在图4中402时间点之后，无时序信号为低电位，可确定第一目标时序信号为低电位；再经过半个时钟周期+输入保持时间-（半个时钟周期-输入建立时间）之后，即在图4中403时间点之后，无时序信号为低电位，可确定第一目标时序信号为高电位。

步骤340：所述时序生成器将所述第一目标时序信号输入待测设计；

步骤350：目标设备中的时序检查器接收所述待测设计输出的第二目标时序信号；

步骤360：所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。

在本申请实施例中，获取所述待测设计的数据采样类型和目标可调时序参数；所述数据采样类型包括单沿采样类型；若所述待测设计为单沿采样类型，所述时序生成器根据所述目标可调时序参数，将所述无时序信号转换成所述第一目标时序信号；其中，所述目标可调时序参数包括待测设计的输入时序参数，和/或，所述待测设计的输出时序参数。如此，提供了在待测设计为单沿采样类型时，通过所述无时序信号确定第一目标时序信号的过程，可通过单沿采样的特点来检查所述待测设计的时序。

请参见图5，图5为本申请实施例提供的一种待测设计的接口时序检查方法的流程图，如图5所示，该方法包括以下步骤：

步骤510：目标设备中的时序生成器获取无时序信号；

步骤520：获取所述待测设计的数据采样类型和目标可调时序参数；所述数据采样类型包括双沿采样类型；

步骤530：若所述待测设计为双沿采样类型，所述时序生成器基于所述无时序信号，生成满足目标可调时序参数的目标调制信号；

在本申请实施例中，在本申请实施例中，若所述待测设计的数据采样类型为双沿采样类型，所述待测设计可在时钟的上升沿和下降沿都进行数据采样，可例如RGMII接口。所述目标可调时序参数可包括建立时间和保持时间，所述建立时间可以为在时钟有效沿（上升沿采样则为上升沿，下降沿采样则为下降沿）之前，数据输入端必须保持稳定的最短时间，所述保持时间可以为在时钟有效沿之后，数据输入端必须保持稳定的最短时间。所述时序生成器可根据无时序信号的时钟周期（时钟高电平时间和时钟低电平时间）、无时序信号的建立时间以及无时序信号的保持时间，生成目标调制信号，所述目标调制信号满足目标可调时序参数。

在本申请实施例中，生成目标调制信号的思想可以为：在建立时间和保持时间内的无时序信号，可确定目标调制信号为高电位；不在建立时间和保持时间内的无时序信号，可确定目标调制信号为低电位。

在本申请实施例中，RGMII接口可作为典型的双沿采样的接口，所述RGMII接口在时钟频率为125Mhz时，传输速率可为1000Mb/s，此时RGMII可为双沿采样类型。因此，可通过描述RGMII接口来详细阐述，双沿采样类型确定第一目标时序信号的过程。可参考图6，图6为本申请实施例中应用于RGMII接口时生成第一目标时序信号的信号波图，下面将结合图6对确定第一目标时序信号的具体过程进行进一步的描述。

在本申请实施例中，可通过以下要求来确定目标调制信号，以下将结合图6进行具体描述。在每一个时钟周期的上升沿和下降沿时刻（如图6中601和602时间点），目标调制信号可为高电位。在每个时钟周期的上升沿经过保持时间之后（如图6中603时间点之后），可将所述目标调制信号转换为低电位；再经过半个时钟周期-保持时间-建立时间之后（如图6中604时间点之后），可将所述目标调制信号转换为高电位。在每个时钟周期的下降沿经过保持时间之后，可将所述目标调制信号转换为低电位；再经过半个时钟周期-保持时间-建立时间之后，可将所述目标调制信号转换为高电位。需要注意的是，以上三个要求的实现不分先后。如图6所示，可确定如图6中所示的目标调制信号。

步骤540：所述时序生成器基于所述无时序信号和所述目标调制信号进行逻辑运算，得到所述第一目标时序信号；所述第一目标时序信号为有时序的信号；

在本申请实施例中，可根据无时序信号与所述目标调制信号进行逻辑运算，得到第一目标时序信号。逻辑运算的思想可以为：若所述无时序信号为低电位，可对所述目标调制信号进行取反，将取反后的目标调制信号确定为第一目标时序信号；若所述无时序信号为高电位，可直接将所述目标调制信号确定为第一目标时序信号。以图6虚线中间部分为例，在所述虚线中间部分，无时序信号全部为低电位，所述虚线中间部分的第一目标时序信号即为取反后的目标调制信号。

步骤550：所述时序生成器将所述第一目标时序信号输入待测设计；

步骤560：目标设备中的时序检查器接收所述待测设计输出的第二目标时序信号；

步骤570：所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。

在本申请实施例中，若所述待测设计为双沿采样类型，所述时序生成器基于所述无时序信号，生成满足目标可调时序参数的目标调制信号；所述时序生成器基于所述无时序信号和所述目标调制信号进行逻辑运算，得到所述第一目标时序信号；其中，所述目标可调时序参数包括待测设计的输入时序参数，和/或，所述待测设计的输出时序参数。如此，提供了在待测设计为双沿采样类型时，确定第一目标时序信号的方式，可根据双沿采样的特点，检查所述待测设计的时序。

请参见图7，图7为本申请实施例提供的一种待测设计的接口时序检查方法的流程图。如图7所示，本申请实施例提供的一种待测设计的接口时序检查方法包括以下步骤：

步骤710：接口时序检查设备中的时序生成器接收激励产生器输出的无时序信号；

在本申请实施例中，所述激励产生器可用于生成无时序信号。如图2所示，所述目标设备可包括接口时序检查设备，所述接口时序检查设备可包括时序生成器和时序检查器。所述接口时序检查装置可应用于通信芯片的仿真验证中，所述接口时序检查设备中的时序生成器可接收激励产生器输出的无时序信号。需要注意的是，本申请实施例中的通信芯片接口可为所述通信芯片封装后的PIN管脚。

步骤720：所述时序生成器获取所述通信芯片的接口协议；

在本申请实施例中，在对所述通信芯片进行仿真检验前，首先可对所述通信芯片对应的接口时序检查设备进行具体配置，不同的通信芯片接口可配置不同的接口时序检查装置，例如集成电路总线（Inter-Integrated Circuit，I2C）接口可配置I2C接口的接口时序检查装置，串行外设接口（Serial Peripheral Interface，SPI）可配置SPI接口的接口时序检查装置，串行管理接口（Serial Management Interface，SMI）可配置SMI接口的接口时序检查装置，GMII接口可配置GMII接口的接口时序检查装置，RGMII接口可配置RGMII接口的接口时序检查装置。

具体来说，不同通信芯片的接口配置不同的接口时序检查设备，在于接口时序检查设备可匹配接口协议。例如，I2C接口以及SMI接口的数据线可作为输入，也可以作为输出，此时，所述接口时序检查设备可进行具体判定，以避免待测设计输出的时候，所述接口时序检查设备也在输出。SPI接口可包括双线和四线模式，四线模式的SPI接口，检查的信号会更多，可具体配置接口时序检查装置。GMII接口是上升沿采样，上升沿驱动。RGMII接口是上升沿和下降沿都会采样和驱动。上述不同接口的协议在所述接口时序检查设备上，可体现为数据位宽（检查信号的位数）、检查信号的时间点（是上升沿检查信号，还是下降沿检查信号，还是上升沿和下降沿都检查信号）。

步骤730：所述时序生成器基于所述通信芯片的接口协议，确定所述通信芯片的数据采样类型；所述数据采样类型包括单沿采样类型和/或双沿采样类型；

在本申请实施例中，单沿采样类型的接口协议可例如MII协议、RMII协议以及GMII协议，双沿采样类型的协议可例如RGMII协议。

步骤740：所述时序生成器基于所述无时序信号和所述数据采样类型，获取第一目标时序信号；

步骤750：所述时序生成器将所述第一目标时序信号输入待测设计；

在本申请实施例中，在配置好所述接口时序检查设备之后，可进行仿真验证平台的配置。可如图2所示，具体的连接方式可以为：激励生成器的输出接口可连接到时序生成器的输入接口，所述时序生成器的输出接口可连接到通信芯片的输入接口，所述通信芯片的输出接口可连接到时序检查器的输入接口，所述时序检查器的输出接口可连接到结果监视器的输入接口。

在本申请的一个实施例中，在验证环境配置完毕后，可根据所述通信芯片的芯片设计规格书，确定目标可调时序参数。可将所述目标可调时序参数输入所述仿真验证平台中并运行，所述接口时序检查设备可根据所述目标可调时序参数进行时序生成和时序检查。

在本申请实施例中，所述目标可调时序参数可包括两组参数，具体为待测设计输入的最差时序条件，以及待测设计本身输出的最差时序要求。其中，所述输入的最差时序条件，是人为设定的参数，可由所述接口时序检查设备给出实际时序信号，可用于测试当向所述待测设计输入数据时，若建立时间或者保持时间很小，所述待测设计是否可以正确识别。在实际场景中，所述待测设计可与其他通信芯片对接。所述输出的最差时序要求可以为所述待测设计输出信号需要符合的最低标准，可用于测试所述待测设计的输出信号被其他通信芯片接收的能力。具体地，所述待测设计的输出信号越好，越容易被其他通信芯片识别。如此，通过目标可调时序参数，在对所述通信芯片的要求改变时，通过调整所述目标可调时序参数，而不用修改接口时序检查设备，可以提高复用性。

步骤760：接口时序检查设备中的时序检查器接收所述待测设计输出的第二目标时序信号；

步骤770：所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。

在本申请实施例中，所述时序生成器获取所述通信芯片的接口协议；所述时序生成器基于所述通信芯片的接口协议，确定所述通信芯片的数据采样类型；所述数据采样类型包括单沿采样类型和/或双沿采样类型；所述时序生成器基于所述无时序信号和所述数据采样类型，获取第一目标时序信号。如此，可根据不同的协议来定制不同类型的接口时序检查设备，匹配不同的通信芯片，可提高复用性。

请参见图8和图9，图8为本申请实施例提供的一种待测设计的接口时序检查方法的完整流程图，图9为本申请实施例提供的一种待测设计的接口时序检查方法的总体构思图。如图9所示，具体描述了通过所述接口时序检查设备对通信芯片进行时序检查的思想。如图8所示，本申请实施例提供的一种待测设计的接口时序检查方法包括以下步骤：

步骤810：接口时序检查设备中的时序生成器接收激励产生器输出的无时序信号；

步骤815：所述时序生成器获取所述通信芯片的接口协议；

步骤820：所述时序生成器基于所述通信芯片的接口协议，确定所述通信芯片的数据采样类型；所述数据采样类型包括单沿采样类型和/或双沿采样类型；

步骤825：获取所述通信芯片的目标可调时序参数；

在本申请实施例中，所述目标可调时序参数包括通信芯片的输入时序参数，和/或，所述通信芯片的输出时序参数。

步骤830：若所述通信芯片为单沿采样类型，所述时序生成器根据所述目标可调时序参数，将所述无时序信号转换成所述第一目标时序信号；所述第一目标时序信号为有时序的信号；

步骤835：若所述通信芯片为双沿采样类型，所述时序生成器基于所述无时序信号，生成满足目标可调时序参数的目标调制信号；

步骤840：所述时序生成器将所述无时序信号和所述目标调制信号进行逻辑运算，得到所述第一目标时序信号；所述第一目标时序信号为有时序的信号；

在本申请实施例中，在得到所述第一目标时序信号之后，为了验证所述通信芯片的鲁棒性，可对所述第一目标时序信号进行处理。具体地，若所述通信芯片处于非有效数据采样期间，所述时序生成器随机改变所述第一时序信号的值，得到第二时序信号，并将所述第二时序信号确定为所述第一目标时序信号。

步骤845：所述时序生成器将所述第一目标时序信号输入通信芯片；

步骤850：接口时序检查设备的时序检查器接收所述通信芯片输出的第二目标时序信号；

步骤855：所述时序检查器对所述第二目标时序信号进行检查，得到所述通信芯片的时序检查结果。

在本申请实施例中，可通过以下两个方面对所述第二目标时序信号进行检查。第一方面，可通过时序检查器对所述第二目标时序信号进行过滤检查，将不符合预期的指定信号按照时间先后顺序输出在仿真文件中，并附上指定信号不符合预期的原因，得到所述通信芯片的时序检查结果；所述时序检查结果包括所述仿真文件中不符合预期的指定信号以及指定信号不符合预期的原因。第二方面，可通过时序检查器检查所述第二目标时序信号是否存在时序违例；若所述第二目标时序信号存在时序违例，对所述第二目标时序信号进行目标处理，得到处理后的目标结果；基于所述目标结果和所述无时序信号的激励之间的关系，得到所述通信芯片的时序检查结果。

在本申请实施例中，目标设备中的时序生成器获取无时序信号；所述时序生成器基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；所述时序生成器将所述第一目标时序信号输入待测设计；目标设备中的时序检查器接收所述待测设计输出的第二目标时序信号；所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。如此，可通过时序生成器基于无时序信号，获取第一目标时序信号，所述第一目标时序信号为有时序的信号；在将所述第一目标时序信号输入待测设计之后，时序检查器可对待测设计输出的第二目标时序信号进行检查，整个过程由目标设备执行，无需人工介入，解决了相关技术存在人工检查出错概率较大的问题。

需了解的是，图1至图8中对各个相同或相应步骤的解释可相互参照。例如，图1中步骤140和步骤150的解释可适用于图3中的步骤350和步骤360。

同时，需了解的是，本申请实施例提供的一种待测设计的接口时序检查方法可具有如下有益效果：其一，更加方便地检查待测设计接口的时序，还可以根据所述待测设计的接口协议来定制接口时序检查设备，可覆盖到不同协议类型的待测设计接口。其二，可以检查所述待测设计的接口上的时序是否正常。其三，整个对于待测接口的时序进行检查的过程中，无需人工参与，可降低出错的概率。

图10是本申请实施例提供的一种待测设计的接口时序检查装置的结构框图。参照图10，本申请实施例提供的待测设计的接口时序检查装置1000包括：

时序生成器1010，用于获取无时序信号；基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；将所述第一目标时序信号输入待测设计；

时序检查器1020，用于接收所述待测设计输出的第二目标时序信号；对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。

在本申请实施例中，时序生成器用于获取无时序信号；基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；将所述第一目标时序信号输入待测设计；时序检查器用于接收所述待测设计输出的第二目标时序信号；对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。如此，可通过时序生成器基于无时序信号，获取第一目标时序信号，所述第一目标时序信号为有时序的信号；在将所述第一目标时序信号输入待测设计之后，时序检查器可对待测设计输出的第二目标时序信号进行检查，整个过程由所述待测设计的接口时序检查装置执行，无需人工介入，解决了相关技术存在人工检查出错概率较大的问题。

在本申请的一个实施例中，在基于所述无时序信号，获取第一目标时序信号的过程中，所述时序生成器1010具体用于：获取所述待测设计的数据采样类型和目标可调时序参数；所述数据采样类型包括单沿采样类型；若所述待测设计为单沿采样类型，根据所述目标可调时序参数，将所述无时序信号转换成所述第一目标时序信号；其中，所述目标可调时序参数包括待测设计的输入时序参数，和/或，所述待测设计的输出时序参数。

在本申请的一个实施例中，在基于所述无时序信号，获取第一目标时序信号的过程中，所述时序生成器1010具体用于：获取所述待测设计的数据采样类型和目标可调时序参数；所述数据采样类型包括双沿采样类型；若所述待测设计为双沿采样类型，基于所述无时序信号，生成满足目标可调时序参数的目标调制信号；基于所述无时序信号和所述目标调制信号进行逻辑运算，得到所述第一目标时序信号；其中，所述目标可调时序参数包括待测设计的输入时序参数，和/或，所述待测设计的输出时序参数。

在本申请的一个实施例中，在基于所述无时序信号，获取第一目标时序信号的过程中，时序生成器1010具体用于：基于所述无时序信号，获取第一时序信号；所述第一时序信号为有时序的信号；若所述待测设计处于非有效数据采样期间，所述时序生成器随机改变所述第一时序信号的值，得到第二时序信号，并将所述第二时序信号确定为所述第一目标时序信号。

在本申请的一个实施例中，在对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果的过程中，所述时序检查器1020具体用于：对所述第二目标时序信号进行过滤检查，将不符合预期的指定信号按照时间先后顺序输出在仿真文件中，并附上指定信号不符合预期的原因，得到所述待测设计的时序检查结果；所述时序检查结果包括所述仿真文件中不符合预期的指定信号以及指定信号不符合预期的原因。

在本申请的一个实施例中，在对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果的过程中，所述时序检查器1020具体用于：检查所述第二目标时序信号是否存在时序违例；若所述第二目标时序信号存在时序违例，对所述第二目标时序信号进行目标处理，得到处理后的目标结果；基于所述目标结果和所述无时序信号的激励之间的关系，得到所述待测设计的时序检查结果。

在本申请的一个实施例中，所述待测设计为通信芯片，所述待测设计的接口时序检查装置可包括接口时序检查设备。在获取无时序信号的过程中，所述时序生成器1010具体用于：所述接口时序检查设备中的时序生成器接收激励产生器输出的无时序信号。在基于所述无时序信号，获取第一目标时序信号的过程中，所述时序生成器1010具体用于：获取所述通信芯片的接口协议；基于所述通信芯片的接口协议，确定所述通信芯片的数据采样类型；所述数据采样类型包括单沿采样类型和/或双沿采样类型；基于所述无时序信号和所述数据采样类型，获取第一目标时序信号。

如图11所示，本申请实施例还提供一种电子设备1100，所述电子设备可以为各种类型的计算机等。所述电子设备1100包括：处理器1110和存储器1120，存储器1120上存储程序或指令，所述程序或指令被所述处理器1110执行时实现上文所描述的任一种方法的步骤。举例而言，所述程序被所述处理器1110执行时实现如下过程：目标设备中的时序生成器获取无时序信号；所述时序生成器基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；所述时序生成器将所述第一目标时序信号输入待测设计；目标设备中的时序检查器接收所述待测设计输出的第二目标时序信号；所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果。如此，可通过时序生成器基于无时序信号，获取第一目标时序信号，所述第一目标时序信号为有时序的信号；在将所述第一目标时序信号输入待测设计之后，时序检查器可对待测设计输出的第二目标时序信号进行检查，整个过程由目标设备执行，无需人工介入，解决了相关技术存在人工检查出错概率较大的问题。

本申请实施例还提供一种可读存储介质，所述可读存储介质上存储有程序或指令，该程序或指令被处理器执行时实现待测设计的接口时序检查方法的各个实施例的步骤，且能达到相同的技术效果，为避免重复，这里不再赘述。

其中，所述处理器为上述实施例中所述的电子设备中的处理器。所述可读存储介质，包括计算机可读存储介质，如计算机只读存储器ROM、随机存取存储器RAM、磁碟或者光盘等。

本申请实施例另提供了一种芯片，所述芯片包括处理器和通信接口，所述通信接口和所述处理器耦合，所述处理器用于运行程序或指令，实现上述方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。

本申请实施例提供一种计算机程序产品，该程序产品被存储在存储介质中，该程序产品被至少一个处理器执行以实现如上述方法实施例的各个过程，且能达到相同的技术效果，为避免重复，这里不再赘述。

需要说明的是，在本文中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。此外，需要指出的是，本申请实施方式中的方法和装置的范围不限按示出或讨论的顺序来执行功能，还可包括根据所涉及的功能按基本同时的方式或按相反的顺序来执行功能，例如，可以按不同于所描述的次序来执行所描述的方法，并且还可以添加、省去、或组合各种步骤。另外，参照某些示例所描述的特征可在其他示例中被组合。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到上述实施例方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以计算机软件产品的形式体现出来，该计算机软件产品存储在一个存储介质（如ROM/RAM、磁碟、光盘）中，包括若干指令用以使得一台终端（可以是手机，计算机，服务器，或者网络设备等）执行本申请各个实施例所述的方法。

上面结合附图对本申请的实施例进行了描述，但是本申请并不局限于上述的具体实施方式，上述的具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本申请的启示下，在不脱离本申请宗旨和权利要求所保护的范围情况下，还可做出很多形式，均属于本申请的保护之内。

Claims (9)

1.一种待测设计的接口时序检查方法，其特征在于，包括：

目标设备中的时序生成器获取无时序信号；所述无时序信号为时钟信号与数据完全对齐的信号；

所述时序生成器基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；所述第一目标时序信号为时钟信号与数据之间存在偏移的信号；

所述时序生成器将所述第一目标时序信号输入待测设计；

目标设备中的时序检查器接收所述待测设计输出的第二目标时序信号；

所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果；

其中，所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果，包括：所述时序检查器检查所述第二目标时序信号是否存在时序违例；若所述第二目标时序信号存在时序违例，对所述第二目标时序信号进行目标处理，得到处理后的目标结果；所述目标处理用于确保所述第二目标时序信号可以被正确采样；基于所述目标结果和所述无时序信号的激励之间是否存在因果关系，得到所述待测设计的时序检查结果。

2.根据权利要求1所述的方法，其特征在于，所述时序生成器基于所述无时序信号，获取第一目标时序信号，包括：

获取所述待测设计的数据采样类型和目标可调时序参数；所述数据采样类型包括单沿采样类型；

若所述待测设计为单沿采样类型，所述时序生成器根据所述目标可调时序参数，将所述无时序信号转换成所述第一目标时序信号；

其中，所述目标可调时序参数包括待测设计的输入时序参数，和/或，所述待测设计的输出时序参数。

3.根据权利要求1所述的方法，其特征在于，所述时序生成器基于所述无时序信号，获取第一目标时序信号，包括：

获取所述待测设计的数据采样类型和目标可调时序参数；所述数据采样类型包括双沿采样类型；

若所述待测设计为双沿采样类型，所述时序生成器基于所述无时序信号，生成满足目标可调时序参数的目标调制信号；

所述时序生成器基于所述无时序信号和所述目标调制信号进行逻辑运算，得到所述第一目标时序信号；

其中，所述目标可调时序参数包括待测设计的输入时序参数，和/或，所述待测设计的输出时序参数。

4.根据权利要求1所述的方法，其特征在于，所述时序生成器基于所述无时序信号，获取第一目标时序信号，包括：

所述时序生成器基于所述无时序信号，获取第一时序信号；所述第一时序信号为有时序的信号；

若所述待测设计处于非有效数据采样期间，所述时序生成器随机改变所述第一时序信号的值，得到第二时序信号，并将所述第二时序信号确定为所述第一目标时序信号。

5.根据权利要求1-4任一项所述的方法，其特征在于，所述时序检查器对所述第二目标时序信号进行检查，得到所述待测设计的时序检查结果，包括：

所述时序检查器对所述第二目标时序信号进行过滤检查，将不符合预期的指定信号按照时间先后顺序输出在仿真文件中，并附上指定信号不符合预期的原因，得到所述待测设计的时序检查结果；

所述时序检查结果包括所述仿真文件中不符合预期的指定信号以及指定信号不符合预期的原因。

6.根据权利要求1所述的方法，其特征在于，所述待测设计为通信芯片；所述目标设备包括接口时序检查设备；

所述目标设备中的时序生成器获取无时序信号，包括：所述接口时序检查设备中的时序生成器接收激励产生器输出的无时序信号；

所述时序生成器基于所述无时序信号，获取第一目标时序信号，包括：

所述时序生成器获取所述通信芯片的接口协议；

所述时序生成器基于所述通信芯片的接口协议，确定所述通信芯片的数据采样类型；所述数据采样类型包括单沿采样类型和/或双沿采样类型；

所述时序生成器基于所述无时序信号和所述数据采样类型，获取第一目标时序信号。

7.一种待测设计的接口时序检查装置，其特征在于，包括：

时序生成器，用于获取无时序信号；基于所述无时序信号，获取第一目标时序信号；所述第一目标时序信号为有时序的信号；将所述第一目标时序信号输入待测设计；所述无时序信号为时钟信号与数据完全对齐的信号；所述第一目标时序信号为时钟信号与数据之间存在偏移的信号；

时序检查器，用于接收所述待测设计输出的第二目标时序信号；检查所述第二目标时序信号是否存在时序违例；若所述第二目标时序信号存在时序违例，对所述第二目标时序信号进行目标处理，得到处理后的目标结果；所述目标处理用于确保所述第二目标时序信号可以被正确采样；基于所述目标结果和所述无时序信号的激励之间是否存在因果关系，得到所述待测设计的时序检查结果。

8.一种电子设备，其特征在于，包括处理器和存储器，所述存储器存储在所述处理器上运行的程序或指令，所述程序或指令被所述处理器执行时实现如权利要求1-6任一项所述的方法的步骤。

9.一种计算机可读存储介质，其特征在于，所述介质上存储程序或指令，所述程序或指令被执行时实现如权利要求1-6任一项所述的方法的步骤。