CN117667818A - 信号传输结构、服务器以及信号传输方法 - Google Patents

Abstract

本申请实施例提供了一种信号传输结构、服务器以及信号传输方法，该信号传输结构包括：第一部件和第二部件，第一部件上包含一组第一连接器、处理部件和一组存储连接器，第二部件上包含一组第二连接器，第一连接器与第二连接器通过线缆进行非固定连接，处理部件用于基于第二连接器和存储连接器之间的预设对应关系，确定第一部件上与连接到第一目标连接器的第二目标连接器匹配的存储连接器；在第一部件上存在与第二目标连接器匹配的第一存储连接器的情况下，将通过第一目标连接器接收到的第一待传递信号传递给第一存储连接器，以通过第一存储连接器将第一待传递信号传递给第一存储连接器所连接的存储部件。

Description

信号传输结构、服务器以及信号传输方法

技术领域

本申请实施例涉及计算机领域，具体而言，涉及一种信号传输结构、服务器以及信号传输方法。

背景技术

目前，出于对高密度存储设备的需求，信号传输结构内部需要在机箱前置/中置/后置支持多个存储部件，例如SSD(Solid State Drives，固态硬盘)，相关技术中的设备系统架构设计通常通过线缆连接设备第一部件上的存储部件和设备第二部件上的控制部件，使得控制部件能够与存储部件之间进行信号传输，例如，访问存储部件上存储的数据，进行读取或写入操作等等。

为使控制部件与存储部件的连接关系正确，通常需要在每根线缆两端添加小型标签标记互联的连接器位号，然而，对于高密度存储，设备上控制部件端和存储部件端的连接器密集，区分不同连接器脚位的难度很高，误插的概率很大。

由此可见，相关技术中的信号传输结构，存在由于线缆连接的准确性较低导致的信号传输的准确性较低的问题。

发明内容

本申请实施例提供了一种信号传输结构、服务器以及信号传输方法，以至少解决相关技术中的信号传输结构存在由于线缆连接的准确性较低导致的信号传输的准确性较低的问题。

根据本申请的一个实施例，提供了一种信号传输结构，包括：第一部件和第二部件，所述第一部件上包含用于连接所述第二部件的一组第一连接器和用于连接存储部件的一组存储连接器，所述第二部件上包含用于连接所述第一部件的一组第二连接器，所述第一部件上的第一连接器与所述第二部件上的第二连接器通过线缆进行非固定连接，其中，所述第一部件还包括：处理部件，用于基于第二连接器和存储连接器之间的预设对应关系，确定所述第一部件上与连接到第一目标连接器的第二目标连接器匹配的存储连接器，其中，所述第一目标连接器为所述一组第一连接器中的一个连接器，所述第二目标连接器为所述一组第二连接器中的一个连接器；在所述第一部件上存在与所述第二目标连接器匹配的第一存储连接器的情况下，将通过所述第一目标连接器接收到的第一待传递信号传递给所述第一存储连接器，以通过所述第一存储连接器将所述第一待传递信号传递给所述第一存储连接器所连接的存储部件。

根据本申请的另一个实施例，还提供了一种服务器，包括上述任一项所述的信号传输结构。

根据本申请的又一个实施例，还提供了一种信号传输方法，应用于包含第一部件和第二部件的电子设备，所述第一部件包含用于连接所述第二部件的一组第一连接器、用于连接存储部件的一组存储连接器和处理部件，所述第二部件上包含用于连接所述一组第一部件的一组第二连接器，所述一组第一部件上的第一连接器与所述第二部件上的第二连接器通过线缆进行非固定连接；所述方法包括：基于第二连接器和存储连接器之间的预设对应关系，通过所述处理部件确定所述第一部件上与连接到第一目标连接器的第二目标连接器匹配的存储连接器，其中，所述第一目标连接器为所述一组第一连接器中的一个连接器，所述第二目标连接器为所述一组第二连接器中的一个连接器；在所述第一部件上存在与所述第二目标连接器匹配的第一存储连接器的情况下，通过所述处理部件将通过所述第一目标连接器接收到的第一待传递信号传递给所述第一存储连接器，以通过所述第一存储连接器将所述第一待传递信号传递给所述第一存储连接器所连接的存储部件。

根据本申请的又一个实施例，还提供了一种计算机可读存储介质，所述计算机可读存储介质中存储有计算机程序，其中，所述计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。

根据本申请的又一个实施例，还提供了一种电子设备，包括存储器和处理器，所述存储器中存储有计算机程序，所述处理器被设置为运行所述计算机程序以执行上述任一项方法实施例中的步骤。

通过本申请，采用在第一部件上新增处理部件的方式，通过处理部件基于预设的第二连接器与存储连接器的对应关系确定与当前第一目标连接器通过线缆进行非固定连接的第二目标连接器对应的第一存储连接器，由于不只是依赖第二部件上的第二连接器与第一部件上的第一连接器通过线缆连接形成的非固定连接关系实现从第二连接器到硬盘连接器的信号传输，而是在第一部件上新增处理部件，通过第一部件上的处理部件在确定与第一部件上的第一目标连接器连接的第二目标连接器的情况下，基于第二连接器与存储连接器的对应关系，确定第一存储连接器，进而将第一目标连接器接收到的第一待传递信号传递给第一存储连接器，以通过第一存储连接器将第一待传递信号传递给第一存储连接器所连接的存储部件，实现信号的准确传输，解决相关技术中的信号传输结构存在信号传输的准确性较低的问题，达到提高信号传输准确性的技术效果。

附图说明

图1是根据本申请实施例的一种信号传输结构的示意图。

图2是根据相关技术中的一种信号传输结构的示意图。

图3是根据本申请实施例的另一种信号传输结构的示意图。

图4是根据本申请实施例的又一种信号传输结构的示意图。

图5是根据本申请实施例的又一种信号传输结构的示意图。

图6是根据本申请实施例的又一种信号传输结构的示意图。

图7是根据本申请实施例的又一种信号传输结构的示意图。

图8是根据本申请实施例的又一种信号传输结构的示意图。

图9是根据本申请实施例的又一种信号传输结构的示意图。

图10是根据本申请实施例的又一种信号传输结构的示意图。

图11是根据本申请实施例的又一种信号传输结构的示意图。

图12是根据本申请实施例的一种服务器的硬件环境示意图。

图13是根据本申请实施例的一种信号传输方法的流程示意图。

图14是根据本申请实施例的另一种信号传输方法的流程示意图。

具体实施方式

下文中将参考附图并结合实施例来详细说明本申请的实施例。

需要说明的是，本申请的说明书和权利要求书及上述附图中的术语“目标”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。

在本实施例中，提供了一种信号传输结构，图1是根据本申请实施例的一种信号传输结构的示意图，如图1所示，该信号传输结构包括：

第一部件和第二部件，第一部件上包含用于连接第二部件的一组第一连接器和用于连接存储部件的一组存储连接器，第二部件上包含用于连接第一部件的一组第二连接器，第一部件上的第一连接器与第二部件上的第二连接器通过线缆进行非固定连接，其中，

第一部件还包括：

处理部件，用于基于第二连接器和存储连接器之间的预设对应关系，确定第一部件上与连接到第一目标连接器的第二目标连接器匹配的存储连接器，其中，第一目标连接器为一组第一连接器中的一个连接器，第二目标连接器为一组第二连接器中的一个连接器；在第一部件上存在与第二目标连接器匹配的第一存储连接器的情况下，将通过第一目标连接器接收到的第一待传递信号传递给第一存储连接器，以通过第一存储连接器将第一待传递信号传递给第一存储连接器所连接的存储部件。

可选地，控制部件可以与第二部件上的一组第二连接器连接，其中，控制部件可以用于向第一部件发送待传递信号，待传递信号可以包括第一待传递信号，控制部件可以是CPU(Central Processing Unit，中央处理器)等等，控制部件可以是位于第二部件上的。

目前，相关技术中的信号传输结构一般是通过线缆连接第一部件和第二部件，例如，连接第一部件上的存储部件和第二部件上的控制部件，如专利1，[CN114661546A]《服务器线缆的检测系统及其通信方法》，如图2所示，通过获取背板端高速连接器是否处于连接状态，并通过LED（Light-Emitting Diode，发光二极管）点灯显示，从而在免重复插拔验证的情况下获得线缆是否错插的信息。处理器（通常指CPU）通过连接线缆建立与硬盘（存储部件）的通信链路，在检测时，BMC(Baseboard Management Controller，基板管理控制器)控制器修改CPLD（Complex Programmable Logic Device，复杂可编程逻辑器件）的硬盘状态信息，以触发处理器向对应的硬盘发送点灯信息，根据硬盘的亮灯情况来判断线缆连接的正确性。当连接线缆正确连接时，CPLD能够点亮对应的硬盘，当连接线缆未正确连接时，对应的硬盘未被点亮。

综上，在信号传输结构上存在多个存储部件的情况下，由于用于连接第一部件上的一组存储部件和第二部件上的一组控制部件的线缆之间的差异较小，在基于线缆进行非固定连接时，误插的概率较大，相关技术中的信号传输结构存在由于线缆连接的准确性较低导致的信号传输的准确性较低的问题。

为了至少部分地解决上述技术问题，在本实施例中，在第一部件和第二部件通过线缆进行非固定连接的基础上，在第一部件上新增处理部件，通过第一部件上与一组第一连接器连接的处理部件确定一组第二连接器中，与一组第一连接器中的第一目标连接器通过线缆连接的第二目标连接器，即，通过第一部件上的处理部件确定与第一部件侧的当前第一连接器（第一目标连接器）通过线缆连接的、第二部件侧的当前第二连接器（第二目标连接器），可选的，处理部件内部可以存储有第二连接器和存储连接器之间的预设对应关系，或者，处理部件可以获取对应的指定存储部件上存储的第二连接器和存储连接器之间的预设对应关系，也可以是其他的处理部件获取第二连接器和存储连接器之间的预设对应关系的方式，本实施例中对此不做限定，预设对应关系可以是第二连接器和存储连接器之间正确的连接关系，例如，在本实施例中，第二连接器和存储连接器之间的预设对应关系可以对应CPU位置与硬盘盘序的正确对应关系。

这里，线缆可以包括高速信号线、低速管理线和供电线。低速管理线和供电线在设计上可以多盘共用，且同类型线缆连接器选型差异，在连接关系上较为简单，不易造成组装时的误插。而高速连接器通常采用标准规格，如x8/x16，且连接器形态一致，本申请中至少部分实施例中以连接第一部件和第二部件的线缆为高速信号线缆为例进行说明。

在处理部件确定与第一目标连接器通过线缆进行非固定连接的第二目标连接器的情况下，处理部件可以基于第二连接器和存储连接器之间的预设对应关系，确定第一部件上与连接到第一目标连接器的第二目标连接器匹配的存储连接器，第一目标连接器为一组第一连接器中的一个连接器，第二目标连接器为一组第二连接器中的一个连接器，可选地，第二连接器和存储连接器之间的预设对应关系可以是一组第二连接器与一组存储连接器的标识信息的对应关系，基于预设对应关系，处理部件可以确定与第二目标连接器匹配的存储连接器的标识信息，其中，存储连接器的标识信息可以用于确定对应的存储连接器，标识信息可以是地址信息、序号等等，本实施例中对此不做限定。

在第一部件上存在与第二目标连接器匹配的第一存储连接器的情况下，将第一目标连接器接收到的第一待传递信号传递给第一存储连接器，以通过第一存储连接器将第一待传递信号传递给第一存储连接器所连接的存储部件，从而实现将第二部件上的第二目标连接器接收到的信号传递给正确的、对应的存储部件。

通过本实施例，通过在信号传输结构的第一部件上新增与第一连接器连接的处理部件，通过处理部件基于第二连接器和存储连接器之间的预设对应关系确定与第一部件上的第一目标连接器通过线缆连接的第二目标连接器对应的第一存储连接器，进而实现第二目标连接器到第一目标连接器、再到第一存储连接器、再到存储部件的信号传输，保证信号传输的准确性。

在一个示例性实施例中，第二部件还包括一组处理器，其中，一组处理器中的每个处理器与一组第二连接器中的至少部分第二连接器对应，第一部件通过一组第一连接器接收到的待传递信号是由一组处理器经由一组第二连接器向第一部件传递的。

待传递信号可以是第二部件上的一组处理器经由一组第二连接器向第一部件传递的，待传递信号可以包括第一待传递信号，可选的，待传递信号可以包括读取数据、写入数据、擦除数据、寻找特定位置的数据等类型的信号。

例如，如图3所示，一组处理器中的每个处理器可以与一组第二连接器中的至少部分第二连接器对应，可选的，处理器和第二连接器可以通过板上PCB走线固定连接。

通过本实施例，通过第二部件上的处理器经由第二连接器向第一部件上的第一连接器传递待传递信号，可以实现处理器发出的待传递信号被传递给第一部件。

在一个示例性实施例中，第一部件的数量为多个，每个处理器对应的第二连接器通过线缆与至少一个第一部件上的第一连接器相连，每个第一部件上的第一连接器通过线缆与一组处理器中的至少一个处理器对应的第二连接器相连。

与第二部件通过线缆进行非固定连接的第一部件的数量可以为一个或者多个，每个处理器对应的第二连接器通过线缆与至少一个第一部件上的第一连接器相连，每个第一部件上的第一连接器通过线缆与一组处理器中的至少一个处理器对应的第二连接器相连。

例如，如图4所示，2个第一部件与1个第二部件可以通过线缆进行非固定连接，具体地，第二部件上的处理器与第二连接器可以通过PCB走线固定连接，第二连接器与第一连接器可以通过线缆进行非固定连接。

在一个示例性实施例中，处理部件，还用于获取第一目标连接器接收到的第二目标连接器传递的第二目标连接器的连接器标识，其中，第二目标连接器的连接器标识用于指示与第一目标连接器通过线缆进行连接的第二连接器为第二目标连接器。

为了提高信息获取效率，在本实施例中，对于第二部件，可以通过第二目标连接器向第一目标连接器传递第二目标连接器的连接器标识，这里，第二目标连接器的连接器标识用于指示与第一目标连接器通过线缆进行连接的第二连接器为第二目标连接器，与前述实施例类似的，连接器标识可以是采用数字、字母、符号或者组合形式标识连接器序列号、连接器地址信息等等，本实施例中对此不做限定。

对于第一部件，可以通过与第二目标连接器通过线缆进行连接的第一目标连接器接收第二目标连接器传递的第二目标连接器的连接器标识，并将第二目标连接器的连接器标识传递给处理部件，可选的，处理部件可以通过对获取到的连接器标识进行解析确定对应的第二目标连接器，进而确定对应的第一存储连接器。

例如，在本实施例中，第二部件端每颗连接器都通过一根线缆连接至第一部件端，第一部件端连接器可以通过PCB板上固定走线传递信号至处理部件，从而可以实现处理部件获取到第二部件端的第二目标连接器传递的第二目标连接器的连接器标识。

通过本实施例，处理部件通过从第二部件上传递到的连接器标识确定与第一部件上的第一目标连接器连接的第二目标连接器，可以提高第二目标连接器确定的准确性，保证获取数据的可靠性。

在一个示例性实施例中，处理部件，还用于使用第二目标连接器的连接器标识，轮询与第一部件上的每个存储连接器的连接器标识对应的第二连接器的连接器标识，直到查询到连接器标识所对应的第二连接器的连接器标识为第二目标连接器的连接器标识的存储连接器，其中，预设对应关系为第二连接器的连接器标识和存储连接器的连接器标识之间的对应关系。

为了提高第二连接器与存储连接器的匹配效率以及准确率，在本实施例中，可以预设好正确的第二连接器的连接器标识和存储连接器的连接器标识之间的对应关系，在处理部件获取到第二目标连接器的连接器标识的情况下，处理部件可以基于预设的对应关系，通过轮询的方式查找确定第一部件上是否存在存储连接器的连接器标识对应的第二连接器的连接器标识为第二目标连接器的连接器标识的存储连接器，这里，轮询可以是指按照一定的顺序或规则依次访问或查询一组数据的操作，存储连接器的连接器标识以及第二连接器的连接器标识的形式可以与前述实施例类似，在此不做赘述。

在一个示例性实施例中，一组第二连接器中的每个第二连接器上均挂载有现场可更换部件，每个第二连接器所挂载的现场可更换部件内存储有每个第二连接器的连接器标识；

第二部件，用于将第二目标连接器所挂载的现场可更换部件中存储的第二目标连接器的连接器标识传递给第一目标连接器。

对于第二部件，第二部件上的一组第二连接器中的每个第二连接器上均挂载有现场可更换部件，每个第二连接器所挂载的现场可更换部件内存储有每个第二连接器的连接器标识，通过第二部件，可以将第二目标连接器所挂载的现场可更换部件中存储的第二目标连接器的连接器标识传递给第一目标连接器。

对于第一部件，可以通过与第二目标连接器通过线缆连接的、第一部件上的第一目标连接器接收第二目标连接器的连接器标识，并传递给与第一目标连接器连接的逻辑器件的第一输入引脚，以便逻辑部件对第二目标连接器的连接器标识进行解析。

例如，在本实施例中，可以通过在第二部件上的一组第二连接器（CON1A~CON1N，……，CONnA~CONnN）上挂载FRU(Field Replace Unit，现场可更换单元），并在FRU中设置并写入储存对应的第二连接器的连接器标识。

通过本实施例，通过第二连接器上挂载的现场可更换部件存储对应的第二连接器的连接器标识并将其传递给逻辑器件解析，可以提高数据的可靠性，确保信号传输的准确性。

在一个示例性实施例中，处理部件为包含输入管脚和输出管脚的逻辑器件，其中，第一部件上的每个第一连接器连接到逻辑器件的一个输入管脚上，第一部件上的每个存储连接器连接到逻辑器件的一个输出管脚上；

逻辑器件，用于获取由第一输入管脚传入的第二目标连接器的连接器标识，其中，第一输入管脚为逻辑器件上与第一目标连接器对应的输入管脚；以及在将第一待传递信号传递给第一存储连接器之前，控制逻辑器件上与第一存储连接器对应的输出管脚导通。

对于第一部件，第一部件上的处理部件可以是包含输入管脚的逻辑器件，第一部件上的每个第一连接器可以连接到逻辑器件的一个输入管脚上，逻辑器件的输入管脚的数量可以大于或者等于第一连接器的数量，可选的，逻辑器件的输入管脚和第一连接器可以是通过PCB走线固定连接的，在第一部件上的第一目标连接器接收到第二部件传递的第二目标连接器的连接器标识的情况下，逻辑器件可以获取由第一输入管脚传入的第二目标连接器的连接器标识，第一输入管脚为逻辑器件上与第一目标连接器对应的输入管脚。

例如，在本实施例中，逻辑器件上可以包含与一组第一连接器（CON1A’~CON1N’，……，CONnA’~CONnN’）固定连接的一组输入引脚，逻辑器件可以获取由输入管脚1A’Ad、……、nN’Ad传入的第二连接器（CON1A~CON1N，……，CONnA~CONnN）的连接器标识。

与逻辑器件的输入管脚对应的，逻辑器件上还可以包含输出管脚，第一部件上的每个存储连接器连接到逻辑器件的一个输出管脚上，输出管脚的数量可以与存储连接器的数量相等。

在逻辑器件确定与第二目标连接器对应的第一存储连接器的情况下，由于第一存储连接器与逻辑器件的一个输出管脚固定连接，可以在将第一待传递信号传递给第一存储连接器之前，控制逻辑器件上与第一存储连接器对应的输出管脚导通，实现逻辑器件内部的信号从与第一目标连接器对应的第一输入引脚导通到与第一存储连接器对应的输出引脚，这里，第一存储连接器可以包括一个或者多个存储连接器，本实施例中对此不做限定。与前述实施例类似的，控制逻辑器件上与第一存储连接器对应的输出管脚导通可以是通过逻辑器件内部的逻辑开关实现的。

例如，在本实施例中，以一个第二目标连接器对应的第一存储连接器包括两个存储连接器、逻辑器件为FPGA为例，FRU存储的地址信号通过第一部件端第一目标连接器传递至FPGA后，经过解析，FPGA的1A’ Ad引脚输入的地址为第二部件端CON1A的地址、1B’ Ad引脚输入的地址为第二部件端CON1B的地址，因此FPGA内部1A’与SSD1A’1/SSD1A’2导通、1B’与SSD1B’1/SSD1B’2导通。

在一个示例性实施例中，逻辑器件包括逻辑开关；

逻辑器件，还用于通过逻辑开关控制逻辑器件上与第一存储连接器对应的输出管脚导通。

通过配置逻辑器件内部的逻辑开关可以控制逻辑器件的输入引脚和输出管脚之间的连接状态，对于第一部件，在确定与第二目标连接器对应的第一存储连接器的情况下，逻辑器件可以通过逻辑开关控制逻辑器件上与第一存储连接器对应的输出管脚导通，这里，存储连接器与逻辑器件的输出管脚可以是通过PCB走线固定连接的，通过控制逻辑器件内部的逻辑开关可以控制逻辑器件上与第一目标连接器固定连接的第一输入引脚和与第一存储连接器固定连接的输出管脚导通。

通过本实施例，可以由通过线缆连接的第二目标连接器和第一目标连接器，通过PCB走线固定连接的第一目标连接器和逻辑器件的第一输入引脚，通过PCB走线固定连接的逻辑器件的输出引脚和第一存储连接器实现控制部件到存储部件的信号传输，保证信号传输的准确性。

在一个示例性实施例中，处理部件为可编程控制器，第二部件上的每个第二连接器的连接器标识为每个第二连接器的连接器地址信息。

处理部件可为可编程控制器，例如，在本实施例中，可编程控制器可以是FPGA（Field Programmable Gate Array，现场可编程逻辑门阵列），第二部件上的每个第二连接器的连接器标识为每个第二连接器的连接器地址信息的情况下，FPGA可以解析由地址位组成的地址信息。

可选地，在本实施例中，地址位可以通过0/1二进制设置，地址预留字节可根据第二部件端扩展的第二连接器的个数确定，通过FPGA可以解析接收到的第二目标连接器的地址信息，例如，在设置第二部件端第二连接器上挂载FRU的地址位为五位的情况下，可支持区分32颗连接器地址。

在一个示例性实施例中，信号传输结构还包括：用于连接第一部件和第二部件之间的集成电路总线和高速外围组件互联总线，其中，第二目标连接器的连接器标识是经由集成电路总线传递的，第一待传递信号是经由高速外围组件互联总线传递的。

例如，第二部件端每颗第二连接器可以引出一路I2C（Inter-IntegratedCircuit，集成电路总线）用于传递第二连接器的地址信息、一组PCIe(PeripheralComponent Interconnect Express，高速外围组件互联总线)用于传输第一待传递信号，可选地，第一待传递信号可以是来自第二部件端的高速信号等等。

在一个示例性实施例中，第一部件上的每个第一连接器的带宽和第二部件上的每个第二连接器的带宽相同、且均为第一部件上的每个存储连接器的带宽的N倍，N为大于或者等于2的正整数；

处理部件，还用于在第一部件上存在与第二目标连接器匹配的存储连接器组的情况下，将通过第一目标连接器接收到的第一待传递信号传递给存储连接器组中对应的存储连接器，其中，第一存储连接器包括存储连接器组中的N个存储连接器。

例如，在本实施例中，若第一部件端及第二部件端连接器均为x8带宽，存储连接器为x4带宽，则第一存储连接器包括存储连接器组中的2个存储连接器，即，N取2，一个第二连接器对应两个存储连接器，构成第二部件端CONnN到第一部件端CONnN’再到硬盘连接器SSDnN1/SSDnN2的正确互联关系，可选地，在第一连接器的带宽、第二连接器的带宽、存储连接器的带宽均相同的情况下，N可以取1。

在一个示例性实施例中，第一部件为背板，第二部件为主板，背板上的第一连接器为用于连接主板的主板连接器，背板上的存储连接器为用于连接硬盘的硬盘连接器，主板上的第二连接器为用于连接背板的背板连接器；

例如，在本实施例中，主板上的一组处理器可以与一组背板连接器通过PCB走线固定连接，一组背板连接器可以与背板上的一组主板连接器通过线缆手动、非固定连接，一组主板连接器可以通过PCB走线与处理部件的一组输入引脚固定连接，处理部件的一组输出引脚可以通过PCB走线与一组硬盘连接器固定连接，一组硬盘连接器可以与一组硬盘固定连接。

作为一个可选的示例性实施例，本申请实施例中以第一部件为背板，第二部件为主板，背板上的第一连接器为背板端高速连接器，背板上的存储连接器为用于连接硬盘的硬盘连接器，主板上的第二连接器为主板端高速连接器，背板上的处理部件为FPGA为例进行说明，图5示出了线缆正确连接状态下的全局拓扑图，如图5所示，主板端处理器1扩展出CON1A~CON1N个高速连接器，处理器2扩展出CON2A~CON2N个高速连接器，以此类推，可以覆盖n个处理器的场景。主板端CONnN与背板端CONnN’构成正确的板间互联关系，板卡间通过线缆连接。背板端FPGA接收来自主板的高速连接器传递过来的信号，并通过IO输出给相应的硬盘连接器，其中在板间线缆正确连接的条件下，若主板端及背板端高速连接器均为x8带宽，硬盘连接器为x4带宽，则CONnN’的输入与SSDnN1和SSDnN2联通，从而构成主板端CONnN至背板端CONnN’至硬盘连接器SSDnN1/SSDnN2的正确高速互联关系。

具体地，针对主板端挂载FRU的主板端高速连接器及FPGA内部判断逻辑如下图6所示。

以处理器1扩展的一组PCIe信号为例，设置主板端高速连接器挂载FRU的地址位为五位（可支持区分32颗连接器地址），主板端每颗高速连接器引出一路I2C用于传递FRU地址、一组PCIe，FRU存储的地址信号通过背板端连接器传递至FPGA后，经过解析，1A’ Ad引脚输入的地址为主板端CON1A的地址、1B’ Ad引脚输入的地址为主板端CON1B的地址，因此FPGA内部1A’与SSD1A’1/SSD1A’2导通、1B’与SSD1B’1/SSD1B’2导通，最终CON1A提供高速信号至SSD1A1/SSD1A2、CON1B提供高速信号至SSD1B1/SSD1B2。

当板间高速线缆连接出错时，如出现图7的情景，相应的实施例细节会通过图8所示技术方案实现自动纠错。

图7示出了线缆错误连接状态下的全局拓扑图（线缆连接错误示例），如图7所示，当板间线缆连接错误时，本申请所提及的技术方案，仍能实现自动纠错，从而使硬盘连接器设定的盘序匹配到正确的主板端PCIe Port。具体实现方式如图8示例。

依然设置主板端高速连接器FRU中的地址位为5个字节，以CON1A和CON1B扩展的高速信号为例，正确的线缆连接应是主板CON1A连接至背板CON1A’、主板CON1B连接至背板CON1B’，现因误插，导致主板CON1A连接至背板CON1B’、主板CON1B’连接至背板CON1N’。背板上的PCB走线为固定走线，此时FPGA的输入管脚1B’Ad和1B’依然接收来自CON1B’的信号、1N’Ad和1N’依然接收来自CON1N’的信号，通过地址位解析，获取到CON1B’与CON1A互联、CON1N’与CON1B互联，因此FPGA内部导通1B’至SSD1A’1/SSD1A’2、1N’至SSD1B’1/SSD1B’2，最终实现硬盘连接器SSD1A1/SSD1A2的高速信号来自主板端CON1A，SSD1B1/SSD1B2的高速信号来自主板端CON1B，保证在线缆错误连接的情况下，硬盘盘序在物理链路及显示层面均为正确。

通过本申请，通过在背板上设置FPGA芯片，在检测高速线缆是否插错的基础上，依靠逻辑判断实现错插的高速线缆的自动纠错，从而实现在误插线缆的情况下，实际硬盘槽位与CPU Port（端口、接口）对应关系依然正确，确保硬盘的物理盘序正确。

通过主板端带FRU(Field Replace Unit，现场可更换单元）的高速连接器，FRU内可用于写入连接器地址，背板端FPGA（Field Programmable Gate Array，现场可编程逻辑门阵列）可读取高速连接器所传递的地址位信息，通过判断地址位与默认值的配置关系从而控制逻辑开关开断，达到实现硬盘连接器与处理器扩展PCIe Port之间的准确对应。

在一个示例性实施例中，第一部件的数量为多个，不同的第一部件之间通过互联连接器进行连接；

处理部件，还用于在所在的第一部件上不存在与第二目标连接器匹配的存储连接器的情况下，将第二目标连接器的连接器标识通过所在的第一部件上的互联连接器传递给其他的第一部件，以由其他的第一部件确定其他的第一部件上与第二目标连接器匹配的存储连接器，其中，第二目标连接器的连接器标识用于指示与第一目标连接器通过线缆相连的第二连接器为第二目标连接器，其他的第一部件为一组第一部件中的第一部件以外的第一部件。

考虑到在第一部件的数量为多个的情况下，操作人员可能误将第二部件上的第二目标连接器与错误的、不存在对应的第一存储连接器的第一部件连接，为了至少部分解决上述问题，对于第二目标连接器通过线缆连接的第一部件，在该第一部件上不存在与第二目标连接器匹配的存储连接器的情况下，可以将第二目标连接器的连接器标识通过该第一部件上的互联连接器传递给其他的第一部件，以由其他的第一部件确定其他的第一部件上是否存在与第二目标连接器匹配的存储连接器，与前述实施例类似的，第二目标连接器的连接器标识用于指示与第一目标连接器通过线缆相连的第二连接器为第二目标连接器。

这里，在多个第一部件串行连接的情况下，可以将第二目标连接器的连接器标识通过第一部件上的互联连接器逐一传递给其他的第一部件，直到找到与第二目标连接器对应的第一存储连接器所在的第一部件或者轮询所有的其他第一部件，在所有第一部件均不存在第一存储连接器的情况下，通过指示信息指示连接异常，这里，指示信息可以是第一部件上的处理部件发出的，也可以是控制部件发出的，本实施例中对此不做限定。

需要说明的是，不同第一部件之间可以通过线缆连接各个第一部件上的互联连接器进行信号传输，其他的第一部件为一组第一部件中除了与第二目标连接器通过线缆连接的第一目标连接器所在的第一部件以外的第一部件。

在一个示例性实施例中，处理部件，还用于在所在的第一部件上不存在与第二目标连接器匹配的存储连接器的情况下，将第二目标连接器的连接器标识通过板上走线传递给所在的第一部件上的至少一个互联连接器；

至少一个互联连接器，用于将第二目标连接器的连接器标识通过所在的第一部件和其他的第一部件之间的线缆传递给其他的第一部件。

这里，第一部件上的互联连接器的数量可以与第一连接器相等，以在当前第一部件上不存在与第二目标连接器对应的存储连接器的情况下，将第一目标连接器接收到的、第二目标连接器的连接器标识通过与第一目标连接器对应的互联连接器传递给其他第一部件。

例如，在本实施例中，以第二目标连接器通过线缆连接的第一部件为背板1、存储连接器为硬盘连接器为例，背板1上的处理部件FPGA1通过输入引脚1B’Ad获得的地址来自第二目标连接器CON2A，内部轮询与背板1上的硬盘连接器无法匹配后，通过输出引脚IB’Ad将信号通过板上走线给到互联连接器CON1B’’，再通过背板间cable（电缆）将信号传递给背板2。

在一个示例性实施例中，处理部件，还用于通过至少一个互联连接器中的目标互联连接器接收其他的第一部件中的目标部件发送的匹配指示信息，其中，匹配指示信息用于指示目标部件上存在与第二目标连接器匹配的第二存储连接器；将通过第一目标连接器接收到的第二待传递信号通过目标互联连接器传递给目标部件，以通过第二存储连接器将第二待传递信号传递给第二存储连接器所连接的存储部件。

对于与第二目标连接器通过线缆连接的第一目标连接器所在的第一部件上的处理部件，在确定当前第一部件上不存在与第二目标连接器匹配的存储连接器的情况下，将第二目标连接器的连接器标识通过该第一部件上的互联连接器传递给其他第一部件；

对于通过其上的互联连接器接收到第二目标连接器的连接器标识的其他第一部件，其中存在与第二目标连接器匹配的存储连接器的第一部件为目标部件，即，目标部件为其他的第一部件中的、其上存在与第二目标连接器匹配的存储连接器的第一部件，目标部件上的处理部件可以基于目标部件上的互联连接器接收到的第二目标连接器的连接器标识，确定目标部件上是否存在与第二目标连接器匹配的存储连接器，目标部件上的处理部件可以通过其上的互联连接器向与第二目标连接器通过线缆连接的第一目标连接器所在的第一部件的处理部件发送匹配指示信息，匹配指示信息用于指示目标部件上存在与第二目标连接器匹配的第二存储连接器；从而将通过第一目标连接器接收到的第二待传递信号通过目标互联连接器传递给目标部件，以通过第二存储连接器将第二待传递信号传递给第二存储连接器所连接的存储部件。

通过本实施例，通过与第二目标连接器匹配的第二存储连接器所在的目标部件所传递的匹配指示信息，与第二目标连接器通过线缆连接的第一目标连接器所在的第一部件可以将接收到的、第二部件端发送的信号传递给目标部件上的第二存储连接器所连接的存储部件，实现信号的准确传输。

在一个示例性实施例中，处理部件，还用于保存第二目标连接器的连接器标识和目标互联连接器的连接器标识之间的对应关系。

对于与第二目标连接器通过线缆连接的第一目标连接器所在的第一部件上的处理部件，可以保存第二目标连接器的连接器标识和目标互联连接器的连接器标识之间的对应关系，以便后续的信号传输，这里，连接器标识的形式可以与前述实施例类似，在此不做赘述。

通过本实施例，在当前第一部件的处理部件接收到第二目标连接器传递的信号的情况下，可以基于存储的第二目标连接器的连接器标识和目标互联连接器的连接器标识之间的对应关系，确定与第二目标连接器匹配的目标互联连接器，进而通过目标互联连接器将第二目标连接器的连接器标识传递给其他第一部件，提高信号传输效率。

在一个示例性实施例中，处理部件，还用于在第一部件上不存在与第二目标连接器匹配的存储连接器的情况下，确定所在的第一部件上的异常连接器，其中，异常连接器为所在的第一部件上的一组第一连接器中，所连接的第二目标连接器对应的存储连接器不属于所在的第一部件的第一连接器；

发出异常连接提示信息，其中，异常连接提示信息用于对异常连接器进行连接异常提示。

作为第一部件与第二部件之间线缆连接错误的另一种纠正方案，在本实施例中，可以在与第二目标连接器通过线缆连接的第一目标连接器所在的第一部件上不存在与第二目标连接器匹配的存储连接器的情况下，将该第一目标连接器确定为异常连接器，并通过该第一部件上的处理部件发出异常连接提示信息，以提示操作人员线缆连接错误，基于异常连接提示信息，操作人员可以手动进行线缆重连。这里，本实施例中对于异常连接提示信息的形式不做限定。

作为一个可选的示例性实施例，本申请实施例中以第一部件为背板，第二部件为主板，背板上的第一连接器为背板端高速连接器，背板上的存储连接器为用于连接硬盘的硬盘连接器，主板上的第二连接器为主板端高速连接器，背板上的处理部件为FPGA为例进行说明，若一张主板需要与多张背板互联，以一张主板连接至两张背板为例，需要在每张背板上都设置FPGA，正确的板间线缆互联关系可以如图9所示，若出现同张背板内部线缆交叉连接，则采取前述实施例中描述的技术方案即可实现互联关系自动纠错，在此不作赘述。

若出现不同背板间线缆交叉连接，如图10所示，则需要在前述实施例的基础上，为各板卡增加与第一连接器CONnN’等量的高速连接器（互联连接器），并通过线缆连接不同两张背板。

如图10所示，若本应连接至背板1的CON1B错连至背板2的CON2A’、本应连接至背板2的CON2A错连至背板1的CON1B’，则需要为两张背板搭建互联通道，即背板1设置有互联连接器CON1A’’、CON1B’’、……、CON1N’’，背板2设置有互联连接器CON2A’’、CON2B’’、……、CON2N’’，内部具体细节如图11所示。

如图11所示，分别设置CON1B和CON2A的FRU地址，设置步骤与前述实施例类似，在此不作赘述，FPGA1和FPGA2分别解析通过线缆连接至背板1和背板2的主板端高速连接器地址，FPGA1通过1B’Ad获得的地址来自CON2A，内部轮询与背板1上的硬盘连接器无法匹配后，通过输出IO管脚1B’’和1B’’Ad将信号通过板上走线给到CON1B’’，再通过背板间cable将信号传递给背板2，背板2的FPGA2对来自CON2B’’的信号进行解析，获知其来自CON2A，执行SSD2A’1/SSD2A’2的联通，硬盘连接器SSD2A1/SSD2A2即可获取正确的主板端高速信号CON2A。类似地，FPGA2通过2A’Ad获得的地址来自CON1B，在背板2范围内部检索没有与之匹配的输出端口，故通过2A’’和2A’’Ad输出所获信号至背板2上互联连接器CON2A’’，并进一步通过背板间线缆将其传递给背板1上的互联连接器CON1A’’，背板1的FPGA1解析其高速连接器地址获知其来自CON1B，联通SSD1B’1/SSD1B’2，硬盘连接器SSD1B1/SSD1B2即可获取来自主板端的正确的高速信号。

通过本实施例，可实现当主板与多张背板互联时，若背板间的高速连接器连接出错，依然可以实现高速信号物理连接的自动纠偏。

在本实施例中还提供了一种服务器，该服务器包括上述任一项实施例的信号传输结果，已经进行过说明的不再赘述。

图12是本申请实施例的一种服务器的硬件结构框图。如图12所示，服务器可以包括一个或多个（图12中仅示出一个）处理器（处理器可以包括但不限于微处理器MCU或可编程逻辑器件FPGA等的处理装置）和用于存储数据的存储部件，其中，上述服务器设备还可以包括一组第一连接器、一组第二连接器、一组存储连接器（图12中仅示出一个）。本领域普通技术人员可以理解，图12所示的结构仅为示意，其并不对上述服务器设备的结构造成限定。例如，服务器设备还可包括比图12中所示更多或者更少的组件，或者具有与图12所示不同的配置。

在本实施例中提供了一种信号传输方法，图13是根据本申请实施例的一种信号传输方法的流程示意图，如图13所示，该流程包括如下步骤：

步骤S1302，基于第二连接器和存储连接器之间的预设对应关系，通过处理部件确定第一部件上与连接到第一目标连接器的第二目标连接器匹配的存储连接器，其中，第一目标连接器为一组第一连接器中的一个连接器，第二目标连接器为一组第二连接器中的一个连接器。

本实施例中的信号传输方法可以应用到通过线缆连接的第一部件和第二部件之间进行信号传输的场景，例如，应用于包含第一部件和第二部件的电子设备，第一部件包含用于连接第二部件的一组第一连接器、用于连接存储部件的一组存储连接器和处理部件，第二部件上包含用于连接一组第一部件的一组第二连接器，一组第一部件上的第一连接器与第二部件上的第二连接器通过线缆进行非固定连接，本申请至少部分实施例中以电子设备为服务器为例进行说明。

目前，出于对高密度存储设备的需求，一台电子设备（例如，服务器）内部需要在机箱前置/中置/后置支持多个存储部件，例如SSD(Solid State Drives，固态硬盘)，相关技术中的设备系统架构设计通常通过线缆连接设备第一部件上的存储部件和设备第二部件上的控制部件，使得控制部件能够与存储部件之间进行信号传输，例如，访问存储部件上存储的数据，进行读取或写入操作等等。

为使控制部件与存储部件的连接关系正确，通常需要在每根线缆两端添加小型标签标记互联的连接器位号，然而，对于高密度存储，设备上控制部件端和存储部件端的连接器密集，区分不同连接器脚位的难度很高，误插的概率很大。

为了至少部分地解决上述技术问题，在本实施例中，通过在第一部件上设置处理部件，不仅可以检测线缆是否插错，还可以依靠逻辑判断实现错插的线缆的自动纠错，从而实现在误插线缆的情况下，实际存储连接器与控制部件连接器的对应关系依然正确。

在本实施例中，由于第一部件上的处理部件与一组第一连接器固定连接，在第一部件上的一组第一连接器与第二部件上的一组第二连接器通过线缆连接的情况下，处理部件接收到经由一组第一连接器中的第一目标连接器传递的、第二部件发出的第一待传递信号的情况下，可以确定一组第二连接器中，与第一目标连接器相连的第二目标连接器，可选地，第二部件发出的第一待传递信号可以包括第二目标连接器的标识信息。

对于第一部件上的处理部件，在确定与第一目标连接器通过线缆连接的第二目标连接器的情况下，可以基于第二连接器和存储连接器之间的预设对应关系，确定第一部件上与第二目标连接器匹配的存储连接器，这里，预设对应关系可以是存储在处理部件上的，也可以是存储在与处理部件对应的执行存储部件上的，本实施例中对此不做限定。

步骤S1304，在第一部件上存在与第二目标连接器匹配的第一存储连接器的情况下，通过处理部件将通过第一目标连接器接收到的第一待传递信号传递给第一存储连接器，以通过第一存储连接器将第一待传递信号传递给第一存储连接器所连接的存储部件。

在本实施例中，第一部件上的处理部件可以是与第一部件上的存储连接器连接的，连接方式可以包括但不限于通过PCB走线固定连接，基于此，在处理部件基于预设对应关系确定第一部件上与第二目标连接器匹配的存储连接器，且在第一部件上存在与第二目标连接器匹配的第一存储连接器的情况下，可以通过处理部件将通过第一目标连接器接收到的第一待传递信号传递给第一存储连接器，以通过第一存储连接器将第一待传递信号传递给第一存储连接器所连接的存储部件。

需要说明的是，本实施例中的步骤S1302至步骤S1304可以通过前述信号传输结构上的处理部件执行，已经描述过的，在此不做赘述。

通过上述步骤，通过处理部件基于第二连接器和存储连接器之间的预设对应关系，通过处理部件确定第一部件上与连接到第一目标连接器的第二目标连接器匹配的存储连接器，其中，第一目标连接器为一组第一连接器中的一个连接器，第二目标连接器为一组第二连接器中的一个连接器；在第一部件上存在与第二目标连接器匹配的第一存储连接器的情况下，通过处理部件将通过第一目标连接器接收到的第一待传递信号传递给第一存储连接器，以通过第一存储连接器将第一待传递信号传递给第一存储连接器所连接的存储部件，解决了相关技术中的信号传输方法存在的由于线缆连接的准确性较低导致的信号传输的准确性较低的问题，提高了信号传输的准确性。

在一个示例性实施例中，在基于第二连接器和存储连接器之间的预设对应关系，通过处理部件确定第一部件上与连接到第一目标连接器的第二目标连接器匹配的存储连接器之前，上述方法还包括：

通过处理部件获取第一目标连接器接收到的第二目标连接器传递的第二目标连接器的连接器标识，其中，第二目标连接器的连接器标识用于指示与第一目标连接器通过线缆进行连接的第二连接器为第二目标连接器。

为了提高处理部件确定第二目标连接器的效率和准确率，在本实施例中，对于第二部件，可以通过第二目标连接器向第一部件传递第二目标连接器的连接器标识，对于第一部件，通过第一目标连接器接收第二目标连接器的连接器标识，并传递给处理部件，处理部件获取第一目标连接器接收到的第二目标连接器传递的第二目标连接器的连接器标识，与前述实施例类似的，第二目标连接器的连接器标识用于指示与第一目标连接器通过线缆相连的第二连接器为第二目标连接器，第二目标连接器的连接器标识可以通过集成电路总线传递。

在一个示例性实施例中，第一部件包括包含输入管脚和输出管脚的逻辑器件，其中，第一部件上的每个第一连接器连接到逻辑器件的一个输入管脚上，第一部件上的每个存储连接器连接到逻辑器件的一个输出管脚上；

通过处理部件获取第一目标连接器接收到的第二目标连接器传递的第二目标连接器的连接器标识，包括：通过逻辑器件获取由第一输入管脚传入的第二目标连接器的连接器标识，其中，第一输入管脚为逻辑器件上与第一目标连接器对应的输入管脚；

在通过处理部件将通过第一目标连接器接收到的第一待传递信号传递给第一存储连接器之前，上述方法还包括：通过逻辑器件控制逻辑器件上与第一存储连接器对应的输出管脚导通。

在本实施例中，第一部件上的处理部件可以是包含一组输入管脚和一组输出管脚的逻辑器件，第一部件上的每个第一连接器连接到逻辑器件的一个输入管脚上，第一部件上的每个存储连接器连接到逻辑器件的一个输出管脚上，第一连接器与逻辑器件的输入引脚、存储连接器与逻辑器件的输出引脚的连接方式可以包括但不限于通过PCB走线固定连接。

对于第一部件，可以通过与第一目标连接器连接的逻辑器件的第一输入管脚接收第二部件上经由第二目标连接器传递的第二目标连接器的连接器标识。

相应地，在逻辑器件基于预设对应关系与第二目标连接器匹配的第一存储连接器的情况下，通过逻辑器件将通过与第二部连接器通过线缆连接的第一目标连接器接收到的第一待传递信号传递给第一存储连接器之前，通过逻辑器件内部的逻辑开关控制逻辑器件上与第一存储连接器对应的输出管脚导通。

这里，逻辑器件的输入管脚连接的第一连接器和逻辑器件的输出管脚连接的存储连接器可以是一对一或者一对多的，其可以与第一连接器与存储连接器的带宽之间的倍数关系一致。

例如，在本实施例中，若第一部件端一组第一连接器CONnN’及第二部件端一组第二连接器CONnN均为x8带宽，存储连接器为x4带宽，则第一连接器CONnN’的输入与存储连接器SSDnN1和SSDnN2联通，可以通过逻辑器件内部的逻辑开关控制逻辑器件上与SSDnN1和SSDnN2对应的输出管脚SSDnN’1/SSDnN’2导通。

通过本实施例，通过在第一部件上新增包含输入引脚和输出引脚的逻辑器件，逻辑器件的输入引脚可以接收第二目标连接器的连接器标识，逻辑器件可以解析接收到的连接器标识，并通过逻辑器件内部的逻辑开关控制与第二目标连接器匹配的第一存储连接器对应的输出引脚导通，实现信号的准确传输。

在一个示例性实施例中，第一部件的数量为多个，不同的第一部件之间通过互联连接器进行连接；

在基于第二连接器和存储连接器之间的预设对应关系，通过处理部件确定第一部件上与第二目标连接器匹配的存储连接器之后，上述方法还包括：

在所在的第一部件上不存在与第二目标连接器匹配的存储连接器的情况下，通过处理部件将第二目标连接器的连接器标识通过所在的第一部件上的互联连接器传递给其他的第一部件，以由其他的第一部件确定其他的第一部件上与第二目标连接器匹配的存储连接器，其中，其他的第一部件为一组第二部件中除了所在的第一部件以外的第一部件。

下面结合可选示例对本实施例中的信号处理方法进行说明，以将本实施例应用到服务器上为例，本可选示例中提供了一种服务器高速线缆连接自动纠错方法，用以实现同一张背板内部或不同背板之间的线缆误插自动纠偏，从而保证在免开盖、免下电的情况下，使背板上硬盘与主板端的PCIe高速连接器实现物理连接的正确性，实现主板与背板的高速线缆就近连接而不会出现错误，从而进一步实现板间线缆的简洁，降低机箱内部硬盘附近的风阻，提升散热效果；另外，更进一步地，主板与背板的高速互联关系可以仅从绕线方便的角度出发，可以缩短机箱内部高速线缆的长度，从而降低线缆使用成本。

本实施例中以第一部件为服务器背板、第一连接器为背板端连接器、可替换单元为FRU、第二部件为服务器主板、第二连接器为主板端连接器、处理部件为FPGA为例进行说明。

目前，出于对高密度存储服务器的需求，一台服务器内部需要在机箱前置/中置/后置支持多张硬盘，例如SSD(Solid State Drives，固态硬盘)，相关技术中的服务器系统架构设计通常通过线缆连接主板和背板，例如，连接主板上的CPU和背板上的硬盘，其中，线缆包括高速信号线、低速管理线和供电线。低速管理线和供电线在设计上可以多盘共用，且同类型线缆连接器选型差异较大，在连接关系上较为简单，不易造成组装时的误插。而高速连接器通常采用标准规格，例如x8/x16，且连接器形态一致，为使硬盘盘序正确，需要在每根高速线缆两端添加小型标签标记互联连接器位号，然而，对于高密度存储，板上高速连接器密集，区分不同连接器脚位的难度很高，误插的概率很大。由此可见，相关技术中的信号传输结构，存在由于线缆连接的准确性较低导致的信号传输的准确性较低的问题。

另一方面，CPU位置与硬盘盘序的呈现也依靠高速互联，这为服务器机箱内部的高速线缆互联准确提出了更高的要求。相应地，若CPU位置与硬盘要求盘序不一致，则会导致机箱内部线缆绕线复杂，在易误插的基础上，线缆长度增加、机箱内部绕线复杂，会极大增加线缆制作成本、增大硬盘附近风阻，从而降低产品内部散热效果。

主板端CPU处理器与其相对应的扩展高速连接器通过PCB（Printed CircuitBoard，印刷电路板）板上走线固定连接，其中主板端的高速连接器挂载FRU，并在FRU中设置并写入储存了高速连接器的地址信息，此处的地址位通过0/1二进制设置，地址预留字节可根据主板端扩展的高速连接器个数确定。

主板端每颗高速连接器都通过一根线缆接至背板端，其中主板端FRU寄存的地址信息通过I2C传递。背板端高速连接器通过PCB板上固定走线传递高速信号和地址信号至FPGA输入管脚。

FPGA解析接收到的高速连接器地址信息，通过内部逻辑开关控制相应的输出管脚导通，而背板端FPGA输出管脚与硬盘连接器通过板上走线固定连接，从而可以使主板处理器扩展的PCIe(Peripheral Component Interconnect Express，高速串行计算机扩展总线标准)排序与硬盘连接器盘序一致。

具体地，结合图14，本申请实施例中的信号传输方法可以包括以下步骤：

步骤1，确定主板端处理器与扩展高速连接器的互联关系，并设置各个连接器的地址信息；

步骤2，主板端每颗高速连接器通过一条线缆连接至背板端高速连接器；

步骤3，背板端接收主板信号的高速连接器通过板上PCB走线接至背板端FPGA，并同步传递主板端地址信息；

步骤4，FPGA解析主板端高速连接器地址，并选择导通高速信号至与连接器地址相匹配的IO（输入/输出）管脚；

步骤5，FPGA输出IO管脚与硬盘连接器通过板上PCB走线固定连接，传递高速信号至硬盘连接器。

通过本申请，可设置地址信息的高速连接器，其上挂载FRU，并可以根据所要区分的高速连接器数量，灵活设置地址位；可编程控制器（如FPGA）解析地址位信息，并逻辑开断输出IO，从而控制互联关系的正确；对于多背板场景，通过在各张背板上设置连接器与可编程控制器的联通，从而确保板间线缆连接错误依然可以被自动纠偏。

需要说明的是，本申请可以应用于广泛的需要线缆连接的组件或机器之间，若具备板上嵌入处理部件（例如，可编程控制器）的条件，即可使用本申请实施例中所提及的技术方案，对于前述的各方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本申请并不受所描述的动作顺序的限制，因为依据本申请，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作和模块并不一定是本申请所必须的。

通过以上的实施方式的描述，本领域的技术人员可以清楚地了解到根据上述实施例的方法可借助软件加必需的通用硬件平台的方式来实现，当然也可以通过硬件，但很多情况下前者是更佳的实施方式。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质（如ROM/RAM、磁碟、光盘）中，包括若干指令用以使得一台终端设备（可以是手机，计算机，服务器，或者网络设备等）执行本申请各个实施例的方法。

本申请的实施例还提供了一种计算机可读存储介质，该计算机可读存储介质中存储有计算机程序，其中，该计算机程序被设置为运行时执行上述任一项方法实施例中的步骤。

在一个示例性实施例中，上述计算机可读存储介质可以包括但不限于：U盘、ROM（Read-Only Memory，只读存储器）、RAM（Random Access Memory，随机存取存储器、移动硬盘、磁碟或者光盘等各种可以存储计算机程序的介质。

本申请的实施例还提供了一种电子设备，包括存储器和处理器，该存储器中存储有计算机程序，该处理器被设置为运行计算机程序以执行上述任一项方法实施例中的步骤。

在一个示例性实施例中，上述电子设备还可以包括传输设备以及输入输出设备，其中，该传输设备和上述处理器连接，该输入输出设备和上述处理器连接。

本实施例中的具体示例可以参考上述实施例及示例性实施方式中所描述的示例，本实施例在此不再赘述。

显然，本领域的技术人员应该明白，上述的本申请的各模块或各步骤可以用通用的计算装置来实现，它们可以集中在单个的计算装置上，或者分布在多个计算装置所组成的网络上，它们可以用计算装置可执行的程序代码来实现，从而，可以将它们存储在存储装置中由计算装置来执行，并且在某些情况下，可以以不同于此处的顺序执行所示出或描述的步骤，或者将它们分别制作成各个集成电路模块，或者将它们中的多个模块或步骤制作成单个集成电路模块来实现。这样，本申请不限制于任何特定的硬件和软件结合。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (22)

1.一种信号传输结构，其特征在于，包括：

第一部件和第二部件，所述第一部件上包含用于连接所述第二部件的一组第一连接器和用于连接存储部件的一组存储连接器，所述第二部件上包含用于连接所述第一部件的一组第二连接器，所述第一部件上的第一连接器与所述第二部件上的第二连接器通过线缆进行非固定连接，其中，

所述第一部件还包括：

处理部件，用于基于第二连接器和存储连接器之间的预设对应关系，确定所述第一部件上与连接到第一目标连接器的第二目标连接器匹配的存储连接器，其中，所述第一目标连接器为所述一组第一连接器中的一个连接器，所述第二目标连接器为所述一组第二连接器中的一个连接器；在所述第一部件上存在与所述第二目标连接器匹配的第一存储连接器的情况下，将通过所述第一目标连接器接收到的第一待传递信号传递给所述第一存储连接器，以通过所述第一存储连接器将所述第一待传递信号传递给所述第一存储连接器所连接的存储部件。

2.根据权利要求1所述的信号传输结构，其特征在于，

所述第二部件还包括一组处理器，其中，所述一组处理器中的每个处理器与所述一组第二连接器中的至少部分第二连接器对应，所述第一部件通过所述一组第一连接器接收到的待传递信号是由所述一组处理器经由所述一组第二连接器向所述第一部件传递的。

3.根据权利要求2所述的信号传输结构，其特征在于，

所述第一部件的数量为多个，所述每个处理器对应的第二连接器通过线缆与至少一个所述第一部件上的第一连接器相连，每个所述第一部件上的第一连接器通过线缆与所述一组处理器中的至少一个处理器对应的第二连接器相连。

4.根据权利要求1所述的信号传输结构，其特征在于，

所述处理部件，还用于获取所述第一目标连接器接收到的所述第二目标连接器传递的所述第二目标连接器的连接器标识，其中，所述第二目标连接器的连接器标识用于指示与所述第一目标连接器通过线缆进行连接的第二连接器为所述第二目标连接器。

5.根据权利要求4所述的信号传输结构，其特征在于，

所述处理部件，还用于使用所述第二目标连接器的连接器标识，轮询与所述第一部件上的每个存储连接器的连接器标识对应的第二连接器的连接器标识，直到查询到连接器标识所对应的第二连接器的连接器标识为所述第二目标连接器的连接器标识的存储连接器，其中，所述预设对应关系为第二连接器的连接器标识和存储连接器的连接器标识之间的对应关系。

6.根据权利要求4所述的信号传输结构，其特征在于，

所述一组第二连接器中的每个第二连接器上均挂载有现场可更换部件，所述每个第二连接器所挂载的现场可更换部件内存储有所述每个第二连接器的连接器标识；

所述第二部件，用于将所述第二目标连接器所挂载的现场可更换部件中存储的所述第二目标连接器的连接器标识传递给所述第一目标连接器。

7.根据权利要求4所述的信号传输结构，其特征在于，

所述处理部件为包含输入管脚和输出管脚的逻辑器件，其中，所述第一部件上的每个第一连接器连接到所述逻辑器件的一个输入管脚上，所述第一部件上的每个存储连接器连接到所述逻辑器件的一个输出管脚上；

所述逻辑器件，用于获取由第一输入管脚传入的所述第二目标连接器的连接器标识，其中，所述第一输入管脚为所述逻辑器件上与所述第一目标连接器对应的输入管脚；以及在将所述第一待传递信号传递给所述第一存储连接器之前，控制所述逻辑器件上与所述第一存储连接器对应的输出管脚导通。

8.根据权利要求7所述的信号传输结构，其特征在于，

所述逻辑器件包括逻辑开关；

所述逻辑器件，还用于通过所述逻辑开关控制所述逻辑器件上与所述第一存储连接器对应的输出管脚导通。

9.根据权利要求4所述的信号传输结构，其特征在于，

所述处理部件为可编程控制器，所述第二部件上的每个第二连接器的连接器标识为所述每个第二连接器的连接器地址信息。

10.根据权利要求4所述的信号传输结构，其特征在于，

所述信号传输结构还包括：用于连接所述第一部件和所述第二部件之间的集成电路总线和高速外围组件互联总线，其中，所述第二目标连接器的连接器标识是经由所述集成电路总线传递的，所述第一待传递信号是经由所述高速外围组件互联总线传递的。

11.根据权利要求1所述的信号传输结构，其特征在于，

所述第一部件上的每个第一连接器的带宽和所述第二部件上的每个第二连接器的带宽相同、且均为所述第一部件上的每个存储连接器的带宽的N倍，N为大于或者等于2的正整数；

所述处理部件，还用于在所述第一部件上存在与所述第二目标连接器匹配的存储连接器组的情况下，将通过所述第一目标连接器接收到的所述第一待传递信号传递给所述存储连接器组中对应的存储连接器，其中，所述第一存储连接器包括所述存储连接器组中的N个存储连接器。

12.根据权利要求1所述的信号传输结构，其特征在于，

所述第一部件的数量为多个，不同的所述第一部件之间通过互联连接器进行连接；

所述处理部件，还用于在所在的所述第一部件上不存在与所述第二目标连接器匹配的存储连接器的情况下，将所述第二目标连接器的连接器标识通过所在的所述第一部件上的互联连接器传递给其他的所述第一部件，以由其他的所述第一部件确定其他的所述第一部件上与所述第二目标连接器匹配的存储连接器，其中，所述第二目标连接器的连接器标识用于指示与所述第一目标连接器通过线缆相连的第二连接器为所述第二目标连接器，其他的所述第一部件为一组所述第一部件中除了所在的所述第一部件以外的所述第一部件。

13.根据权利要求12所述的信号传输结构，其特征在于，

所述处理部件，还用于在所在的所述第一部件上不存在与所述第二目标连接器匹配的存储连接器的情况下，将所述第二目标连接器的连接器标识通过板上走线传递给所在的所述第一部件上的至少一个互联连接器；

所述至少一个互联连接器，用于将所述第二目标连接器的连接器标识通过所在的所述第一部件和其他的所述第一部件之间的线缆传递给其他的所述第一部件。

14.根据权利要求13所述的信号传输结构，其特征在于，

所述处理部件，还用于通过所述至少一个互联连接器中的目标互联连接器接收其他的所述第一部件中的目标部件发送的匹配指示信息，其中，所述匹配指示信息用于指示所述目标部件上存在与所述第二目标连接器匹配的第二存储连接器；将通过所述第一目标连接器接收到的第二待传递信号通过所述目标互联连接器传递给所述目标部件，以通过所述第二存储连接器将所述第二待传递信号传递给所述第二存储连接器所连接的存储部件。

15.根据权利要求14所述的信号传输结构，其特征在于，

所述处理部件，还用于保存所述第二目标连接器的连接器标识和所述目标互联连接器的连接器标识之间的对应关系。

16.根据权利要求12所述的信号传输结构，其特征在于，

所述处理部件，还用于在所述第一部件上不存在与所述第二目标连接器匹配的存储连接器的情况下，确定所在的所述第一部件上的异常连接器，其中，所述异常连接器为所在的所述第一部件上的所述一组第一连接器中，所连接的所述第二目标连接器对应的存储连接器不属于所在的所述第一部件的第一连接器；

发出异常连接提示信息，其中，所述异常连接提示信息用于对所述异常连接器进行连接异常提示。

17.根据权利要求1至16中任一项所述的信号传输结构，其特征在于，

所述第一部件为背板，所述第二部件为主板，所述背板上的第一连接器为用于连接所述主板的主板连接器，所述背板上的存储连接器为用于连接硬盘的硬盘连接器，所述主板上的第二连接器为用于连接所述背板的背板连接器。

18.一种服务器，其特征在于，

包括权利要求1至17中任一项所述的信号传输结构。

19.一种信号传输方法，其特征在于，

应用于包含第一部件和第二部件的电子设备，所述第一部件包含用于连接所述第二部件的一组第一连接器、用于连接存储部件的一组存储连接器和处理部件，所述第二部件上包含用于连接所述一组第一部件的一组第二连接器，所述一组第一部件上的第一连接器与所述第二部件上的第二连接器通过线缆进行非固定连接；

所述方法包括：

基于第二连接器和存储连接器之间的预设对应关系，通过所述处理部件确定所述第一部件上与连接到第一目标连接器的第二目标连接器匹配的存储连接器，其中，所述第一目标连接器为所述一组第一连接器中的一个连接器，所述第二目标连接器为所述一组第二连接器中的一个连接器；

在所述第一部件上存在与所述第二目标连接器匹配的第一存储连接器的情况下，通过所述处理部件将通过所述第一目标连接器接收到的第一待传递信号传递给所述第一存储连接器，以通过所述第一存储连接器将所述第一待传递信号传递给所述第一存储连接器所连接的存储部件。

20.根据权利要求19所述的方法，其特征在于，

在所述基于第二连接器和存储连接器之间的预设对应关系，通过所述处理部件确定所述第一部件上与连接到第一目标连接器的第二目标连接器匹配的存储连接器之前，所述方法还包括：

通过所述处理部件获取所述第一目标连接器接收到的所述第二目标连接器传递的所述第二目标连接器的连接器标识，其中，所述第二目标连接器的连接器标识用于指示与所述第一目标连接器通过线缆进行连接的第二连接器为所述第二目标连接器。

21.根据权利要求20所述的方法，其特征在于，

所述第一部件包括包含输入管脚和输出管脚的逻辑器件，其中，所述第一部件上的每个第一连接器连接到所述逻辑器件的一个输入管脚上，所述第一部件上的每个存储连接器连接到所述逻辑器件的一个输出管脚上；

所述通过所述处理部件获取所述第一目标连接器接收到的所述第二目标连接器传递的所述第二目标连接器的连接器标识，包括：通过所述逻辑器件获取由第一输入管脚传入的所述第二目标连接器的连接器标识，其中，所述第一输入管脚为所述逻辑器件上与所述第一目标连接器对应的输入管脚；

在所述通过所述处理部件将通过所述第一目标连接器接收到的第一待传递信号传递给所述第一存储连接器之前，所述方法还包括：通过所述逻辑器件控制所述逻辑器件上与所述第一存储连接器对应的输出管脚导通。

22.根据权利要求19至21中任一项所述的方法，其特征在于，

所述第一部件的数量为多个，不同的所述第一部件之间通过互联连接器进行连接；

在所述基于第二连接器和存储连接器之间的预设对应关系，通过所述处理部件确定所述第一部件上与所述第二目标连接器匹配的存储连接器之后，所述方法还包括：

在所在的所述第一部件上不存在与所述第二目标连接器匹配的存储连接器的情况下，通过所述处理部件将所述第二目标连接器的连接器标识通过所在的所述第一部件上的互联连接器传递给其他的所述第一部件，以由其他的所述第一部件确定其他的所述第一部件上与所述第二目标连接器匹配的存储连接器，其中，其他的所述第一部件为一组所述第二部件中除了所在的所述第一部件以外的所述第一部件。