CN117651426A - 数据处理装置和制造数据处理装置的方法 - Google Patents
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Abstract
一种数据处理装置和制造数据处理装置的方法。该数据处理装置包括控制电路层和与控制电路层层叠设置的存储阵列层。控制电路层包括控制电路，控制电路包括多个第一晶体管，控制电路层包括第一金属层，第一金属层包括多个第一晶体管的源极和/或漏极；存储阵列层包括存储阵列，存储阵列包括排列为多行多列的多个存储单元，多个存储单元每个包括第二晶体管以及与第二晶体管电连接的存储器，存储器包括依次层叠的第一电极、存储功能层；控制电路，被配置为控制存储阵列的操作；第一金属层还包括复用为存储器的第二电极的部分，存储功能层夹置在第一电极和第二电极之间。该数据处理装置可以简化制造工艺，提高数据处理装置的集成度和数据处理效率。
Description
技术领域
本公开的实施例涉及一种数据处理装置和制造数据处理装置的方法。
背景技术
随着技术的飞速进步和数字化时代的快速发展，对算力的需求呈现爆炸性增长。采用硅基晶体管制备存储阵列的控制电路，由于硅基晶体管的制造工艺和物理特性的限制，使得存储阵列无法实现多层堆叠以及高效的阵列间通信。
发明内容
本公开至少一个实施例提供一种数据处理装置，包括：控制电路层和与所述控制电路层层叠设置的存储阵列层，其中，所述控制电路层包括控制电路，所述控制电路包括多个第一晶体管，所述控制电路层包括第一金属层，所述第一金属层包括所述多个第一晶体管的源极和/或漏极；所述存储阵列层包括存储阵列，所述存储阵列包括排列为多行多列的多个存储单元，所述多个存储单元每个包括第二晶体管以及与所述第二晶体管电连接的存储器，所述存储器包括依次层叠的第一电极、存储功能层；所述控制电路被配置为控制所述存储阵列的操作；所述第一金属层还包括复用为所述存储器的第二电极的部分，所述存储功能层夹置在所述第一电极和所述第二电极之间。
例如，在本公开至少一实施例提供的数据处理装置中，所述第一晶体管包括碳纳米管晶体管、氧化物半导体晶体管或二维晶体管中的至少一种。
例如，在本公开至少一实施例提供的数据处理装置中，所述第二晶体管包括碳纳米管晶体管、氧化物半导体晶体管或二维晶体管中的至少一种。
例如，在本公开至少一实施例提供的数据处理装置中，所述存储器包括阻变式存储器、磁阻随机存取存储器、铁电存储器或相变存储器。
例如，在本公开至少一实施例提供的数据处理装置中，所述控制电路包括CMOS电路，所述CMOS电路包括P型晶体管和N型晶体管，其中，所述P型晶体管和/或所述N型晶体管为所述第一晶体管。
例如，在本公开至少一实施例提供的数据处理装置中，所述控制电路层还包括衬底层和保护层，所述第一晶体管设置在所述衬底层上，所述保护层设置在所述第一晶体管远离所述衬底层的一侧以覆盖所述第一晶体管，所述存储阵列层设置在所述保护层远离所述衬底层的一侧。
例如，在本公开至少一实施例提供的数据处理装置中，所述保护层包括Y2O3。
例如，在本公开至少一实施例提供的数据处理装置中，所述保护层包括过孔，所述过孔暴露所述第一金属层中作为所述第二电极的部分。
例如，在本公开至少一实施例提供的数据处理装置中，所述控制电路包括字线驱动电路或位线驱动电路，所述字线驱动电路或所述位线驱动电路包括所述多个第一晶体管。
本公开至少一实施例提供一种制造数据处理装置的方法，包括：采用半导体制备工艺制备所述控制电路层和与所述控制电路层层叠设置的所述存储阵列层。
例如，在本公开至少一实施例提供的制造数据处理装置的方法中，所述半导体制备工艺的工艺温度低于300摄氏度。
例如，在本公开至少一实施例提供的制造数据处理装置的方法中，所述第一晶体管包括碳纳米管晶体管，所述制备所述控制电路还包括：进行静电掺杂制备所述第一晶体管。
例如，在本公开至少一实施例提供的制造数据处理装置的方法中，制备所述控制电路层，包括：提供衬底层；在所述衬底层上制备所述控制电路；在所述控制电路远离所述衬底层一侧形成保护层，其中，所述存储阵列层形成在所述保护层远离所述衬底层一侧的上方。
例如，在本公开至少一实施例提供的制造数据处理装置的方法中，所述第一晶体管包括碳纳米管晶体管、氧化物半导体晶体管或二维晶体管中的至少一种；所述保护层包括Y2O3。
例如，在本公开至少一实施例提供的制造数据处理装置的方法中，制备所述控制电路层，还包括：在所述保护层中形成过孔，其中，所述过孔暴露所述第一金属层中作为所述第二电极的部分。
附图说明
为了更清楚地说明本公开实施例的技术方案，下面将对实施例的附图作简单地介绍，显而易见地，下面描述中的附图仅仅涉及本公开的一些实施例，而非对本公开的限制。
图1示出了本公开至少一个实施例提供的数据处理装置的示意框图；
图2示出了本公开至少一个实施例提供的存储器的原理示意图；
图3A示出了一种具有1T1R结构的忆阻器单元的示意图；
图3B示出了本公开至少一个实施例提供的数据处理装置的电路光学显微镜照片；
图4示出了本公开至少一个实施例提供的数据处理装置的电路结构示意图；
图5示出了本公开至少一个实施例提供的数据处理装置的架构示意图；
图6示出了本公开至少一个实施例提供的制造数据处理装置的方法流程示意图；以及
图7示出了本公开至少一个实施例提供的数据处理装置的透射电镜照片。
具体实施方式
为使本公开实施例的目的、技术方案和优点更加清楚，下面将结合本公开实施例的附图，对本公开实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述的本公开的实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其他实施例，都属于本公开保护的范围。
除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
存算一体架构包括存储阵列和用于存储阵列的外围控制电路，该存储阵列包括排列为多行多列的1T1R(One Transistor One Resistor)单元。例如，每个1T1R单元包括一个晶体管和一个阻变存储器，共同实现存储和计算的功能。阻变存储器为一种忆阻器，被配置为存储数据；晶体管则作为开关元件，被配置为控制数据的读写操作。该存储阵列可以用于使用存储的数据进行计算，这种存算一体架构克服了传统的冯·诺依曼架构中存储和计算之间的数据移动瓶颈，减少了数据传输的延迟和功耗。使得存算一体架构能够更高效地处理数据，尤其是在需要大量数据传输和计算的应用中。
例如，上述存储阵列在进行矩阵-向量乘运算时，可以先将矩阵数据映射为各个存储器单元的阻值并写入存储阵列。然后，可以将输入向量映射为存储阵列各行存储单元的读电压。根据基尔霍夫定律，各存储列的输出电流可以为输入电压与阻变存储器电导的乘积，即矩阵向量乘的运算结果。这种方法可以减少数据在存储和计算模块之间的传输，提高了运算速度。
存算一体架构还可以实现高度的并行计算。由于每个1T1R单元都能独立进行计算，多个计算任务可以同时进行，从而提高了计算效率。这种并行计算的能力使得存算一体架构在处理大规模数据集和复杂算法时具有显著的优势。此外，存算一体架构还具有高集成度的特点。由于存储和计算功能在器件层面上高度集成，可以在有限的芯片面积上集成更多的计算和存储资源，使得存算一体架构能够在小型化、低功耗的设备中发挥出色的性能。
随着大语言模型的迅速发展，基于平面架构的忆阻器芯片集成密度已经很难满足大模型参数规模的需求。因此，本公开的发明人注意到，可以将多个存算一体阵列堆叠在一起以实现多层存储阵列的堆叠，从而在不增加芯片面积的情况下提高存储容量和计算能力。
用于存储阵列的外围控制电路为数字逻辑电路。但是，用于存储阵列的外围控制电路若采用硅基晶体管实现，可能会限制多层阵列堆叠的实现。由于硅基晶体管具有较高的热导率和热膨胀系数，将导致在多层堆叠的制备过程中，由于工艺温度较高(例如超过300摄氏度)，硅基晶体管容易受到热应力的影响，而性能容易下降。并且，硅基晶体管的电子迁移率相对较低，限制了其在高密度集成时的性能表现。
因此，本公开的发明人注意到，可以使用可垂直堆叠的非硅沟道晶体管来实现存储阵列的外围控制电路，例如非硅沟道晶体管可以是碳纳米管晶体管、氧化物半导体晶体管或二维晶体管等材料。例如，碳纳米管具有高纵横比、高热导率和化学稳定性等特点，可以实现高效的堆叠，从而实现高集成度、低功耗、高性能的数据处理装置，以满足大规模神经网络计算任务和日益增长的数据处理的需求。
本公开至少一个实施例提供一种数据处理装置以及一种用于制造该数据处理装置的方法。
该数据处理装置包括控制电路层和存储阵列层，存储阵列层与控制电路层层叠设置。控制电路层可以包括控制电路，控制电路包括多个第一晶体管，控制电路层可以包括第一金属层。第一金属层可以包括多个第一晶体管的源极和漏极，或者，第一金属层可以包括多个第一晶体管的源极或漏极。存储阵列层包括存储阵列，存储阵列包括排列为多行多列的多个存储单元，多个存储单元每个包括第二晶体管以及与第二晶体管电连接的存储器，存储器包括依次层叠的第一电极、存储功能层；控制电路被配置为控制存储阵列的操作；第一金属层还包括复用为存储器的第二电极的部分，存储功能层夹置在第一电极和第二电极之间。
在上述实施例中，该数据处理装置的控制电路层和存储阵列层层叠设置，可以提高数据处理装置的集成密度，提高数据处理的效率，并且还能降低功耗。上述实施例通过将控制电路层的第一金属层复用为存储器的第二电极的部分，可以简化制造工艺，避免额外的电极制备步骤，提高制造效率；可以实现更紧凑的装置结构，提高数据处理装置的集成密度；还可以降低制造成本。
下面结合附图对本公开的实施例进行详细说明，但是本公开并不限于这些具体的实施例。
图1示出了本公开至少一个实施例提供的数据处理装置的示意框图。
在本公开的一些实施例中，如图1所示，数据处理装置100可以包括控制电路层101和存储阵列层102，存储阵列层102与控制电路层101层叠设置。
控制电路层101可以包括控制电路，控制电路可以包括多个第一晶体管，控制电路层101可以包括第一金属层。第一金属层可以包括多个第一晶体管的源极和漏极，或者，第一金属层可以包括多个第一晶体管的源极或漏极。
存储阵列层102包括存储阵列，存储阵列包括排列为多行多列的多个存储单元，多个存储单元每个包括第二晶体管以及与第二晶体管电连接的存储器，存储器包括依次层叠的第一电极、存储功能层；控制电路被配置为控制存储阵列的操作；第一金属层还包括复用为存储器的第二电极的部分，存储功能层夹置在第一电极和第二电极之间。
在本公开的至少一实施例中，例如，控制电路层101可以被配置为控制数据的处理和存储操作，例如为数字逻辑电路。控制电路层101可以包括用于一种或多种功能的控制电路。控制电路可以包括多个第一晶体管，这些晶体管与其他器件(包括但不限于电容、电阻等)的组合可以根据输入的控制信号和数据执行多种逻辑、运算操作。
例如，第一金属层可以包括第一晶体管的源极和漏极，或者，第一金属层可以包括第一晶体管的源极或漏极；例如，第一金属层可以包括第一晶体管的源极和漏极，即第一晶体管的源极和漏极在同一金属层中。
例如，存储阵列层102可以被配置为存储数据。存储阵列层102包括存储阵列；存储阵列可以包括排列成多行多列的多个存储单元，这种排列方式使得多个存储单元能够被高密度地集成在一起，从而提高了存储容量。每个存储单元可以包括一个或多个第二晶体管和与该第二晶体管电连接的存储器，第二晶体管作为开关元件，使得数据的读取和写入能够更加高效地进行。
例如，存储器可以是一个类似三明治结构，包括依次层叠的第一电极、存储功能层和第二电极；根据需要，存储器还可以包括其他功能层。存储功能层包括阻变材料，用于实现存储数据，第一电极和第二电极则可以用于提供必要的电连接，对存储功能层施加操作电压以进行置位、复位等操作。
图2示出了本公开至少一个实施例提供的存储器的原理示意图。如图2所示，存储器包括第一电极、第二电极以及夹置在第一电极和第二电极中间的存储功能层。示例性的，存储功能层包括金属氧化物，例如HfAlOx、HfZrOx、TaOx、HfO2、TiO、NiO、CuO、WO、PCMO等。需要注意的是，存储功能层中金属氧化物的氧含量可以改变，例如可以根据制造过程中通入氧气量的多少来确定存储功能层中金属氧化物HfAlOx、HfZrOx、TaOx等的氧含量。在施加在第一电极和第二电极上的外加电压脉冲的作用下，存储功能层的金属氧化物中的氧离子运动形成基于氧空位的导电丝，连接上下电极。通过调控导电丝的形貌，可以连续调节忆阻器的电导，表现出模拟阻变特性，实现数据存储。
例如，第一金属层还可以是第一晶体管的源极和漏极层中的金属层。第一金属层可以为第一晶体管提供稳定和高效的电流路径，提高控制电路层的工作可靠性。第一金属层通可以包括导电性能良好的材料，例如可以包括Pd、Sc、Ru、Rh、Mo、W、Au、Ag、Pt、Ti、Cu中的至少一种。第一金属层可以根据电路结构以及实际连接需求进行加工和图案化，本公开的实施例对此并不限定。
在本公开的实施例中，第一金属层的一部分被复用为存储器的第二电极。如后面将详细描述的，第一金属层的一部分被复用为存储器的第二电极可以通过控制制造过程中的多个步骤来实现。
在本公开的至少一实施例中，通过将第一金属层复用为存储器的第二电极，可以减少制造存储器第二电极所需的额外步骤和材料，从而可以简化制造过程并降低了成本，有助于提高数据处理装置100的集成度、性能和效率，提高数据的传输效率。
在本公开的一些实施例中，第一晶体管可以包括碳纳米管晶体管、氧化物半导体晶体管或二维晶体管中的至少一种。例如，第二晶体管包括碳纳米管晶体管、氧化物半导体晶体管或二维晶体管中的至少一种。
碳纳米管晶体管是一种包括碳纳米管作为沟道导电材料的晶体管，可以包括呈六边形排列的碳原子的数层到数十层的同轴圆管。碳纳米管的载流子迁移率远高于硅，能够提供更快的开关速度和响应时间。碳纳米管的直径比硅更小，可以实现更紧凑的晶体管结构，从而提高集成密度。此外，碳纳米管具有比硅材料更出色的导热性能，可以有效地消散热量，降低热失效的风险。
氧化物半导体晶体管是一种基于氧化物半导体材料的场效应晶体管。氧化物半导体晶体管通过在氧化物半导体层上施加栅极电压，控制源极和漏极之间的电流。与硅基晶体管相比，氧化物半导体晶体管具有更高的迁移率、更好的栅极控制和更低的功耗等优点。例如，氧化物半导体晶体管可以包括铟镓锌氧化物(IGZO)晶体管、铝镓锌氧化物(AGZO)晶体管、锌锡氧化物(ZTO)晶体管等，本公开的实施例对此并不限制。
二维晶体管是一种基于二维材料的半导体晶体管，采用了二维材料作为沟道导电层，通过栅极电压控制源极和漏极之间的电流。相比硅基晶体管，二维晶体管具有更高的迁移率、更好的栅极控制和更低的功耗。例如，二维晶体管可以包括二硫化钼(MoS2)晶体管、二硒化钨(WSe2)晶体管等，本公开的实施例对此并不限制。
在本公开的至少一个实施例中，碳纳米管晶体管、氧化物半导体晶体管和二维晶体管相比于硅晶体管具有高迁移率、小尺寸效应、优异的导热性能、灵活性、透明性和成本效益等优势。在控制电路层与存储阵列层堆叠的过程中，由于碳纳米管晶体管、氧化物半导体晶体管和二维晶体管的尺寸较小，可以实现更紧凑的外围控制电路结构，从而减小整个数据处理装置的尺寸。此外，碳纳米管晶体管、氧化物半导体晶体管和二维晶体管还具有较低的功耗特性，有助于降低数据处理装置的能耗。
在本公开的一些实施例中，存储阵列层102中的存储器可以包括阻变式存储器、磁阻随机存取存储器、铁电存储器或相变存储器。例如，存储器可以和第二晶体管一起来构成1T1R(一个第二晶体管和一个忆阻器)或2T2R(两个第二晶体管和两个忆阻器)等形式的存储单元。
图3A示出了一种具有1T1R结构的忆阻器单元的示意图。如图3A所示，1T1R结构的存储单元包括一个第二晶体管(例如，晶体管M1)和一个存储器(例如，阻变存储器R1)。
例如当晶体管M1采用N型晶体管时，其栅极和字线端WL连接，例如字线端WL输入高电平时晶体管M1导通；晶体管M1的第一极可以是源极并被配置为和源线端SL连接，例如晶体管M1可以通过源线端SL接收复位电压；晶体管M1的第二极可以是漏极并被配置为和阻变存储器R1的第二极(例如负极)连接，阻变存储器R1的第一极(例如正极)和位线端BL连接，例如阻变存储器R1可以通过位线端BL接收置位电压。
例如当晶体管M1采用P型晶体管时，其栅极和字线端WL连接，例如字线端WL输入低电平时晶体管M1导通；晶体管M1的第一极可以是漏极并被配置为和源线端SL连接，例如晶体管M1可以通过源线端SL接收复位电压；晶体管M1的第二极可以是源极并被配置为和阻变存储器R1的第二极(例如负极)连接，阻变存储器R1的第一极(例如正极)和位线端BL连接，例如阻变存储器R1可以通过位线端BL接收置位电压。需要说明的是，阻变存储器结构还可以实现为其他结构，例如阻变存储器R1的第二极与源线端SL连接的结构，本公开的实施例对此不作限制。
示例性的，可以以晶体管M1采用N型晶体管为例进行说明。
字线端WL的作用是对晶体管M1的栅极施加相应电压，从而控制晶体管M1导通或关闭。在对阻变存储器R1进行操作时，例如进行置位操作或复位操作，均需要先开启晶体管M1，即需要通过字线端WL对晶体管M1的栅极施加导通电压。在晶体管M1导通后，例如，可以通过在源线端SL和位线端BL向阻变存储器R1施加电压，以改变阻变存储器R1的阻态。例如，可以通过位线端BL施加置位电压，以使得该阻变存储器R1处于低阻态；又例如，可以通过源线端SL施加复位电压，以使得该阻变存储器R1处于高阻态。例如，高阻态的电阻值为低阻态的电阻值100倍以上，例如1000倍以上。
需要说明的是，在本公开的至少一实施例中，例如，通过字线端WL和位线端BL同时施加电压，可以使得阻变存储器R1的电阻值越来越小，即阻变存储器R1从高阻态变为低阻态，将使得阻变存储器R1从高阻态变为低阻态的操作称为置位操作；通过字线端WL和源线端SL同时施加电压，可以使得阻变存储器R1的电阻值越来越大，即阻变存储器R1从低阻态变为高阻态，将使得阻变存储器R1从低阻态变为高阻态的操作称为复位操作。例如，阻变存储器R1具有阈值电压，在输入电压幅度小于阻变存储器R1的阈值电压时，不会改变忆阻R1的电阻值(或电导值)。在这种情况下，可以通过输入小于阈值电压的电压，利用阻变存储器R1的电阻值(或电导值)进行计算；可以通过输入大于阈值电压的电压，改变阻变存储器R1的电阻值(或电导值)。
在本公开的一些实施例中，控制电路可以包括多个CMOS(Complementary Metal-Oxide-Semiconductor)电路，CMOS电路包括P型晶体管和N型晶体管，其中，P型晶体管(P-type Metal-Oxide-Semiconductor Field-Effect Transistor)和/或N型晶体管(N-typeMetal-Oxide-Semiconductor Field-Effect Transistor)为上述第一晶体管。
CMOS电路的P型晶体管和N型晶体管以互补的方式工作。当输入信号为高电平时，P型晶体管截止，N型晶体管导通；而当输入信号为低电平时，P型晶体管导通，N型晶体管截止。
例如，在控制电路中可以包括译码器电路，译码器电路可以包括CMOS电路，译码器电路可以被配置为将输入的地址信号解码为对应的存储阵列中的存储单元。
例如，在控制电路中还可以包括读写控制电路，读写控制电路可以包括CMOS电路，读写控制电路可以被配置为控制对存储阵列中存储数据的读写操作。
例如，在控制电路中还可以包括时序控制电路，时序控制电路可以包括CMOS电路，时序控制电路可以被配置为管理存储阵列的操作时序。时序控制电路可以在正确的时间点进行读写操作、数据传输和其他相关操作。
例如，在控制电路中还可以包括数据传输电路，数据传输电路可以包括CMOS电路，数据传输电路可以被配置为在存储阵列和控制电路之间传输数据。
例如，CMOS电路中的P型晶体管和N型晶体管的尺寸、偏置条件和连接方式等可以根据具体需求进行优化和调整，以实现更好的性能和功耗控制，本公开的实施例对此并不限制。示例性的，通过调整晶体管的尺寸，可以平衡导通电阻和寄生电容，从而提高电路的工作速度；通过优化偏置条件，可以降低功耗并提高能效；通过合理选择P型晶体管和N型晶体管的连接方式，可以实现所需的逻辑功能和信号放大效果。
在本公开的一些实施例中，控制电路层还包括衬底层和保护层，第一晶体管设置在衬底层上，保护层设置在第一晶体管远离衬底层的一侧以覆盖第一晶体管，存储阵列层设置在保护层远离衬底层的一侧。
例如，衬底层是控制电路层的基础(衬底)，衬底层可以提供稳定的支撑和导电性能。衬底层的材料和厚度选择可以根据具体需求进行优化，以提高控制电路的稳定性和性能。第一晶体管被设置在衬底层上方，保护层设置在第一晶体管远离衬底层的一侧，以覆盖第一晶体管。保护层可以保护第一晶体管免受外部环境和物理损坏的影响，以提高其可靠性和稳定性。
例如，保护层可以使用绝缘材料或其他适当的材料进行覆盖，以防止电气干扰、机械应力或化学腐蚀等对第一晶体管的损害。保护层可以有效地保护第一晶体管免受外部损伤和环境影响，从而提高电路的稳定性和可靠性。保护层还可以减少不同电路元件之间的相互干扰和串扰，提高信号质量和操作准确性。
在本公开的至少一个实施例中，控制电路层中设置保护层，保护层设置在第一晶体管远离衬底层的一侧以覆盖第一晶体管，可以提高控制电路的稳定性、可靠性和集成度。
在本公开的一些实施例中，保护层可以包括三氧化二钇Y2O3。Y2O3是一种无机化合物，包括钇元素和氧元素。
Y2O3具有良好的绝缘性能和较低的热膨胀系数，可以用作第一晶体管的保护层，以防止电气干扰、机械应力或化学腐蚀等对第一晶体管的损害。因此，在控制电路中，Y2O3可以作为保护层的一部分覆盖第一晶体管，保护第一晶体管免受外部损伤和环境影响，提高第一晶体管的稳定性和可靠性。
在本公开的至少一个实施例中，通过覆盖Y2O3保护层在第一晶体管上方，可以增强第一晶体管的性能和可靠性，优化第一晶体管的电学、机械和化学性能，从而提高第一晶体管的质量和可靠性。
在本公开的一些实施例中，保护层可以包括过孔，过孔可以暴露第一金属层中作为存储器第二电极的部分。存储器的存储功能层和第一电极可以通过过孔依次沉积在暴露出的第一金属层的上方。
例如，为了使得存储阵列层与控制电路层之间的高效电连接，可以在保护层中创建的通道，可以通过过孔暴露保护层下方的部分第一金属层，此外，暴露的部分金属还可以作为存储器的第二电极。例如，在制造的过程中，过孔需要严格控制其位置、直径和深度，使得过孔能够准确地暴露第一金属层的需要的金属部分，而不会损伤到保护层下方的其他晶体管或其他敏感组件。例如，可以采用干刻或者湿法刻蚀工艺等。
此外，由于过孔可以穿透保护层并暴露保护层下方第一金属层的部分金属，因此在制造过程中可以采取额外的措施来使得这些暴露的金属部分不会被氧化或污染。
在本公开的至少一个实施例中，保护层中设置过孔，通过过孔暴露第一金属层中作为第二电极的部分，用于存储器的存储功能层通过该过孔层叠在第二电极(即第一金属层中作为第二电极的部分)上。
在本公开的一些实施例中，控制电路可以包括字线驱动电路或位线驱动电路，字线驱动电路或位线驱动电路可以包括多个第一晶体管。字线驱动电路通常用于行方向寻址，位线驱动电路通常用于列方向寻址并提供操作电压。
例如，在存储阵列中，字线是与存储单元中的第二晶体管的栅极连接的线。字线驱动电路可以提供适当的电压和电流，以驱动这些字线，从而控制第二晶体管的开启和关闭。示例性的，当需要读取或写入某个目标存储单元的情况下，字线驱动电路可以为该目标存储单元对应的字线提供需要的电压脉冲，开启第二晶体管。
例如，位线是与存储单元中的第二晶体管的源极或漏极连接的线。位线驱动电路可以驱动这些位线，以便在读取操作或在写入操作时向存储器施加操作电压。
例如，字线驱动电路和/或位线驱动电路中包括的多个第一晶体管。第一晶体管可以被组织成与操作电路、或操作电路、反相器或其他逻辑电路，以满足驱动字线和位线的特定逻辑操作或计算操作的需求。
在本公开的至少一个实施例中，通过包括具有多个第一晶体管的字线驱动电路和/或位线驱动电路，控制电路能够更有效地控制存储阵列的操作，从而实现高效、可靠的数据存储和处理功能。
图3B示出了本公开至少一个实施例提供的数据处理装置的电路光学显微镜照片。
如图3B所示，在本公开的一些实施例中，数据处理装置可以包括控制电路和存储阵列203。控制电路可以包括译码器电路201、字线驱动电路202。存储阵列203可以包括BL(Bit Line，位线)、WL(Word Line，字线)和SL(地线)。存储阵列203可以包括多个阵列排布的存储单元。控制电路包括的译码器电路201、字线驱动电路202和存储阵列203的晶体管可以均为碳纳米管晶体管。
在测试环境下，控制电路还可以包括测试单元204，测试单元204可以被配置为对控制电路包括的译码器电路201、字线驱动电路202和存储阵列203进行测试和验证，以测试数据处理装置的性能和可靠性。
译码器电路211可以为译码器201的局部放大示意图，字线驱动电路212可以为字线驱动电路202的局部放大示意图，存储阵列213可以为存储阵列203的局部放大示意图。
图4示出了本公开至少一个实施例提供的数据处理装置的电路结构示意图。
如图4所示，在本公开的一些实施例中，控制电路可以包括译码器电路和字线驱动电路，译码器电路和字线驱动电路电连接，字线驱动电路和存储阵列电连接。译码器电路还包括逻辑门电路以及至少一个子译码器。字线驱动电路可以包括CMOS电路。
例如，译码器电路可以被配置为根据地址信号确定地址选择信号，并将地址选择信号输入字线驱动电路；字线驱动电路可以被配置为响应于地址选择信号，控制存储阵列中的字线操作。译码器电路中的逻辑门电路可以被配置为根据使能信号确定控制信号，并将控制信号输入子译码器；子译码器可以被配置为根据控制信号和地址信号，确定地址选择信号。
示例性的，可以向译码器电路输入地址信号及使能信号，N位输入信号经过译码后形成2^N位地址选择信号，2^N位地址选择信号可以分别输入2^N组字线(WL)地址对应的2^N组字线驱动电路。字线驱动电路的主要结构可以为CMOS电路。在字线驱动电路与存储阵列(例如，存储阵列可以包括多个存储单元)的耦接导通后，可以将外加的WL驱动电压传送至存储阵列对应的WL行(例如，与存储单元中的第二晶体管栅极连接)。同时，还可以在存储阵列的待操作位线(BL)上施加BL驱动电压(例如，与存储单元中的晶体管漏极连接)。例如，存储阵列中的存储单元的第二晶体管的源极均与地线(SL)相连且为0电压，字线WL与位线BL地址同时选中的目标存储单元中晶体管Vgs与Vds均大于0，则可以导通并操作对应的目标存储单元，从而改变目标存储单元的阻态以实现信息存储。
图5示出了本公开至少一个实施例提供的数据处理装置的架构示意图。
如图5所示，在本公开的一些实施例中，数据处理装置可以包括控制电路层301和存储阵列层302。存储阵列层可以包括多个存储阵列304，存储阵列304可以包括排列为多行多列的存储单元(图中未示出)。控制电路层301可与存储阵列层302至少部分层叠设置，且控制电路层301和存储阵列层302之间可以通过过孔303实现通信。
图6示出了本公开至少一个实施例提供的制造数据处理装置的方法流程示意图。关于数据处理装置的相关内容参考如前所述的内容，在此不再赘述。
如图6所示，在本公开的一些实施例中，制造数据处理装置的方法可以包括步骤：S400-S410。
步骤S400：制备控制电路层。
步骤S410：制备存储阵列层。
在本公开的至少一个实施例中，可以采用半导体制备工艺制备控制电路层和与控制电路层层叠设置的存储阵列层。
对于步骤S400，例如，可以选择合适的半导体材料作为基底(即衬底层)。可以对基底进行清洗和预处理，以去除表面的杂质和污染物，例如可以包括化学清洗、物理清洗和热处理等步骤。
例如，可以使用化学气相沉积(Chemical Vapor Deposition，CVD)、物理气相沉积(Physical Vapor Deposition，PVD)或其他合适的薄膜沉积技术，在基底上沉积形成控制电路层所需的材料薄膜，例如可以包括金属薄膜、氧化物薄膜等。
例如，可以使用光刻技术将控制电路的图案转移到光刻胶上，然后通过刻蚀技术将图案转移到材料薄膜上，例如可以使用光刻机、刻蚀机等设备。
例如，可以在控制电路层中制备第一晶体管，可以包括形成源极、漏极、栅极等结构，并进行掺杂、激活等处理。
例如，可以使用金属互连技术，形成第一金属层，可以包括多个第一晶体管的源极和/或漏极，例如可以通过溅射、电镀等工艺实现。
例如，可以使用适当的薄膜沉积技术，在控制电路层上沉积形成存储阵列层所需的材料薄膜，例如可以包括绝缘材料、导电材料等。
对于步骤S410，例如，可以在存储阵列层中制备多个存储单元。每个存储单元可以包括第二晶体管以及与第二晶体管电连接的存储器，例如可以包括第二晶体管的源极、漏极、栅极等结构，并制备存储器。
例如，在制备存储器时，可以依次层叠第二电极、存储功能层、第一电极，可以将第一金属层作为存储器的第二电极的部分，存储功能层夹置在第一电极和第二电极之间。示例性的，可以通过光刻和刻蚀等工艺，将第一晶体管中第一金属层上方的包括钝化层在内的叠层进行局部去除，以暴露出第一晶体管的源极和/或漏极层中的第一金属层部分，之后将存储功能层和第一电极依次沉积在暴露出的第一金属层的上方。
在步骤S410之后，例如还可以进行步骤S420(图中未示出)。步骤S420：对数据处理装置进行后处理和测试。后处理可以包括热处理、退火等步骤，以改善材料的性能和稳定性。测试可以包括对控制电路和存储阵列的电学性能进行测试和验证。
在本公开的一些实施例中，在采用半导体制备工艺制造的控制电路层和存储阵列层的过程中，半导体制备工艺的工艺温度可以低于300摄氏度，由此低于常规的CMOS电路制备工艺所采用的工艺温度(例如高于300摄氏度，甚至可以到600摄氏度)，不影响其他已经通过CMOS电路制备工艺得到的电路部分。
在本公开的一些实施例中，半导体制备工艺的工艺温度还可以低于250摄氏度。
需要注意的是，在本公开的至少一个实施例中，半导体制备工艺的工艺温度可以是在制备控制电路层和存储阵列层全过程的工艺温度都低于300摄氏度或者低于250摄氏度。采用半导体制备工艺的工艺温度还可以是在制备控制电路层和存储阵列层全过程的平均工艺温度低于300摄氏度或者低于250摄氏度。本领域的技术人员可以根据具体的材料和工艺要求来确定合适的工艺温度，可以通过实验和工艺参数优化来确定工艺温度范围，以实现所需的电路性能和存储性能。
在本公开的一些实施例中，采用半导体制备工艺制备控制电路，在制备控制电路的过程中还包括进行静电掺杂以制备第一晶体管。
静电掺杂可以通过在半导体材料上施加静电场来引入掺杂剂，从而改变半导体材料的电学性质。在制备碳纳米管晶体管时，可以通过静电掺杂来调节碳纳米管的导电性能，实现晶体管的制备。例如，第一晶体管可以包括碳纳米管晶体管、氧化物半导体晶体管或二维晶体管中的至少一种
以第一晶体管为碳纳米管晶体管为例，在制备控制电路的过程中，可以通过静电掺杂来调节碳纳米管的导电性能，实现第一晶体管的制备。例如，可以选择碳纳米管作为晶体管的导电通道，可以使用化学气相沉积(CVD)等方法来制备碳纳米管，并提高第一晶体管的质量和纯度。例如，可以将碳纳米管放置在衬底层上，还可以对碳纳米管进行定位和对齐，以确定晶体管的几何结构。之后，可以在碳纳米管上进行静电掺杂，例如可以通过在碳纳米管上施加静电场，静电场可以通过金属电极或其他静电掺杂源来产生，掺杂剂可以是电子接受体或电子给予体，掺杂剂的具体选择可以根据所需的导电类型(例如N型晶体管或P型晶体管)来确定。
在后续的工艺步骤中，还可以进行例如金属电极的制备、绝缘层的沉积等，以完成第一晶体管的制备。
需要注意的是，在静电掺杂过程中，例如还可以控制掺杂剂的浓度和分布，以提高第一晶体管的性能，例如可以通过调整静电场的强度、掺杂时间和掺杂剂的浓度来实现。例如，静电掺杂过程中的工艺温度可以低于300摄氏度或250摄氏度。此外，在制备过程中还可以控制其他的参数和工艺步骤，例如碳纳米管的质量和纯度、掺杂剂的选择和浓度、电极的制备等，以提高第一晶体管的性能和可靠性。
在本公开的一些实施例中，在采用半导体制备工艺制造控制电路中的CMOS电路的过程中，N型晶体管和P型晶体管可以通过进行静电掺杂制备形成，例如可以通过有源层进行静电掺杂以实现N型碳纳米管晶体管和P型碳纳米管晶体管的制备。例如，可以通过在P型碳纳米管晶体管远离衬底层的上方覆盖一层AlN，然后使用该AlN层作为阻挡层来形成N型掺杂的碳纳米管晶体管。
例如，可以通过原子层沉积(Atomic Layer Deposition，ALD)技术生长厚度为25nm的AlN以作为阻挡层来形成N型掺杂的碳纳米管晶体管。在本公开的一些实施例中，例如，在进行静电掺杂之前，还可以在P型碳纳米管晶体管远离衬底层的上方覆盖一层保护层，之后再进行静电掺杂以实现N型碳纳米管晶体管的制备。例如，保护层可以包括Y2O3。例如，可以通过电子束蒸镀(Electron Beam Evaporation，EBE)技术制备厚度为5nm-7nm的Y2O3作为P型碳纳米管晶体管的保护层以防止后续工艺损伤P型碳纳米管晶体管。
在本公开的一些实施例中，在进行静电掺杂实现N型碳纳米管晶体管的制备之后，还可以在N型碳纳米管晶体管远离衬底层的上方覆盖一层保护层。例如，保护层可以包括Y2O3。例如，可以通过电子束蒸镀技术制备厚度为5nm-7nm的Y2O3作为P型碳纳米管晶体管的保护层以防止后续工艺损伤P型碳纳米管晶体管。
在本公开的一些实施例中，采用半导体制备工艺制备控制电路层包括提供衬底层，以及在衬底层上制备控制电路，并在控制电路远侧衬底层的一侧形成保护层，存储阵列层形成在保护层远离衬底层一侧的上方。
例如，根据实际需要选择适合的衬底层，可以选择能够承受后续工艺步骤中的高温和化学处理的衬底层。例如可以选择硅、氧化铝、氮化硅、碳化硅等。本领域技术人员可以根据不同的产品特性和应用场景，根据具体的器件需求和工艺要求来选择衬底层，本公开的实施例对此并不限制。
例如，在选定了衬底层之后，可以在衬底层上制备控制电路。制备控制电路的过程可以通过光刻、刻蚀等工艺步骤来实现。例如，可以使用光刻技术在衬底层上形成所需的电路图案，以形成导电线路、晶体管、电阻器等元件。本领域技术人员可以根据不同的产品特性和应用场景，来控制光刻和刻蚀的参数，以提高控制电路的质量和性能。
例如，在制备控制电路的过程中，为了保护电路免受外界环境的影响和机械损伤或者电气干扰，可以在控制电路远离衬底层的一侧形成保护层。保护层可以采用沉积绝缘材料或覆盖保护层材料的方法来实现。例如，可以在第一晶体管远离衬底层一侧的上方覆盖保护层。例如，可以使用化学气相沉积(CVD)或物理气相沉积(PVD)等技术来沉积氮化硅(SiNx)、氧化铝(Al2O3)或者三氧化二钇(Y2O3)等材料，以减小控制电路受环境的影响。
例如，在保护层远离衬底层的一侧上方，可以形成存储阵列层。制备存储阵列层可以采用半导体的制备工艺步骤，如薄膜沉积、光刻、刻蚀等。本领域的技术人员可以根据实际的设计需要来控制薄膜的厚度、成分和微观结构，以提高存储阵列层的性能和稳定性。此外，还可以根据实际需要来设计存储阵列层与控制电路层的连接和互连问题，以提高数据的正确传输和处理。
例如，在制备控制电路层的过程中，还包括在保护层中形成过孔，以暴露出第一晶体管中第一金属层作为存储器第二电极的部分。例如，可以通过光刻和刻蚀等工艺在保护层中形成过孔，之后存储器的存储功能层和第一电极会依次沉积在暴露出的第一金属层的上方。
以下以第一晶体管为PMOS晶体管或NMOS晶体管中的至少一种为例，对碳纳米管CMOS晶体管的制造过程中形成的Y2O3保护层进行示例性描述。
例如，可以在PMOS晶体管或NMOS晶体管上方覆盖Y2O3保护层，Y2O3与碳纳米管之间可以形成良好的界面特性，可以改善碳纳米管CMOS晶体管的整体性能。例如，Y2O3可以作为有效的阻挡层，阻止掺杂物质从源极或者漏极区域扩散到沟道区域。例如，Y2O3具有良好的抗氧化性，可以保护PMOS晶体管或NMOS晶体管免受氧化损伤，提高PMOS晶体管或NMOS晶体管的性能和稳定性。例如，Y2O3保护层的厚度应在合适的范围，以确保足够的保护效果，示例性的，Y2O3保护层的厚度可以是4nm-7nm或者1nm-11nm之间。例如，还可以使用ALD(原子层沉积)或其他薄膜沉积技术来沉积Y2O3层，以控制保护层的质量和厚度。
图7示出了本公开至少一个实施例提供的数据处理装置的透射电镜照片。
如图7所示，以下以CNT-CMOS(Carbon Nanotube Complementary Metal-Oxide-Semiconductor)器件以及RRAM器件的制造方法为例，对控制电路层和存储阵列层的制造方法进行示例性描述：
例如，CNT-CMOS器件制造方法可以包括如下步骤：
(a)、在基底上进行原子层沉积生长10nm HfO2，作为表面预处理。
(b)、电子束蒸镀35nm Au作为栅电极。
(c)、原子层沉积3nm Al2O3和12nm HfO2作为栅介质层。
(d)、使用高纯度CNT(Carbon Nanotube，碳纳米管)溶液沉积高密度CNT，并使用O2等离子体定义沟道区域，形成沟道结构。
需要注意的是，高纯度CNT溶液是指在CNT溶液中，CNT的质量占据了绝大部分，而杂质和其他污染物的含量很低，例如可以是纯度为99.9％或者更高的CNT溶液；高密度CNT是指在单位面积内沉积的CNT数量较多，例如可以是在1平方厘米的区域内沉积了10^12个CNT。以上高纯度CNT溶液、高密度CNT仅为示例性描述，本公开的实施例对此并不限制。
(e)、电子束蒸镀35nm Pd作为CNTFET(Carbon Nanotube Field-EffectTransistor，碳纳米管晶体管)的源极和漏极，此时可以形成P型掺杂的碳纳米管晶体管。该Pd金属层为上述“第一金属层”的示例。
(f)、电子束蒸镀6nm Y2O3作为CNT保护层以防止后续工艺损伤CNT。
(g)、原子层沉积生长25nm AlN，形成N型掺杂的碳纳米管晶体管。
(h)、原子层沉积生长10nm SiO2和10nm Al2O3作为整体的钝化层。
例如，RRAM器件制造方法可以包括如下步骤：
(i)、采用光刻、湿法刻蚀工艺，选择性刻蚀CNTFET上的钝化层，形成阻变式存储器下电极接触孔。
(j)、利用物理气相沉积，生长TaOx(缺氧层，20nm)/Ta2O5(阻变层，10nm)/Pt(第一电极，90nm)叠层，并采用光刻、剥离等工艺，形成阻变式存储器结构。
需要说明的是，考虑到量产工艺误差，实际膜层厚度可以存在5～10nm的误差。示例性的，Pt的膜层厚度的范围可以是80nm-100nm，例如可以进一步为85nm-95nm。HfOx、TaOx层等中的氧含量可以改变，例如可以根据制造过程中通入氧气量的多少来确定HfOx、TaOx层中的氧含量。
此外，本公开的实施例并不限定各膜层的厚度，各膜层的厚度可以是任意使得控制电路层和存储阵列层可以正常工作的膜层厚度范围。例如，本公开的至少一个实施例还可以适当减薄阻变层厚度，以减小器件操作电压从而降低功耗。例如，本公开的至少一个实施例还可以适当增大阻变层厚度，以增强器件稳定性，减小被击穿的概率。
本公开的至少一实施例还提供了一种电子装置，该电子装置包括上述任一实施例的数据处理装置，例如，该电子装置还可以进一步包括其他装置，例如中央处理器(CentralProcessing Unit，CPU)、数据总线、内存等。该电子装置可以为信号处理装置、计算装置等，例如，可以用于控制器、终端设备或服务端设备等。
除了上述示例性的描述之外，有以下几点需要说明：
(1)本公开实施例附图只涉及到本公开实施例涉及到的结构，其他结构可参考通常设计。
(2)在不冲突的情况下，本公开的实施例及实施例中的特征可以相互组合以得到新的实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (15)
1.一种数据处理装置，包括：控制电路层和与所述控制电路层层叠设置的存储阵列层，
其中，所述控制电路层包括控制电路，所述控制电路包括多个第一晶体管，所述控制电路层包括第一金属层，所述第一金属层包括所述多个第一晶体管的源极和/或漏极；
所述存储阵列层包括存储阵列，所述存储阵列包括排列为多行多列的多个存储单元，所述多个存储单元每个包括第二晶体管以及与所述第二晶体管电连接的存储器，所述存储器包括依次层叠的第一电极、存储功能层；
所述控制电路被配置为控制所述存储阵列的操作；
所述第一金属层还包括复用为所述存储器的第二电极的部分，所述存储功能层夹置在所述第一电极和所述第二电极之间。
2.根据权利要求1所述的数据处理装置，其中，所述第一晶体管包括碳纳米管晶体管、氧化物半导体晶体管或二维晶体管中的至少一种。
3.根据权利要求1或2所述的数据处理装置，其中，所述第二晶体管包括碳纳米管晶体管、氧化物半导体晶体管或二维晶体管中的至少一种。
4.根据权利要求1所述的数据处理装置，其中，所述存储器包括阻变式存储器、磁阻随机存取存储器、铁电存储器或相变存储器。
5.根据权利要求1所述的数据处理装置，其中，所述控制电路包括CMOS电路，所述CMOS电路包括P型晶体管和N型晶体管，其中，所述P型晶体管和/或所述N型晶体管为所述第一晶体管。
6.根据权利要求1或2所述的数据处理装置，其中，所述控制电路层还包括衬底层和保护层，
所述第一晶体管设置在所述衬底层上，所述保护层设置在所述第一晶体管远离所述衬底层的一侧以覆盖所述第一晶体管，
所述存储阵列层设置在所述保护层远离所述衬底层的一侧。
7.根据权利要求6所述的数据处理装置，其中，所述保护层包括Y2O3。
8.根据权利要求6所述的数据处理装置，其中，所述保护层包括过孔，所述过孔暴露所述第一金属层中作为所述第二电极的部分。
9.根据权利要求1所述的数据处理装置，其中，
所述控制电路包括字线驱动电路或位线驱动电路，
所述字线驱动电路或所述位线驱动电路包括所述多个第一晶体管。
10.一种用于制造权利要求1所述的数据处理装置的方法，包括：
采用半导体制备工艺制备所述控制电路层和与所述控制电路层层叠设置的所述存储阵列层。
11.根据权利要求10所述的方法，其中，所述半导体制备工艺的工艺温度低于300摄氏度。
12.根据权利要求10所述的方法，其中，所述第一晶体管包括碳纳米管晶体管，
所述制备所述控制电路还包括：进行静电掺杂制备所述第一晶体管。
13.根据权利要求10-12任一所述的方法，其中，制备所述控制电路层，包括：
提供衬底层；
在所述衬底层上制备所述控制电路；
在所述控制电路远离所述衬底层一侧形成保护层，其中，所述存储阵列层形成在所述保护层远离所述衬底层一侧的上方。
14.根据权利要求13所述的方法，其中，所述第一晶体管包括碳纳米管晶体管、氧化物半导体晶体管或二维晶体管中的至少一种；所述保护层包括Y2O3。
15.根据权利要求13所述的方法，其中，所述制备所述控制电路层，还包括：
在所述保护层中形成过孔，其中，所述过孔暴露所述第一金属层中作为所述第二电极的部分。
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