CN117651421A - 存储阵列及其制备方法、存储器、电子设备 - Google Patents

存储阵列及其制备方法、存储器、电子设备 Download PDF

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CN117651421A CN202211003741.6A CN202211003741A CN117651421A CN 117651421 A CN117651421 A CN 117651421A CN 202211003741 A CN202211003741 A CN 202211003741A CN 117651421 A CN117651421 A CN 117651421A
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Abstract

本申请实施例公开了一种存储阵列及其制备方法、存储器、电子设备，涉及半导体技术领域。存储阵列包括：衬底和存储单元子阵列。存储单元子阵列包括：叠层结构、第一沟道层、第一栅介质层及第一栅极。叠层结构包括导电层和存储功能层，导电层包括导电块，相邻两个导电块之间设置有存储功能层，相邻两个导电块和存储功能层形成存储单元。第一沟道层与存储单元相对应，第一沟道层的至少部分位于叠层结构的侧壁上，与存储单元中相邻两个导电块及存储功能层相接触。相邻两个导电块和第一沟道层、第一栅介质层、第一栅极形成第一晶体管。存储阵列呈3D架构，第一晶体管为垂直沟道结构场效应晶体管，便于增大存储单元和第一晶体管的数量，提高存储密度。

Description

存储阵列及其制备方法、存储器、电子设备
技术领域
本申请涉及半导体技术领域，尤其涉及一种存储阵列及其制备方法、存储器、电子设备。
背景技术
随着集成电路技术的不断演进，各类电子产品(例如计算机、手机等)中芯片上单位面积的晶体管数量不断增加，使得电子产品的性能得到不断的优化。以芯片存储器为例，随着单位面积内晶体管数量的增加，芯片存储器的存储密度也不断增长，从而能够满足信息时代下人们对于数据处理的需求。
然而，由于芯片处理器中的逻辑单元和芯片存储器中存储单元结构和工艺上的不同，导致两者的性能提高的程度出现差距。也即，芯片存储器的存储密度难以跟上芯片处理器的运算速度，从而出现“存储墙”现象，导致包括芯片处理器和芯片存储器的系统的整体性能受限。
发明内容
本申请实施例提供一种存储阵列及其制备方法、存储器、电子设备，用于提高存储密度。
为达到上述目的，本申请的实施例采用如下技术方案：
第一方面，提供了一种存储阵列，该存储阵列包括：衬底和位于衬底上的多个存储单元子阵列。存储单元子阵列包括：叠层结构、第一沟道层、第一栅介质层及第一栅极。叠层结构包括沿第一方向层叠设置的多层导电层和多个存储功能层，导电层包括沿第二方向间隔设置的多个导电块，相邻两个导电块之间设置有存储功能层，相邻两个导电块和位于相邻两个导电块之间的存储功能层形成存储单元。第一方向垂直于衬底，第二方向平行于衬底。第一沟道层与存储单元相对应，第一沟道层的至少部分位于叠层结构的侧壁上，且与存储单元中的相邻两个导电块及存储功能层相接触。第一栅介质层覆盖第一沟道层。第一栅极位于第一栅介质层远离第一沟道层的一侧。相邻两个导电块和第一沟道层、第一栅介质层、第一栅极形成第一晶体管。
本申请的一些实施例所提供的存储阵列，将存储功能层设置在相邻两个导电块之间，以构成用于存储数据的存储单元，并使得该存储单元中相邻的两个导电块和第一沟道层、第一栅介质层和第一栅极构成第一晶体管，以利用该第一晶体管改变相应存储单元中存储功能层的状态，实现数据的存储。本申请实施例通过将包括多个导电块的导电层和存储功能层堆叠设置，以形成叠层结构，并将第一晶体管中的第一沟道层、第一栅介质层和第一栅极设置在叠层结构的侧壁上，可以使得存储阵列整体呈3D架构。这样有利于设置增大单位面积内存储单元的设置数量，进而有利于增大存储阵列的存储密度。而且，本申请实施中的第一晶体管为垂直沟道结构场效应晶体管，垂直沟道结构场效应晶体管在衬底上的正投影面积比较小，这样有利于在衬底设置更多的第一晶体管，有利于进一步提高存储阵列的存储密度。
在第一方面可能的实现方式中，存储单元中的相邻两个导电块位于同一导电层。沿第二方向，存储单元中的存储功能层位于相邻两个导电块之间。这样可以在一次构图工艺中同时制备形成各存储单元中的两个导电块，有利于简化存储阵列的制备工艺。另外，存储功能层与导电块之间具有一定的接触面积即可使得存储单元备所需的功能，这样有利于降低同一存储单元中的各导电块及存储功能层之间的对位精度，降低存储阵列的制备难度。
在第一方面可能的实现方式中，同一导电层中，沿第二方向，导电块和存储功能层交替设置。位于同一层的相邻两个存储单元便可以共用一导电块，并通过共用的导电块相互电连接。这样有利于简化位于同一层(或同一行)的多个存储单元的结构，提高位于同一层的多个存储单元的集成度，便于在同一导电层中设置更多数量的存储单元，进而有利于进一步提高存储阵列的集成密度、存储容量和存储密度。
在第一方面可能的实现方式中，叠层结构还包括多层第一绝缘层。沿第一方向，多层导电层和多层第一绝缘层交替设置。通过设置第一绝缘层，可以将相邻两层导电层隔开，在相邻两层导电层之间形成绝缘隔离，以避免相邻两层导电层之间形成短接，确保存储阵列具有良好的电学性能。
在第一方面可能的实现方式中，存储单元中的相邻两个导电块分别位于相邻两层导电层，且相邻两个导电块在衬底上的正投影相交叠。沿第一方向，存储单元中的存储功能层位于相邻两个导电块之间。这样有利于增大存储功能层与相邻导电块之间的接触面积，提高存储单元的性能。
在第一方面可能的实现方式中，相邻两层导电层中，位于其中一层导电层的导电块为第一导电块，位于另外一层导电层的导电块为第二导电块。相邻两层导电层在衬底上的正投影中，沿第二方向，多个第一导电块和多个第二导电块交替设置。沿第一方向，一个第一导电块和两个第二导电块相交叠，且一个第一导电块和两个存储功能层相交叠。这样相邻两层导电层和位于该相邻两层导电层之间的多个存储功能层便构成一行存储单元，该行存储单元中的多个存储单元沿第二方向依次排列，且该行存储单元中，相邻两个存储单元共用第一导电块或共用第二导电块，并通过共用的导电块相互电连接。通过共用第一导电块或共用第二导电块，可以增大第一导电块或共用第二导电块在衬底上的正投影面积，有利于降低导电层的制备难度，进而有利于降低存储阵列的制备难度。
在第一方面可能的实现方式中，叠层结构还包括多个第一绝缘块。同一导电层中，沿第二方向，多个导电块和多个第一绝缘块交替设置。通过设置第一绝缘块，可以将同一层导电层中相邻的两个导电块隔开，在该相邻的两个导电块之间形成绝缘隔离，以避免该相邻的两个导电块之间形成短接，确保存储阵列具有良好的电学性能。
在第一方面可能的实现方式中，存储单元子阵列包括多行存储单元，每行存储单元包括沿第二方向排列的多个存储单元。叠层结构还包括多层第二绝缘层，第二绝缘层位于相邻两行存储单元之间。通过设置第二绝缘层，可以将相邻两行存储单元隔开，在相邻两行存储单元之间形成绝缘隔离，以避免相邻两行存储单元之间形成短接，确保存储阵列具有良好的电学性能。
在第一方面可能的实现方式中，存储单元子阵列包括多行存储单元，每行存储单元包括沿第二方向排列的多个存储单元。叠层结构还包括多个第二绝缘块，同一行存储单元中，多个存储单元的存储功能层和多个第二绝缘块交替设置。或者，同一行存储单元中，多个存储单元的存储功能层相连接，且呈一体结构。通过设置多个第二绝缘块，可以将位于同一层导电层上的相邻的两个存储功能层隔开，便于更为清楚地界定存储单元。通过将同一行存储单元中，多个存储单元的存储功能层相连接、且呈一体结构，可以避免对同一行存储单元中多个存储单元的存储功能层进行刻蚀，能够有效的减少光罩次数，有利于简化存储功能层的制备工艺，进而有利于简化存储阵列的制备工艺，降低成本。
在第一方面可能的实现方式中，存储单元子阵列包括多列存储单元，每列存储单元包括沿第一方向堆叠的多个存储单元。同一列存储单元中，任意两个存储单元的存储功能层在衬底上的正投影至少部分重叠。这样有利于提高各存储单元子阵列中存储单元的排列规律性，进而有利于提高与各存储单元对应的第一晶体管的排列规律性，降低存储阵列的布线难度、制备难度。
在第一方面可能的实现方式中，多个叠层结构沿第三方向依次排列，第三方向平行于衬底、且垂直于第二方向。叠层结构具有相对的第一侧壁和第二侧壁。多个叠层结构包括至少一个叠层结构对，叠层结构对包括相邻的第一叠层结构和第二叠层结构，第一叠层结构的第一侧壁位于远离第二叠层结构的一侧，第二叠层结构的第二侧壁位于远离第一叠层结构的一侧。与第一叠层结构中的存储单元对应的第一晶体管的第一沟道层、第一栅介质层和第一栅极位于第一叠层结构的第一侧壁上，与第二叠层结构中的存储单元对应的第一晶体管的第一沟道层、第一栅介质层和第一栅极位于第二叠层结构的第二侧壁上。
在第一方面可能的实现方式中，叠层结构具有相对的第一侧壁和第二侧壁。与叠层结构中的存储单元对应的第一晶体管中，第一沟道层的一部分、第一栅介质层的一部分和第一栅极的一部分位于第一侧壁上，第一沟道层的另一部分、第一栅介质层的另一部分和第一栅极的另一部分位于第二侧壁上。这样相当于每个第一晶体管包括两个导电沟道，相当于增加了有效沟道宽度，能够有效地增加存储阵列的读取速度。
在第一方面可能的实现方式中，存储单元子阵列包括多列存储单元，每列存储单元包括沿第一方向依次排列的多个存储单元。沿第一方向和第二方向，相邻两个第一晶体管的第一沟道层相互隔开。与同一列存储单元相对应的多个第一晶体管的第一栅介质层相连接，并位于叠层结构的侧壁上。与同一列存储单元相对应的多个第一晶体管的第一栅极相连接，并位于叠层结构的侧壁上。通过将相邻两个第一晶体管的第一沟道层相互隔开，可以避免不同第一晶体管之间通过第一沟道层形成短接，确保各第一晶体管的良好电学性能。通过将与同一列存储单元相对应的多个第一晶体管的第一栅介质层相连接，可以使得该多个第一晶体管的第一栅介质层呈一体结构，通过将与同一列存储单元相对应的多个第一晶体管的第一栅极相连接，可以使得该多个第一晶体管的第一栅极呈一体结构，有利于降低制备形成第一晶体管及存储阵列的难度。而且，在与同一列存储单元相对应的多个第一晶体管的第一栅极相连接后，该多个第一晶体管的第一栅极便可以与同一条字线电连接，有利于减少字线的数量，简化存储阵列的结构。
在第一方面可能的实现方式中，沿第一方向最远离衬底的第一晶体管中，第一沟道层、第一栅介质层和第一栅极还覆盖叠层结构的顶壁。这样在制备沿第一方向最远离衬底的第一晶体管的过程中，可以避免对第一沟道层、第一栅介质层和第一栅极覆盖叠层结构的顶壁的部分进行刻蚀，有利于降低制备形成第一晶体管及存储阵列的难度。
在第一方面可能的实现方式中，与各存储单元对应的第一晶体管中，沿第一方向且沿第三方向，第一沟道层、第一栅介质层和第一栅极的截面图形呈环形，第一沟道层环绕存储单元，第一栅介质层环绕第一沟道层，第一栅极环绕第一栅介质层。第三方向平行于衬底、且垂直于第二方向。这样使得各第一晶体管的结构为全栅结构，有效增大了第一栅极和第一沟道层的交叠面积，进而可以有效改善第一栅极对第一沟道层的调控能力，提高第一晶体管及存储阵列的性能。
在第一方面可能的实现方式中，存储单元子阵列包括多列存储单元，每列存储单元包括沿第一方向堆叠的多个存储单元。与同一列存储单元相对应的多个第一晶体管的第一栅极相连接，并位于叠层结构的侧壁和相邻两个第一栅介质层之间。这样上述多个第一晶体管的第一栅极便可以与同一条字线电连接，有利于减少字线的数量，简化存储阵列的结构。
在第一方面可能的实现方式中，至少两个存储单元子阵列沿第二方向依次排列，至少两个存储单元子阵列沿第三方向依次排列。第三方向平行于衬底、且垂直于第二方向。这样可以在提高存储阵列的存储密度的同时，避免增大存储阵列的厚度。
在第一方面可能的实现方式中，至少两个存储单元子阵列沿第一方向依次排列。存储阵列还包括封装层，沿第一方向，封装层位于相邻两个存储单元子阵列之间。通过将存储单元子阵列在第一方向上排列，可以在提高存储阵列的存储密度的同时，提高空间利用率，减小存储阵列的面积。封装层可以将沿第一方向相邻的两个存储单元子阵列隔开，提高位于上层的存储单元子阵列的结构稳定性。
在第一方面可能的实现方式中，存储单元子阵列包括多行存储单元，每行存储单元包括沿第二方向排列的多个存储单元。存储单元子阵列还包括：多个第二晶体管，第二晶体管位于一行存储单元的端部，多个第二晶体管沿第一方向排列为一列；第二晶体管包括第二源极、第二漏极、第二沟道层、第二栅介质层和第二栅极。位于一行存储单元端部的相邻两个导电块分别形成第二源极和第二漏极，第二源极和第二漏极之间设置有第三绝缘块。第二沟道层的至少部分位于叠层结构的侧壁上，且与第二源极、第二漏极、及第三绝缘块相接触。第二栅介质层覆盖第二沟道层。第二栅极位于第二栅介质层远离第二沟道层的一侧。通过设置第二晶体管，可以选择性地控制存储单元子阵列中的某一行存储单元工作。在与同一列存储单元对应的第一晶体管的第一栅极相连接、呈一体结构的情况下，可以避免不同行存储单元之间产生干扰，确保存储阵列能够正常工作。另外，第二晶体管为垂直沟道结构场效应晶体管，其在衬底上的正投影面积更小，这样可以避免影响存储阵列的存储密度。
在第一方面可能的实现方式中，存储功能层包括铁电材料层、阻变层材料或相变材料层。在存储功能层为铁电材料层的情况下，存储阵列为铁电存储阵列。在存储功能层为阻变材料层的情况下，存储阵列为阻变存储阵列。在存储功能层为相变材料层的情况下，存储阵列为相变存储阵列。
第二方面，提供一种存储阵列的制备方法，该制备方法包括：提供衬底。在衬底上形成初始叠层结构，形成第一沟道层、第一栅介质层和第一栅极。初始叠层结构包括沿第一方向层叠设置的多层导电层和多个存储功能层；导电层包括沿第二方向依次间隔设置的多个导电块，相邻两个导电块之间设置有存储功能层，相邻两个导电块和位于相邻两个导电块之间的存储功能层形成存储单元。第一方向垂直于衬底，第二方向平行于衬底。第一沟道层与存储单元相对应，第一沟道层的至少一部分位于初始叠层结构的侧壁上，且与存储单元中的相邻两个导电块及存储功能层相接触。第一栅介质层覆盖第一沟道层。第一栅极位于第一栅介质层远离第一沟道层的一侧。相邻两个导电块和第一沟道层、第一栅介质层、第一栅极形成第一晶体管。
在第二方面可能的实现方式中，在衬底上形成初始叠层结构，包括：在衬底上交替形成第一复合层和第一牺牲层。形成第一复合层，包括：形成第一导电薄膜；对第一导电薄膜进行刻蚀，形成沿第二方向依次间隔设置的多个导电块，得到导电层。在相邻两个导电块之间形成存储功能层，同一存储单元中的相邻两个导电块位于第一复合层中的导电层。
在第二方面可能的实现方式中，形成第一沟道层、第一栅介质层和第一栅极，包括：形成沟道薄膜，沟道薄膜至少覆盖初始叠层结构的侧壁；形成栅介质薄膜，栅介质薄膜覆盖沟道薄膜；形成栅极薄膜，栅极薄膜覆盖栅介质薄膜；对所述栅极薄膜、栅介质薄膜和沟道薄膜进行刻蚀，形成沿第一方向延伸的初始栅极、初始栅介质层和初始沟道层；经由初始叠层结构中未被初始栅极、初始栅介质层和初始沟道层覆盖的侧壁，去除第一牺牲层，形成第一缝隙；经由第一缝隙，对初始沟道层进行刻蚀，去除初始沟道层中与第一缝隙相对的部分。
在第二方面可能的实现方式中，初始栅极、初始栅介质层和初始沟道层均至少位于初始叠层结构的相对两个侧壁上。经由初始叠层结构中未被初始栅极、初始栅介质层和初始沟道层覆盖的部分侧壁，去除第一牺牲层之前，还包括：沿第一方向且沿第二方向，至少对初始叠层结构进行刻蚀，形成相对设置的第一初始叠层结构和第二初始叠层结构，初始栅极、初始栅介质层和初始沟道层三者均被分为两部分，任一者的一部分位于第一初始叠层结构的侧壁上，另一部分位于第二初始叠层结构的侧壁上。
在第二方面可能的实现方式中，在形成第一沟道层、第一栅介质层和第一栅极之后，制备方法还包括：在第一缝隙内填充绝缘材料，形成第一绝缘层。
在第二方面可能的实现方式中，初始栅极、初始栅介质层和初始沟道层均至少位于初始叠层结构的相对两个侧壁上；经由第一缝隙，对初始沟道层进行刻蚀之后，得到第一沟道图案。形成第一沟道层、第一栅介质层和第一栅极，还包括：经由第一缝隙，对初始栅介质层进行刻蚀，去除初始栅介质层中与第一缝隙相对的部分，形成第一栅介质图案；在第一缝隙内沉积第一沟道层的材料，形成第二沟道图案，第一沟道图案和第二沟道图案形成第一沟道层；沿第一方向且沿第三方向，第一沟道层的截面图形呈环形，第一沟道层环绕存储单元，第三方向平行于衬底、且垂直于第二方向；在第一缝隙内沉积第一栅介质层的材料，形成第二栅介质图案，第一栅介质图案和第二栅介质图案形成第一栅介质层；沿第一方向且沿第三方向，第一栅介质层的截面图形呈环形，第一栅介质层环绕第一沟道层；在第一缝隙内沉积第一栅极的材料，形成第一栅极图案，第一栅极图案和初始栅极中位于同一存储单元相对两侧的部分形成第一栅极；沿第一方向且沿第三方向，第一栅极的截面图形呈环形，第一栅极环绕第一栅介质层。
在第二方面可能的实现方式中，在衬底上形成初始叠层结构，包括：在衬底上交替形成第二复合层和第二牺牲层。形成第二复合层，包括：形成第二导电薄膜；对第二导电薄膜进行刻蚀，形成沿第二方向依次间隔设置的多个导电块，得到一导电层；在多个导电块上形成存储功能层；在存储功能层上形成第三导电薄膜；对第三导电薄膜进行刻蚀，形成沿第二方向依次间隔设置的多个导电块，得到一导电层；沿第一方向，同一存储单元中的相邻两个导电块分别位于第二复合层中的相邻两层导电层，且相邻两个导电块在衬底上的正投影相交叠。
在第二方面可能的实现方式中，在多个导电块上形成存储功能层，包括：在多个导电块上形成沿第二方向依次间隔设置的多个第二绝缘块；在相邻两个第二绝缘块之间形成存储功能层，多个存储功能层沿第二方向依次间隔设置。第二复合层中的相邻两层导电层中，位于其中一层导电层的导电块为第一导电块，位于另外一层导电层的导电块为第二导电块。相邻两层导电层在衬底上的正投影中，沿第二方向，多个第一导电块和多个第二导电块交替设置；沿第一方向，一个第一导电块和两个第二导电块相交叠，且一个第一导电块和两个存储功能层相交叠。
在第二方面可能的实现方式中，形成第一沟道层、第一栅介质层和第一栅极，包括：形成沟道薄膜，沟道薄膜至少覆盖初始叠层结构的侧壁；形成栅介质薄膜，栅介质薄膜覆盖沟道薄膜；形成栅极薄膜，栅极薄膜覆盖栅介质薄膜；对栅极薄膜、栅介质薄膜和沟道薄膜进行刻蚀，形成沿第一方向延伸的初始栅极、初始栅介质层和初始沟道层；经由初始叠层结构中未被初始栅极、初始栅介质层和初始沟道层覆盖的侧壁，去除第二牺牲层，形成第二缝隙；经由第二缝隙，对初始沟道层进行刻蚀，去除初始沟道层中与第二缝隙相对的部分，形成在第一方向上相间隔的多个第一沟道层；在第二缝隙内填充绝缘材料，形成第二绝缘层。
第三方面，提供了一种存储器，该存储器包括：控制器，及如第一方面中任一实施方式中的存储阵列。
第四方面，提供了一种电子设备，该电子设备包括：处理器，及如第三方面中任一实施例中的存储器。其中，存储器用于存储处理器产生的数据。
第二方面中的存储阵列的制备方法、第三方面中的存储器及第四方面中的电子设备所带来的技术效果，可参见第一方面中不同设计方式所带来的技术效果，此处不再赘述。
附图说明
图1a为本申请实施例提供的一种电子设备的结构示意图；
图1b为本申请实施例提供的一种存储器的结构示意图；
图2为本申请实施例提供的一种铁电存储阵列中阵列单元的结构示意图；
图3为本申请实施例提供的一种存储阵列的结构示意图；
图4为本申请实施例提供的另一种存储阵列的结构示意图；
图5a为本申请实施例提供的又一种存储阵列的结构示意图；
图5b为图5a所示存储阵列的正视图；
图5c为图5a所示存储阵列的沿第二方向且沿第三方向的剖视图；
图5d为图5a所示存储阵列的沿第一方向且沿第三方向的剖视图；
图6为本申请实施例提供的又一种存储阵列的结构示意图；
图7为本申请实施例提供的一种存储阵列的等效电路图；
图8a为本申请实施例提供的又一种存储阵列的结构示意图；
图8b为图8a所示存储阵列的正视图；
图8c为图8a所示存储阵列的沿第二方向且沿第三方向的剖视图；
图8d为图8a所示存储阵列的沿第一方向且沿第三方向的剖视图；
图9a为本申请实施例提供的又一种存储阵列的结构示意图；
图9b为图9a所示存储阵列的正视图；
图9c为图9a所示存储阵列的沿第二方向且沿第三方向的剖视图；
图9d为图9a所示存储阵列的沿第一方向且沿第三方向的剖视图；
图10a为本申请实施例提供的又一种存储阵列的结构示意图；
图10b为图10a所示存储阵列的正视图；
图10c为图10a所示存储阵列的沿第二方向且沿第三方向的剖视图；
图10d为图10a所示存储阵列的沿第一方向且沿第三方向的剖视图；
图11a为本申请实施例提供的又一种存储阵列的结构示意图；
图11b为图11a所示存储阵列的正视图；
图11c为图11a所示存储阵列的沿第二方向且沿第三方向的剖视图；
图11d为图11a所示存储阵列的沿第一方向且沿第三方向的剖视图；
图12a为本申请实施例提供的又一种存储阵列的结构示意图；
图12b为图12a所示存储阵列的正视图；
图12c为图12a所示存储阵列的沿第二方向且沿第三方向的剖视图；
图12d为图12a所示存储阵列的沿第一方向且沿第三方向的剖视图；
图13为本申请实施例提供的一种存储阵列的制备方法的流程图；
图14a～图14k为本申请实施例提供的一种存储阵列的制备流程图；
图15a～图15d为本申请实施例提供的另一种存储阵列的制备流程图；
图16a～图16e为本申请实施例提供的又一种存储阵列的制备流程图；
图17a～图17g为本申请实施例提供的又一种存储阵列的制备流程图；
图18a～图18d为本申请实施例提供的又一种存储阵列的制备流程图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。
其中，在本申请的描述中，除非另有说明，“多个”是指两个或多于两个。“至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b，或c中的至少一项(个)，可以表示：a，b，c，a-b，a-c，b-c，或a-b-c，其中a，b，c可以是单个，也可以是多个。
“和/或”，描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B的情况，其中A，B可以是单数或者复数。字符“/”一般表示前后关联对象是一种“或”的关系。
另外，为了便于清楚描述本申请实施例的技术方案，在本申请的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。同时，在本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念，便于理解。
本申请实施例中，“上”、“下”、“左”以及“右”不限于相对附图中的部件示意置放的方位来定义的，应当理解到，这些方向性术语可以是相对的概念，它们用于相对于的描述和澄清，其可以根据附图中部件附图所放置的方位的变化而相应地发生变化。在附图中，为了清楚起见，夸大了层和区域的厚度，图示中的各部分之间的尺寸比例关系并不反映实际的尺寸比例关系。
本申请参照作为理想化示例性附图的剖视图和/或平面图描述了示例性实施方式。在附图中，为了清楚，放大了层和区域的厚度。因此，可设想到由于例如制造技术和/或公差引起的相对于附图的形状的变动。因此，示例性实施方式不应解释为局限于本申请示出的区域的形状，而是包括因例如制造而引起的形状偏差。例如，示为矩形的蚀刻区域通常将具有弯曲的特征。因此，附图中所示的区域本质上是示意性的，且它们的形状并非旨在示出设备的区域的实际形状，并且并非旨在限制示例性实施方式的范围。
此外，本申请实施例描述的架构以及场景是为了更加清楚的说明本申请实施例的技术方案，并不构成对于本申请实施例提供的技术方案的限定，本领域普通技术人员可知，随着架构的演变和新场景的出现，本申请实施例提供的技术方案对于类似的技术问题，同样适用。
本申请实施例提供一种电子设备。该电子设备可以是手机(mobile phone)、平板电脑(pad)、电视、桌面型计算机、膝上型计算机、手持计算机、笔记本电脑、超级移动个人计算机(ultra-mobile personal computer，UMPC)、上网本，以及蜂窝电话、个人数字助理(personal digital assistant，PDA)、增强现实(augmented reality，AR)设备、虚拟现实(virtual reality，VR)设备、人工智能(artificial intelligence，AI)设备、智能穿戴设备(例如，智能手表、智能手环)、车载设备、智能家居设备和/或智慧城市设备，本申请实施例对该电子设备的具体类型不作特殊限制。
图1a为本申请实施例示例性的提供的一种电子设备的架构示意图。如图1a所示，该电子设备1000包括：存储器500、处理器200、输入设备300、输出设备400等部件。本领域技术人员可以理解到，图1a中示出的电子设备的结构并不构成对该电子设备100的限定，该电子设备100可以包括比如图1a所示的部件更多或更少的部件，或者可以组合如图1a所示的部件中的某些部件，或者可以与如图1a所示的部件布置不同。
存储器500用于存储软件程序以及模块。存储器500主要包括存储程序区和存储数据区，其中，存储程序区可存储操作系统、至少一个功能所需的应用程序(比如声音播放功能、图像播放功能等)等；存储数据区可存储根据电子设备的使用所创建的数据(比如音频数据、图像数据、电话本等)等。此外，存储器500包括外存储器510和内存储器520。外存储器510和内存储器520存储的数据可以相互传输。外存储器510例如包括硬盘、U盘、软盘等。内存储器520例如包括静态随机存取存储器(static random access memory，SRAM)、动态随机存取存储器(dynamic random access memory，DRAM)、只读存储器等。
处理器200是上述电子设备1000的控制中心，利用各种接口和线路连接整个电子设备1000的各个部分，通过运行或执行存储在存储器500内的软件程序和/或模块，以及调用存储在存储器500内的数据，执行电子设备1000的各种功能和处理数据，从而对电子设备1000进行整体监控。可选的，处理器200可以包括一个或多个处理单元。例如，处理器200可以包括中央处理器(central processing unit，CPU)、人工智能(artificialintelligence，AI)处理器、数字信号处理器(digital signal processor，DSP)和神经网络处理器，还可以是其他特定集成电路(application specific integrated circuit，ASIC)等。图1a中以处理器200为CPU为例，CPU可以包括运算器210和控制器220。运算器210获取内存储器520存储的数据，并对内存储器520存储的数据进行处理，处理后的结果通常送回内存储器520。控制器220可以控制运算器210对数据进行处理，控制器220还可以控制外存储器510和内存储器520存储数据或读取数据。存储器500可存储处理器200产生的数据。
输入设备300用于接收输入的数字或字符信息，以及产生与电子设备1000的用户设置以及功能控制有关的键信号输入。示例的，输入设备300可以包括触摸屏以及其他输入设备。触摸屏，也称为触摸面板，可收集用户在触摸屏上或附近的触摸操作(比如用户使用手指、触笔等任何适合的物体或附件在触摸屏上或在触摸屏附近的操作)，并根据预先设定的程式驱动相应的连接装置。可选的，触摸屏可包括触摸检测装置和触摸控制器两个部分。其中，触摸检测装置检测用户的触摸方位，并检测触摸操作带来的信号，将信号传送给触摸控制器；触摸控制器从触摸检测装置上接收触摸信息，并将它转换成触点坐标，再送给处理器200，并能接收处理器200发来的命令并加以执行。此外，可以采用电阻式、电容式、红外线以及表面声波等多种类型实现触摸屏。其他输入设备可以包括但不限于物理键盘、功能键(比如音量控制按键、电源开关按键等)、轨迹球、鼠标、操作杆等中的一种或多种。上述处理器200中的控制器220还可以控制输入设备300接收输入的信号或不接收输入的信号。此外，输入设备300接收到的输入的数字或字符信息，以及产生与电子设备的用户设置以及功能控制有关的键信号输入可以存储在内存储器520中。
输出设备400用于输出输入设备300输入，并存储在内存储器520中的数据对应的信号。例如，输出设备400输出声音信号或视频信号。上述处理器200中的控制器220还可以控制输出设备400输出信号或不输出信号。
需要说明的是，图1a中的粗箭头用于表示数据的传输，粗箭头的方向表示数据传输的方向。例如，输入设备300和内存储器520之间的单向箭头表示输入设备300接收到的数据向内存储器520传输。又例如，运算器210和内存储器520之间的双向箭头表示内存储器520存储的数据可以向运算器210传输，且运算器210处理后的数据可以向内存储器520传输。图1a中的细箭头表示控制器220可以控制的部件。示例的，控制器220可以对外存储器510、内存储器520、运算器210、输入设备300和输出设备400等进行控制。
可选的，如图1a所示的电子设备1000还可以包括各种传感器。例如陀螺仪传感器、湿度计传感器、红外线传感器、磁力计传感器等，在此不再赘述。可选的，该电子设备1000还可以包括无线保真(wireless fidelity，WiFi)模块、蓝牙模块等，在此不再赘述。
可以理解的是，本申请实施例提供的存储器可以作为上述电子设备1000中的存储器500。例如，本申请实施例提供的存储器可以作为上述存储器500中的外存储器510，也可以作为上述存储器500中的内存储器520。
本申请实施例提供的存储器包括但不限于铁电随机存储器(ferroelectricrandom access memory，FRAM)、电阻式随机存储器(resistive random access memory，RRAM)、或相变存储器(phase change memory，PCM)等。其中，铁电随机存储器可以简称为铁电存储器，电阻式随机存储器可以简称为阻变存储器。
在一些示例中，如图1b所示，上述存储器500包括：控制器600和存储阵列100。控制器600和存储阵列100可以相互独立设置，也可以集成在一起。其中，存储阵列100的数量为一个或多个。图1b示意出了四个存储阵列100。
示例性的，控制器600可以耦合至存储阵列100，且用于控制存储阵列100存储数据。例如，上述控制器600可以管理存储在存储阵列100中的数据，并且与外部设备(例如主机)通信。又如，控制器600还可以控制存储阵列100的操作，比如读取操作或写入操作。当然，控制器600还可以执行任何其他合适的功能，并不局限于举例的两种。
示例性的，本申请实施例提供的存储器的存储单元均包括：相邻的两个导电块，及设置在该两个导电块之间的存储功能层。沿该两个导电块和存储功能层的层叠方向，该两个导电块相对设置。存储功能层包括但不限于铁电材料层、阻变材料层或相变材料层。在存储功能层为铁电材料层的情况下，上述存储器为铁电存储器。在存储功能层为阻变材料层的情况下，上述存储器为阻变存储器。在存储功能层为相变材料层的情况下，上述存储器为相变存储器。
上述各类型的存储器存储数据的原理基本类似，例如：上述存储单元中的两个导电块可以分别作为两个电极，通过在该两个导电块之间形成电场，可以改变存储功能层的状态，利用存储功能层的状态的变化，便能够实现数据的存储。
以存储功能层为铁电材料层、上述存储器为铁电存储器为例。铁电材料层的包括铁电材料，铁电材料层可以作为绝缘介质，使得存储单元中的两个电极和铁电材料层能够形成铁电电容。铁电存储器利用铁电材料可以发生自发极化、且极化状态能够随外电场作用而重新取向的特点进行数据存储。
例如，上述两个导电块分别为第一导电块和第二导电块。在第一导电块上施加正电压、在第二导电块上施加负电压时，第一导电块和第二导电块之间会形成电场，在该电场的作用下，铁电层中的铁电材料的极性指向第一导电块。在第一导电块上施加负电压、在第二导电块上施加正电压时，第一导电块和第二导电块之间会形成电场，在该电场的作用下，铁电层中的铁电材料的极性指向第二导电块。
具体地，当一个电场被施加到铁电材料时，其中心原子顺着电场停留在一个低能量状态位置，反之，当电场翻转被施加到同一铁电材料时，其中心原子顺着电场的方向在晶体里移动并停留在另一低能量状态位置。大量中心原子在晶体单胞中移动耦合形成铁电畴(ferroelectric domains)，铁电畴在电场作用下形成极化电荷(也称为翻转电荷)。
铁电畴在电场作用下翻转所形成的翻转电荷较高，铁电畴在电场作用下无翻转所形成的翻转电荷较低，这种铁电材料的二元稳定状态使得铁电材料可以用作为存储器，利用剩余极化强度方向的不同，施加相同方向的电场，产生的翻转电荷不同，可以用于存储数据“0”和“1”。
当一个电场被加到铁电材料晶体时，中心原子顺着电场的方向在晶体里移动，当原子移动时，它通过一个能量壁垒，从而引起电荷击穿，移去电场后，中心原子能够保持位置不变，极化状态可以保持，故而采用铁电材料形成的铁电存储器具备非易失性的特点，也即，铁电存储器在断电时不会丢失存储的数据。
铁电存储器作为一种非易失性存储器，具有高速度、高密度、低功耗和抗辐射等优点。具体地，铁电存储器能够以总线的速度来进行写操作，基本不存在数据传输时的写延迟，对数据的传输量和写延迟不作任何限制，系统可在瞬间对整个芯片存储器完成写操作，也就是说，铁电存储器具有快的读写速度。另外，由于采用铁电电容作为存储介质，铁电存储器的写操作只需在工作电压下进行，因此，铁电存储器的工作电流和静态电流非常低，也就使得铁电存储器所需功耗很低。
示例性的，铁电存储器包括呈阵列状设置的多个阵列单元，阵列单元的结构主要包括如图2所示的四种结构。
图2中的(a)示例性的给出了一个晶体管Tr和一个铁电电容C。在图2的(a)中，铁电电容C与晶体管Tr的栅极电连接。在铁电存储器工作的过程中，可以通过控制铁电电容C中铁电畴的翻转来调控晶体管Tr的栅极电压的高低，再通过检测晶体管Tr的电流来判断铁电存储器的存储状态。由此，图2的(a)中所示的结构又可以称为1T1C current sensing(电流检测)结构。
图2中的(b)示例性的给出了一个晶体管Tr和并联的(in parallel)n个铁电电容C，n≥2，且n为整数。在图2的(b)中，各铁电电容C均与晶体管Tr的栅极电连接。在铁电存储器工作的过程中，可以在并联的多个铁电电容C中选择一铁电电容C，然后通过被选中的铁电电容C中铁电畴的翻转来控制晶体管Tr的栅极电压的高低，再通过检测晶体管Tr的电流来判断被选中的铁电电容C的存储状态，也即判断铁电存储器的存储状态。由此，图2的(b)中所示的结构又可以称为1TnC current sensing结构。
图2中的(c)示例性的给出了一个晶体管Tr和一个铁电电容C。在图2的(c)中，铁电电容C与晶体管Tr的源极或漏极电连接。在铁电存储器工作的过程中，可以通过检测晶体管Tr的电流方向来判断铁电电容C的存储状态，也即判断铁电存储器的存储状态。由此，图2的(c)中所示的结构又可以称为1T1C charge sensing(电荷检测)结构，该结构例如理解为将传统的1T1C DRAM中的电容替换成铁电电容。
图2中的(d)示例性的给出了一个晶体管Tr和并联的n个铁电电容C。在图2的(d)中，各铁电电容C均与晶体管Tr的源极电连接，或均与晶体管Tr的漏极电连接。在铁电存储器工作的过程中，可以在并联的多个铁电电容C中选择一铁电电容C，然后可以通过检测晶体管Tr的电流方向来判断被选中的铁电电容C的存储状态，也即判断铁电存储器的存储状态。由此，图2的(c)中所示的结构又可以称为1TnC charge sensing结构。
由于每个铁电电容C可以用于存储1个比特(bit)的数据，因此，上述每种1TnC结构的阵列单元可以存储n个比特的数据，有利于实现基于铁电存储器的高密度存储。
上述各种结构的铁电存储器通常呈2D架构，也即平面架构，晶体管Tr为水平沟道的晶体管。受限于铁电存储器的制备工艺，难以进一步提高铁电存储器的存储密度。例如，受限于光刻工艺的精度，铁电存储器中的晶体管Tr和铁电电容C的面积难以大幅减小，这样便难以在单位面积内设置更多的晶体管Tr和铁电电容C，进而难以提高铁电存储器的存储密度。
基于此，本申请实施例提供了一种存储阵列，该存储阵列呈3D架构。如图3和图4所示，该存储阵列100包括衬底1，和位于衬底1上的多个存储单元子阵列2。该存储单元子阵列2用于存储数据。
上述多个存储单元子阵列2的排列方式包括多种，可以根据实际需要选择设置。其中，存储阵列100具有第一方向Z、第二方向X和第三方向Y，第一方向Z垂直于衬底1，第二方向X平行于衬底1，第三方向Y平行于衬底1，且第二方向X和第三方向Y相垂直。
在一些示例中，如图3所示，至少两个存储单元子阵列2沿第二方向X依次排列，至少两个存储单元子阵列2沿第三方向Y依次排列。也即，存储阵列100中的多个存储单元子阵列2呈阵列状设置，排为多行多列。或者说，存储阵列100中的多个存储单元子阵列2包括沿第二方向X排列的多列存储单元子阵列2，每列存储单元子阵列2包括沿第三方向Y排列的多个存储单元子阵列2。
例如，图3示意出了十二个存储单元子阵列2，该十二个存储单元子阵列2沿第二方向X排列为三列，每列存储单元子阵列2包括沿第三方向Y排列的四个存储单元子阵列2。
这样可以在增大存储阵列规模、提高存储阵列100的存储密度的同时，避免增大存储阵列100的厚度。
在另一些示例中，如图4所示，至少两个存储单元子阵列2沿第二方向X依次排列，至少两个存储单元子阵列2沿第三方向Y依次排列，且至少两个存储单元子阵列2沿第一方向Z依次排列。也即，存储阵列100中的多个存储单元子阵列2除了在平面内呈阵列状设置，还在第一方向Z上呈层状设置。或者说，存储阵列100中的多个存储单元子阵列2沿第一方向Z排列为多层存储单元子阵列2，每层存储单元子阵列2中的多个存储单元子阵列2包括沿第二方向X排列的多列存储单元子阵列2，每列存储单元子阵列2包括沿第三方向Y排列的多个存储单元子阵列2。
例如，图4示意出了二十四个存储单元子阵列2，该二十四个存储单元子阵列2沿第一方向Z排列为两层，每层存储单元子阵列2具有十二个存储单元子阵列2。对于每层存储单元子阵列2而言，该十二个存储单元子阵列2沿第二方向X排列为三列，每列存储单元子阵列2包括沿第三方向Y排列的四个存储单元子阵列2。
示例性的，存储阵列100还包括封装层7，沿第一方向Z，封装层7位于相邻两个存储单元子阵列2之间。该封装层7可以将沿第一方向Z相邻的两个存储单元子阵列2隔开，提高位于上层的存储单元子阵列2的结构稳定性。图4仅示意出了封装层7的局部结构，不对封装层7的整体结构进行限定。
这样可以在增大存储阵列规模、提高存储阵列100的存储密度的同时，提高空间利用率，减小存储阵列100的面积。
图5a示意出了一种存储单元子阵列2的结构。上述各存储单元子阵列2包括叠层结构21、第一沟道层22、第一栅介质层23和第一栅极24。其中，第一沟道层22、第一栅介质层23和第一栅极24的数量均为多个。
示例性的，第一沟道层22的材料包括但不限于半导体材料、金属氧化物材料。例如，第一沟道层22的材料包括但不限于Si(硅)、poly-Si(p-Si，多晶硅)、amorphous-Si(a-Si，非晶硅)等硅基半导体材料，或，In2O3(氧化铟)、ZnO(氧化锌)、Ga2O3(氧化镓)、ITO(氧化铟锡)、TiO2(二氧化钛)等金属氧化物材料，In-Ga-Zn-O(IGZO，铟镓锌氧化物)、In-Sn-Zn-O(ISZO，铟锡锌氧化物)等多元化合物材料，或，石墨烯、MoS2(二硫化钼)、黑磷等二维半导体材料，或者它们的任意组合。第一栅介质层23的材料包括但不限于SiO2(二氧化硅)、Al2O3(氧化铝)、HfO2(二氧化铪)、ZrO2(氧化锆)、TiO2(二氧化钛)、Y2O3(三氧化二钇)、Si3N4(氮化硅)等绝缘材料或者它们的任意组合材料，第一栅介质层23的结构为单层结构、叠层结构或组合材料构成的叠层结构。第一栅极24的材料包括金属材料或其他导电材料。例如，第一栅极24的材料包括TiN(氮化钛)、Ti(钛)、Au(金)、W(钨)、Mo(钼)、In-Ti-O(ITO，氧化铟锡)、Al(铝)、Cu(铜)、Ru(钌)、Ag(银)等导体材料或者它们的任意组合。
在一些示例中，如图5a和图5b所示，上述叠层结构21包括沿第一方向Z层叠设置的多层导电层211。
上述导电层211的材料包括金属材料或其他导电材料。例如，导电层211的材料包括TiN、Ti、Au、W、Mo、In-Ti-O(ITO)、Al、Cu、Ru、Ag等导体材料或者它们的任意组合。
在上述叠层结构21中，各导电层211的厚度可以相同也可以不相同，具体可以根据实际需要进行设置。此外，在叠层结构21的生产工艺中，不同的堆叠层数会对应不同的堆叠高度，例如，叠层结构21堆叠的膜层层数可以为几十层甚至上百层(例如32层、64层或128层等)，叠层结构21所包括的膜层的层数越多，存储阵列100的集成度越高、存储容量则越大，具体可以根据实际存储需求或制备工艺条件来设计叠层结构21的堆叠层数及堆叠高度，本申请对此不做限制。
示例性的，上述每层导电层211均包括沿第二方向X间隔设置的多个导电块211a，该多个导电块211a沿第二方向X依次排列，排列为一排。例如，每层导电层211中，相邻两个导电块211a之间具有一定的间距，且绝缘设置。
在一些示例中，如图5b～图5d所示，上述叠层结构21还包括多个存储功能层212。各存储功能层212例如呈块状。其中，相邻两个导电块211a之间设置有一存储功能层212，且该相邻两个导电块211a和位于该相邻两个导电块211a之间的存储功能层212形成存储单元MC。
通过在各存储单元MC中的两个导电块211a之间形成电场，可以改变位于该两个导电块211a之间的存储功能层212的状态，进而可以利用该存储功能层212的状态的变化，实现数据的存储。
例如，一个存储单元MC用于存储1个比特(bit)的数据。每个叠层结构21中的多层导电层211和多个存储功能层212，可以构成多个存储单元MC，这样，每个叠层结构21能够存储多个比特的数据。每个叠层结构21中的多个存储单元MC在第二方向X上依次排列，并在第一方向Z上堆叠，以构成3D架构，相比于平面架构(或称2D架构)，有利于增大单位面积内存储单元MC的设置数量，进而有利于增大存储阵列100的存储密度。
示例性的，叠层结构21具有相对的两个侧壁A，该相对的两个侧壁分别为第一侧壁A1和第二侧壁A2。叠层结构21的侧壁A例如垂直于衬底1所在平面，或者，考虑到制备工艺的影响，叠层结构21的侧壁A和衬底1所在平面之间具有一定的夹角，此时，可以认为叠层结构21的侧壁A大致垂直于衬底1所在平面。也就是说，第三方向Y垂直或大致垂直于侧壁A。
例如，导电块211a和存储功能层212在第三方向Y上的尺寸相等或大致相等。导电块211a和存储功能层212的垂直或大致垂直于第三方向Y的侧面，构成叠层结构21的侧壁A的一部分。
在一些示例中，第一沟道层22的至少部分位于叠层结构21的侧壁A上，第一栅介质层23覆盖该第一沟道层22，第一栅极24位于第一栅介质层23远离第一沟道层22的一侧。也就是说，沿第三方向Y且远离侧壁A的方向上，第一沟道层22、第一栅介质层23和第一栅极24依次层叠设置。第一栅介质层23将第一栅极24和第一沟道层22隔开，形成电隔离，避免第一栅极24和第一沟道层22之间形成接触，同时，将第一栅极24和叠层结构21中的导电块211a隔开，避免第一栅极24和导电块211a之间形成短接。
其中，“第一沟道层22的至少部分位于叠层结构21的侧壁A上”包括但不限于：第一沟道层22的一部分位于叠层结构21的一个侧壁A(例如第一侧壁A1)上，另一部分位于叠层结构21的另一个侧壁A(例如第二侧壁A2)上；或者，第一沟道层22整体位于叠层结构21的一个侧壁A(例如第一侧壁A1)上。第一沟道层22例如呈垂直结构。
在一些示例中，上述第一沟道层22与存储单元MC对应设置。一个存储单元MC例如对应设置一个第一沟道层22。如图5c所示，第一沟道层22与其所对应的存储单元MC中的相邻两个导电块211a及存储功能层212相接触。其中，第一沟道层22与该相邻两个导电块211a之间形成欧姆接触(或称电学接触)，该相邻两个导电块211a、第一沟道层22、第一栅介质层23、第一栅极24形成第一晶体管T1。
各存储单元MC中的相邻两个导电块211a，既可以作为两个电极，也可以作为与其相对应的第一晶体管T1的源极和漏极，使得存储单元MC与相应的第一晶体管T1之间并联设置。在存储单元MC存储数据的过程中，例如可以关断与该存储单元MC相对应的第一晶体管T1，然后分别在该存储单元MC中的两个导电块211a上施加电压，以避免该两个导电块211a通过第一沟道层22形成导电通路，从而可以在该两个导电块211a之间形成电场，改变存储功能层212的状态，实现数据的存储。
存储单元MC和与其对应的第一晶体管T1共用上述相邻两个导电块211a，有利于简化叠层结构21的结构，减小叠层结构21在衬底1上的正投影面积，进而有利于在衬底1上设置更多的叠层结构21或存储单元子阵列2，提高存储阵列100的存储密度。
基于第一晶体管T1中第一栅极24、第一沟道层22之间的位置关系，第一晶体管T1的结构形成一种沟道为垂直沟道的晶体管结构，因此，第一晶体管T1可以称为垂直沟道结构场效应晶体管(Field effect transistor，FET)。相比水平沟道的晶体管，第一晶体管T1在衬底1上的正投影面积更小，这样有利于在衬底1设置更多的第一晶体管T1和叠层结构21，有利于进一步提高存储阵列100的存储密度。
由此，本申请的一些实施例所提供的存储阵列100，将存储功能层212设置在相邻两个导电块211a之间，以构成用于存储数据的存储单元MC，并使得该存储单元MC中相邻的两个导电块211a和第一沟道层22、第一栅介质层23和第一栅极24构成第一晶体管T1，以利用该第一晶体管T1改变相应存储单元MC中存储功能层212的状态，实现数据的存储。
本申请实施例通过将包括多个导电块211a的导电层和存储功能层212堆叠设置，以形成叠层结构21，并将第一晶体管T1中的第一沟道层22、第一栅介质层23和第一栅极24设置在叠层结构21的侧壁A上，可以使得存储阵列100整体呈3D架构。这样有利于设置增大单位面积内存储单元MC的设置数量，进而有利于增大存储阵列100的存储密度。
而且，本申请实施中的第一晶体管T1为垂直沟道结构场效应晶体管，垂直沟道结构场效应晶体管在衬底1上的正投影面积比较小，这样有利于在衬底1设置更多的第一晶体管T1，有利于进一步提高存储阵列100的存储密度。
上述存储阵列100可以应用于后道工艺(back end of line，BEOL)，这样有利于增大存储面积，通过堆叠实现大容量非易失存储阵列。
在一些实施例中，如图6所示，上述存储单元子阵列2包括多行存储单元MC，每行存储单元MC包括沿第二方向X排列的多个存储单元MC。同一行存储单元MC中，相邻两个存储单元MC电连接。图7所示的等效电路图示意出了一行存储单元MC及与该行存储单元MC相对应的第一晶体管T1。
示例性的，如图5c和图6所示，上述相邻两个存储单元MC之间的电连接方式为：一个存储单元MC中的一个导电块211a与另一个存储单元MC中的一个导电块211a电连接。由于存储单元MC中的两个导电块211a，可以作为与该存储单元MC相对应的第一晶体管T1的源极和漏极，因此，同一行存储单元MC中相邻两个存储单元MC电连接也可以理解为，与该相邻两个存储单元MC相对应的两个第一晶体管T1电连接，也即，一个第一晶体管T1的源极和另一个第一晶体管T1的漏极电连接。
这样每行存储单元MC及与该行存储单元MC相对应的第一晶体管T1整体呈岛链单元(chain cell)结构，存储阵列100整体呈岛链(chain)结构。
在一些示例中，各第一晶体管T1的第一栅极24与一条字线WL电连接，第一晶体管T1的源极和漏极中的一者与板线PL电连接(例如为直接电连接或间接电连接)，第一晶体管T1的源极和漏极中的另一者与位线BL电连接(例如为直接电连接或间接电连接)。图7所示的等效电路图示意出了n+1个第一晶体管T1，自右向左，该n+1个第一晶体管T1的第一栅极24依次和字线WL0、WL1、……、WLn电连接，最左侧的第一晶体管T1与板线PL之间直接电连接，其余的第一晶体管T1与板线PL之间间接电连接(也即通过位于左侧的第一晶体管T1与板线PL电连接)；各第一晶体管T1与位线BL之间间接电连接，其中，最右侧的第一晶体管T1通过第二晶体管T2与位线BL电连接。关于第二晶体管T2的结构，可以参见下文中的说明，此处不再赘述。
上述chain cell结构的工作原理例如为：在“保持(standby)”状态下，各条字线WL传输高电位的电信号至的第一晶体管T1，以控制各第一晶体管T1开启，选择信号线BS传输高电位的电信号至第二晶体管T2，以控制第二晶体管T2开启，然后板线PL和位线BL均传输低电位的电信号Vss，以使得各存储单元MC中的存储功能层212处于同一状态(例如在存储功能层212为铁电材料层的情况下，可以使得各铁电电容处于同一个极化状态)；在“写”的过程中，与被选中的存储单元MC相对应的第一晶体管T1所电连接的字线WL传输低电位的电信号，以控制该第一晶体管T1关断，其余的第一晶体管T1和第二晶体管T2处于开启状态，板线PL传输高电位的电信号Vdd，位线BL仍传输低电位的电信号Vss，以使得被选中的存储单元MC中的存储功能层212发生变化(例如在该存储功能层212为铁电材料层的情况下，以使得被选中的铁电电容的极化方向发生翻转)，而未被选中的存储单元MC保持原有的状态(例如在该存储功能层212为铁电材料层的情况下，未选中的铁电电容保持原有极化状态)，实现数据的写入；在“读”的过程中，与被选中的存储单元MC相对应的第一晶体管T1所电连接的字线WL传输低电位的电信号，以控制该第一晶体管T1关断，其余的第一晶体管T1和第二晶体管T2处于开启状态，板线PL传输负的高电平的电信号(-Vdd)，位线BL仍传输低电位的电信号Vss，以使得被选中的存储单元MC中的存储功能层212发生变化(例如在该存储功能层212为铁电材料层的情况下，以使得被选中的铁电电容的极化方向发生翻转)，而未被选中的存储单元MC保持原有的状态(例如在该存储功能层212为铁电材料层的情况下，未选中的铁电电容保持原有极化状态)，实现数据的读取。
在本申请的一些实施例中，同一存储单元MC中，相邻两个导电块211a和存储功能层212之间的位置关系包括多种，可以根据实际需要选择设置，本申请对此不作限定。
在一些可能的实施例中，如图5a～图5c及图8a～图10d所示，同一存储单元MC中的相邻两个导电块211a位于同一导电层211。也就是说，同一存储单元MC中的两个导电块211a同层设置；同一行存储单元MC中不同存储单元MC的导电块211a也同层设置。
示例性的，沿第二方向X，同一存储单元MC中的存储功能层212位于上述相邻两个导电块211a之间，该存储功能层212也和该相邻两个导电块211a位于同一层。沿第二方向X，该相邻两个导电块211a分别位于存储功能层212的相对两侧，且均与存储功能层212相接触。
此处，本申请中的所提及的“同层设置”指的是采用同一成膜工艺形成特定图形的膜层，然后利用同一掩模板通过一次构图工艺形成的层结构。根据特定图形的不同，一次构图工艺可能包括多次曝光、显影或刻蚀工艺，而形成的层结构中的特定图形可以是连续的也可以是不连续的，这些特定图形还可能处于不同的高度或者具有不同的厚度。这样可以在一次构图工艺中同时制备形成各存储单元MC中的两个导电块211a，有利于简化存储单元子阵列2及存储阵列100的制备工艺。
另外，对于同一存储单元MC中，存储功能层212与位于其相对两侧的导电块211a之间的接触面积大小，本申请实施例不作限定。也即，同一存储单元MC中，存储功能层212与位于其相对两侧的导电块211a之间的接触面积可以较大，也可以较小，具有一定的接触面积即可使得存储单元MC具备所需的功能。这样有利于降低同一存储单元MC中的各导电块211a及存储功能层212之间的对位精度，降低存储单元子阵列2及存储阵列100的制备难度。
在一些示例中，如图8c、图9c和图10c所示，同一导电层211中，沿第二方向X，导电块211a和存储功能层212交替设置。位于同一导电层211的多个导电块211a中，任意相邻两个导电块211a之间均设置有一存储功能层212。位于同一层的相邻两个存储单元MC便可以共用一导电块211a，并通过共用的导电块211a相互电连接。或者可以理解为，与位于同一层的相邻两个存储单元MC对应的两个第一晶体管T1，共用一个源极或漏极。
以图9c所示的结构为例，导电层211包括沿第二方向X依次设置的第一导电块211a-1、第二导电块211a-2和第三导电块211a-3，第一导电块211a-1和第二导电块211a-2之间设置有第一存储功能层212-1，第二导电块211a-2和第三导电块211a-3之间设置有第二存储功能层212-2。也即，沿第二方向X，第一导电块211a-1、第一存储功能层212-1、第二导电块211a-2、第二存储功能层212-2和第三导电块211a-3依次排列。其中，第一导电块211a-1、第一存储功能层212-1和第二导电块211a-2形成第一存储单元MC-1，第二导电块211a-2、第二存储功能层212-2和第三导电块211a-3形成第二存储单元MC-2，第一存储单元MC-1和第二存储单元MC-2共用第二导电块211a-2，并通过第二导电块211a-2实现电连接。
这样有利于简化位于同一层(或同一行)的多个存储单元MC的结构，提高位于同一层的多个存储单元MC的集成度，便于在同一导电层211中设置更多数量的存储单元MC，进而有利于进一步提高存储阵列100的集成密度、存储容量和存储密度。
在一些示例中，如图8b、图9b和图10b所示，叠层结构21还包括多层第一绝缘层213。沿第一方向Z，多层导电层211和多层第一绝缘层213交替设置。任意相邻两层导电层211之间设置有一第一绝缘层213，任意相邻两层第一绝缘层213之间设置有一导电层211。
示例性的，第一绝缘层213的材料包括但不限于SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4等绝缘材料或者它们的任意组合材料，第一绝缘层213的结构为单层结构、叠层结构或组合材料构成的叠层结构。
通过设置第一绝缘层213，可以将相邻两层导电层211隔开，在相邻两层导电层211之间形成绝缘隔离(或称电隔离)，以避免相邻两层导电层211之间形成短接，确保存储阵列100具有良好的电学性能。
在另一些可能的实施例中，如图11a～图12d所示，同一存储单元MC中的相邻两个导电块211a分别位于相邻两层导电层211。沿第一方向Z，存储单元MC中的存储功能层212位于上述相邻两个导电块211a之间。也就是说，同一存储单元MC中的相邻两个导电块211a位于不同的导电层211，且存储功能层212也和该相邻两个导电块211a位于不同层。沿第一方向Z，同一存储单元MC中，一导电块211a、存储功能层212、另一导电块211a依次排列，存储功能层212的下表面与一导电块211a相接触，存储功能层212的上表面与另一导电块211a相接触。
示例性的，同一存储单元MC中的相邻两个导电块211a在衬底1上的正投影相交叠。该相邻两个导电块211a交错设置。在第一方向Z上，该相邻两个导电块211a部分重叠。由于存储功能层212位于该相邻两个导电块211a之间，因此，存储功能层212和该相邻两个导电块211a，三者在第一方向Z上部分交叠，且三者交叠的部分起到存储数据的作用。
采用上述设置方式，有利于增大存储功能层212与相邻导电块211a之间的接触面积，提高存储单元MC的性能。
在一些示例中，如图11b所示，同一存储单元MC中的相邻两个导电块211a中，位于相邻两层导电层211中的一层导电层211的导电块211a为第一导电块211a-1，位于相邻两层导电层211中的另一层导电层211的导电块211a为第二导电块211a-2。
上述相邻两层导电层211在衬底1上的正投影中，沿第二方向X，多个第一导电块211a-1和多个第二导电块211a-2交替设置。也即，任意相邻两个第一导电块211a-1之间设置有一第二导电块211a-2，任意相邻两个第二导电块211a-2之间设置有一第一导电块211a-1。
沿第一方向Z，一个第一导电块211a-1和两个第二导电块211a-2相交叠，且一个第一导电块211a-1和两个存储功能层212相交叠。此时，第一导电块211a-1、与该第一导电块211a-1相交叠的两个第二导电块211a-2、及与该第一导电块211a-1相交叠的两个存储功能层212，形成沿第二方向X依次排列的两个存储单元MC，且该两个存储单元MC共用第一导电块211a-1，并通过该第一导电块211a-1相互电连接。或者可以理解为，与该两个存储单元MC对应的两个第一晶体管T1，共用一个源极或漏极。
或者，沿第一方向Z，一个第二导电块211a-2和两个第一导电块211a-1相交叠，且一个第二导电块211a-2和两个存储功能层212相交叠。此时，第二导电块211a-2、与该第二导电块211a-2相交叠的两个第一导电块211a-1、及与该第二导电块211a-2相交叠的两个存储功能层212，形成沿第二方向X依次排列的两个存储单元MC，且该两个存储单元MC共用第二导电块211a-2，并通过该第二导电块211a-2相互电连接。或者可以理解为，与该两个存储单元MC对应的两个第一晶体管T1，共用一个源极或漏极。
这样相邻两层导电层211和位于该相邻两层导电层211之间的多个存储功能层212便构成一行存储单元MC，该行存储单元MC中的多个存储单元MC沿第二方向X依次排列，且该行存储单元MC中，相邻两个存储单元MC共用第一导电块211a-1或共用第二导电块211a-2，并通过共用的导电块相互电连接。通过共用第一导电块211a-1或共用第二导电块211a-2，可以增大第一导电块211a-1或共用第二导电块211a-2在衬底1上的正投影面积，有利于降低导电层211的制备难度，进而有利于降低存储阵列100的制备难度。
而且，与上述两个存储单元MC对应的两个第一晶体管T1，共用一个源极或漏极，增加了第一栅极24与源极的重叠面积，增加了第一栅极24与漏极的重叠面积，有利于实现源极或漏极与第一沟道层22之间的欧姆接触。
在一些示例中，如图11b、图11c、图12b和图12c所示，叠层结构21还包括多个第一绝缘块214，同一导电层211中，沿第二方向X，多个导电块211a和多个第一绝缘块214交替设置。
每个导电层211内设置有多个第一绝缘块214，该多个第一绝缘块214和该导电层211内的多个导电块211a沿第二方向X依次排列，任意相邻两个第一绝缘块214之间设置有一导电块211a，任意相邻两个导电块211a之间设置有一第一绝缘块214。
示例性的，第一绝缘块214的材料包括但不限于SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4等绝缘材料或者它们的任意组合材料，第一绝缘块214的结构为单层结构、叠层结构或组合材料构成的叠层结构。
通过设置第一绝缘块214，可以将同一层导电层211中相邻的两个导电块211a隔开，在该相邻的两个导电块211a之间形成绝缘隔离(或称电隔离)，以避免该相邻的两个导电块211a之间形成短接，确保存储阵列100具有良好的电学性能。
在一些示例中，如图11b和图12b所示，叠层结构21还包括多层第二绝缘层215，第二绝缘层215位于相邻两行存储单元MC之间。沿第一方向Z，多行存储单元MC和多层第二绝缘层215交替设置。任意相邻两行存储单元MC之间设置有一第二绝缘层215，任意相邻两层第二绝缘层215之间设置有一行存储单元MC。
由于相邻两层导电层211和位于该相邻两层导电层211之间的多个存储功能层212构成一行存储单元MC，因此，每两层导电层211之间设置有一第二绝缘层215。
示例性的，第二绝缘层215的材料包括但不限于SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4等绝缘材料或者它们的任意组合材料，第二绝缘层215的结构为单层结构、叠层结构或组合材料构成的叠层结构。
通过设置第二绝缘层215，可以将相邻两行存储单元MC隔开，在相邻两行存储单元MC之间形成绝缘隔离(或称电隔离)，以避免相邻两行存储单元MC之间形成短接，确保存储阵列100具有良好的电学性能。
同一行存储单元MC中，存储功能层MC的设置方式包括多种，可以根据实际需要选择设置。
例如，如图11b和图11c所示，叠层结构21还包括多个第二绝缘块216。同一行存储单元MC中，多个存储单元MC的存储功能层212和多个第二绝缘块216交替设置。此时，各存储功能层212呈块状。
对于位于同一层导电层211上的多个存储功能层212和多个第二绝缘块216，沿第二方向X，该多个存储功能层212和多个第二绝缘块216依次排列，任意相邻两个第二绝缘块216之间设置有一存储功能层212，任意相邻两个存储功能层212之间设置有一第二绝缘块216。
可选地，第二绝缘块216的材料包括但不限于SiO2、Al2O3、HfO2、ZrO2、TiO2、Y2O3、Si3N4等绝缘材料或者它们的任意组合材料，第二绝缘块216的结构为单层结构、叠层结构或组合材料构成的叠层结构。
通过设置第二绝缘块216，可以将位于同一层导电层211上的相邻的两个存储功能层212隔开，便于更为清楚地界定存储单元MC。
又如，如图12a～图12c所示，同一行存储单元MC中，多个存储单元MC的存储功能层212相连接，且呈一体结构。也即，同一行存储单元MC中多个存储单元MC的存储功能层212，同层设置，且相邻两个存储单元MC的存储功能层212之间是连续的、未断开的。此时，各存储功能层212呈条状，且沿第二方向X延伸。
这样可以避免对同一行存储单元MC中多个存储单元MC的存储功能层212进行刻蚀，能够有效的减少光罩次数，有利于简化存储功能层212的制备工艺，进而有利于简化存储单元子阵列2及存储阵列100的制备工艺，降低成本。
在一些实施例中，如图8b、图9b、图10b、图11b和图12b所示，上述存储单元子阵列2包括多列存储单元MC，每列存储单元MC包括沿第一方向Z堆叠的多个存储单元MC。同一列存储单元MC中的相邻两个存储单元MC之间电性绝缘(或称电隔离)。同一列存储单元MC中，任意两个存储单元MC的存储功能层212在衬底1上的正投影至少部分重叠。
示例性的，上述两个存储单元MC的存储功能层212在衬底1上的正投影部分交叠，有些错位；或者，上述两个存储单元MC的存储功能层212在衬底1上的正投影重合；或者，上述两个存储单元MC的存储功能层212中，一者在衬底1上的正投影位于另一者在衬底1上的正投影范围内。
采用上述设置方式，使得各存储单元子阵列2中的存储单元MC排列为多行、多列，有利于提高各存储单元子阵列2中存储单元MC的排列规律性，进而有利于提高与各存储单元MC对应的第一晶体管T1的排列规律性，降低存储单元子阵列2及存储阵列100的布线难度、制备难度。
在本申请的一些实施例中，与各存储单元MC相对应的第一晶体管T1的设置方式包括多种，可以根据实际需要选择设置，本申请对此不作限定。
在一些可能的实施例中，至少一个第一晶体管T1的第一沟道层22位于叠层结构21的一个侧壁A或两个侧壁A2上。
在一些示例中，如图5c所示，第一晶体管T1的第一沟道层22位于叠层结构21的一个侧壁A(例如第一侧壁A1)上，该第一晶体管T1的第一栅介质层23、第一栅极24也位于该侧壁A上，且沿远离该侧壁A的方向上，第一沟道层22、第一栅介质层23、第一栅极24依次排列。其中，第一沟道层22与相对应的存储单元MC中导电块211a的一个侧面及存储功能层212的一个侧面相接触。
这样有利于提高各第一晶体管T1的排列规律性，降低存储单元子阵列2及存储阵列100的布线难度、制备难度。
此处，各存储单元子阵列2中，第一晶体管T1的设置位置包括多种。
例如，同一存储单元子阵列2中，各第一晶体管T1的第一沟道层22、第一栅介质层23、第一栅极24位于叠层结构21的同一个侧壁A(例如第一侧壁A1)上。
又如，不同存储单元子阵列2中，各第一晶体管T1的第一沟道层22、第一栅介质层23、第一栅极24均位于相应的叠层结构21的第一侧壁A1(或第二侧壁A2)上。或者，不同存储单元子阵列2中，一部分存储单元子阵列2中各第一晶体管T1的第一沟道层22、第一栅介质层23、第一栅极24均位于相应的叠层结构21的第一侧壁A1(或第二侧壁A2)上，另一部分存储单元子阵列2中各第一晶体管T1的第一沟道层22、第一栅介质层23、第一栅极24均位于相应的叠层结构21的第二侧壁A2(或第一侧壁A1)上。
可选地，如图8a、图8c和图8d所示，多个叠层结构21沿第三方向Y依次排列。该多个叠层结构21包括至少一个叠层结构对，每个叠层结构对包括相邻的两个叠层结构21。其中，叠层结构对所包括的相邻两个叠层结构21分别为第一叠层结构21-1和第二叠层结构21-2。第一叠层结构21-1的第一侧壁A1位于远离第二叠层结构21-2的一侧，第二叠层结构21-2的第二侧壁A2位于远离第一叠层结构21-1的一侧。相应的，第一叠层结构21-1的第二侧壁A2和第二叠层结构21-2的第一侧壁A1相对设置。
与第一叠层结构21-1中的存储单元MC对应的第一晶体管T1的第一沟道层22、第一栅介质层23和第一栅极24位于第一叠层结构21-1的第一侧壁A1上，与第二叠层结构21-2中的存储单元MC对应的第一晶体管T1的第一沟道层22、第一栅介质层23和第一栅极24位于第二叠层结构21-2的第二侧壁A2上。
示例性的，第一叠层结构21-1和第二叠层结构21-2对称设置，位于第一叠层结构21-1的第一侧壁A1上的各第一晶体管T1的第一沟道层22、第一栅介质层23和第一栅极24，和位于第二叠层结构21-2的第二侧壁A2上的各第一晶体管T1的第一沟道层22、第一栅介质层23和第一栅极24对称设置。
在另一些示例中，如图9a、图9c和图9d所示，第一晶体管T1中，第一沟道层22的一部分、第一栅介质层23的一部分和第一栅极24的一部分位于叠层结构21的第一侧壁A1上，第一沟道层22的另一部分、第一栅介质层23的另一部分和第一栅极24的另一部分位于叠层结构21的第二侧壁A2上。也即，各第一晶体管T1的第一沟道层22、第一栅介质层23和第一栅极24均分为两部分，分别位于叠层结构21的第一侧壁A1和第二侧壁A2上。
各第一晶体管T1的第一沟道层22与存储单元MC的相对的两个侧面(包括导电块211a的两个侧面和存储功能层212的两个侧面)相接触。这样相当于每个第一晶体管T1包括两个导电沟道，相当于增加了有效沟道宽度，能够有效地增加存储阵列100的读取速度。
在又一些示例中，如图8b和图9b所示，沿第一方向Z和第二方向X，相邻两个第一晶体管T1的第一沟道层22相互隔开。也就是说，不同第一晶体管T1的第一沟道层22之间是相互独立的、未连接的。这样可以避免不同第一晶体管T1之间通过第一沟道层22形成短接，确保各第一晶体管T1的良好电学性能。
与同一列存储单元MC相对应的多个第一晶体管T1的第一栅介质层23相连接，并位于叠层结构21的侧壁A上。与同一列存储单元MC相对应的多个第一晶体管T1的第一栅极24相连接，并位于叠层结构21的侧壁A上。例如，沿第一方向Z，相邻两个第一晶体管T1的第一栅介质层23之间相互连接、呈一体结构，且两者相互连接的部分与叠层结构21的侧壁A相接触，相邻两个第一晶体管T1的第一栅极24相互连接、呈一体结构，且两者相互连接的部分位于第一栅介质层23远离叠层结构21的一侧表面上。
通过将与同一列存储单元MC相对应的多个第一晶体管T1的第一栅介质层23相连接，可以使得该多个第一晶体管T1的第一栅介质层23呈一体结构，并构成垂直结构，通过将与同一列存储单元MC相对应的多个第一晶体管T1的第一栅极24相连接，可以使得该多个第一晶体管T1的第一栅极24呈一体结构，并构成垂直结构，这样可以避免对与同一列存储单元MC相对应的多个第一晶体管T1的第一栅介质层23或第一栅极24进行刻蚀，有利于降低制备形成第一晶体管T1及存储阵列100的难度。而且，在与同一列存储单元MC相对应的多个第一晶体管T1的第一栅极24相连接后，该多个第一晶体管T1的第一栅极24便可以与同一条字线WL电连接，有利于减少字线WL的数量，简化存储阵列100的结构。
在上述的一些示例中，如图8a和图9a所示，沿第一方向Z最远离衬底1的第一晶体管T1中，第一沟道层22、第一栅介质层23和第一栅极24还覆盖叠层结构21的顶壁B。该第一晶体管T1的第一沟道层22、第一栅介质层23和第一栅极24便均呈折面状。
这样在制备沿第一方向Z最远离衬底1的第一晶体管T1的过程中，可以避免对第一沟道层22、第一栅介质层23和第一栅极24覆盖叠层结构21的顶壁B的部分进行刻蚀，有利于降低制备形成第一晶体管T1及存储阵列100的难度。
此处，如图8d所示，在同一存储单元子阵列2中，各第一晶体管T1的第一沟道层22、第一栅介质层23、第一栅极24位于叠层结构21的同一个侧壁A(例如第一侧壁A1)上的情况下，如果与同一列存储单元MC相对应的多个第一晶体管T1的第一栅介质层23相连接，则该多个第一晶体管T1的第一栅介质层23整体呈“7”字型或倒“L”型；如果与同一列存储单元MC相对应的多个第一晶体管T1的第一栅极24相连接，则该多个第一晶体管T1的第一栅极24整体呈“7”字型或倒“L”型。
如图9d所示，在同一存储单元子阵列2中，各第一晶体管T1的第一沟道层22、第一栅介质层23、第一栅极24位于叠层结构21的两个侧壁A上的情况下，如果与同一列存储单元MC相对应的多个第一晶体管T1的第一栅介质层23相连接，则该多个第一晶体管T1的第一栅介质层23整体呈倒“U”型，并扣合在叠层结构21上；如果与同一列存储单元MC相对应的多个第一晶体管T1的第一栅极24相连接，则该多个第一晶体管T1的第一栅极24整体呈倒“U”型，并扣合在叠层结构21上。
在另一些可能的实施例中，如图10a所示，各第一晶体管T1的第一沟道层22环绕存储单元MC。
在一些示例中，如图10d所示，与各存储单元MC对应的第一晶体管T1中，沿第一方向Z且沿第三方向Y，第一沟道层22、第一栅介质层23和第一栅极24的截面图形呈环形，第一沟道层22环绕存储单元MC，第一栅介质层23环绕第一沟道层22，第一栅极24环绕第一栅介质层23。
“沿第一方向Z且沿第三方向Y”指的是沿垂于第二方向X的某一平面的延伸方向，第一沟道层22、第一栅介质层23和第一栅极24的截面图形呈环形，相应的，第一沟道层22、第一栅介质层23和第一栅极24的立体图形均呈管状。其中，存储单元MC中的各导电块211a的一部分位于该呈管状的第一沟道层22内，并与第一沟道层22的内壁相接触，另一部分伸出该呈管状的第一沟道层22，位于该呈管状的第一沟道层22外。存储单元MC中的存储功能层则位于该呈管状的第一沟道层22内，与第一沟道层22的内壁相接触。呈管状的第一栅介质层23套设在呈管状的第一沟道层22上，且两者相接触。呈管状的第一栅极24套设在呈管状的第一栅介质层23上，且两者相接触。
采用上述设置方式，使得各第一晶体管T1的结构为全栅结构，有效增大了第一栅极24和第一沟道层22的交叠面积，进而可以有效改善第一栅极24对第一沟道层22的调控能力，提高第一晶体管T1及存储阵列100的性能。
可选地，与同一列存储单元MC相对应的多个第一晶体管T1中，相邻两个第一晶体管T1的第一栅介质层23之间间隔设置，相邻两个第一晶体管T1的第一栅极24之间间隔设置。
可选地，与同一列存储单元MC相对应的多个第一晶体管T1的第一栅极24相连接，并位于叠层结构21的侧壁A和相邻两个第一栅介质层23之间。例如，相邻两个第一晶体管T1的第一栅介质层23之间的间隙被第一栅极24的材料填充，使得第一栅极24相互连接、呈一体结构，上述多个第一晶体管T1的第一栅极24整体结构呈具有多个孔洞(该多个孔洞沿第一方向Z排列为一列)的蜂窝状结构。
这样上述多个第一晶体管T1的第一栅极24便可以与同一条字线WL电连接，有利于减少字线WL的数量，简化存储阵列100的结构。
在本申请的一些实施例中，如图6所示，存储单元子阵列2还包括：多个第二晶体管T2。该多个第二晶体管T2沿第一方向Z排列为一列。一个第二晶体管T2位于一行存储单元MC的端部。沿第二方向X，与该一行存储单元MC相对应的第一晶体管T1和该第二晶体管T2依次排列。例如，上述多个第二晶体管T2与存储单元子阵列2中的多行存储单元MC一一对应。
在一些示例中，第二晶体管T2包括第二栅极25、第二源极26和第二漏极27。每个第二晶体管T2的第二栅极25与一条选择信号线BS电连接，第二晶体管T2的第二源极26和第二漏极27中的一者与位于同一行、且相邻的第一晶体管T1电连接，第二晶体管T2的第二源极26和第二漏极27中的另一者与一条位线BL电连接。
图7所示的等效电路图示意出了一行存储单元MC、与该行存储单元MC相对应的第一晶体管T1及与该行存储单元MC对应的第二晶体管T2。图7中，第二晶体管T2位于一行存储单元MC的右端，并与位于最右侧的第一晶体管T1电连接，位于最右侧的第一晶体管T1通过第二晶体管T2与位线BL电连接。
此处，上述第二晶体管T2又可以称为选择晶体管。其中，同一列第二晶体管T2中，不同第二晶体管T2所电连接的选择信号线BS不同，所电连接的位线BL不同。在存储单元子阵列2工作的过程中，便可以通过不同选择信号线BS所传输的选择信号，控制同一列第二晶体管T2的工作状态。例如，一条选择信号线BS所传输的选择信号的电平为高电平，并控制相应的第二晶体管T2开启，其余选择信号线BS所传输的选择信号的电平为低电平，并控制相应的第二晶体管T2关闭，这样，在各字线WL传输电信号时，各关闭的第二晶体管T2所对应的一行第一晶体管T1和存储单元MC便不会工作，开启的第二晶体管T2所对应的一行第一晶体管T1和存储单元MC便会工作(例如存储数据或读取数据)。
通过设置第二晶体管T2，可以选择性地控制存储单元子阵列2中的某一行存储单元MC工作。在与同一列存储单元MC对应的第一晶体管T1的第一栅极24相连接、呈一体结构的情况下，可以避免不同行存储单元MC之间产生干扰，确保存储单元子阵列2及存储阵列100能够正常工作。
在一些示例中，第二晶体管T2还包括第二沟道层28和第二栅介质层。位于一行存储单元MC端部的相邻两个导电块211a分别形成第二源极26和第二漏极27，该第二源极26和第二漏极27之间设置有第三绝缘块217。其中，第二沟道层28的至少部分位于叠层结构21的侧壁A上，第二栅介质层覆盖第二沟道层28，第二栅极25位于第二栅介质层远离第二沟道层28的一侧。也就是说，沿第三方向Y且远离侧壁A的方向上，第二沟道层28、第二栅介质层和第二栅极25依次层叠设置。第二栅介质层将第二栅极25和第二沟道层28隔开，避免第二栅极25和第二沟道层28之间形成接触，同时，将第二栅极25和叠层结构21中的导电块211a隔开，避免第二栅极25和导电块211a之间形成短接。
如图6所示，第二沟道层28与第二源极26、第二漏极27及第三绝缘块217相接触。其中，第二沟道层28与第二源极26、第二漏极27之间形成欧姆接触，
在图6中，位于一行存储单元MC最右端的相邻两个导电块211a分别作为第二晶体管T2的第二源极26和第二漏极27。此处，最右端的存储单元MC例如可以与第二晶体管T2共用一导电块211a，这样既可以使得最右端的存储单元MC(或第一晶体管T1)与第二晶体管T2形成电连接，又可以简化存储单元子阵列2的结构。
示例性的，第二晶体管T2的第二沟道层28、第二栅介质层、第二栅极25，可以分别与第一晶体管T1的第一沟道层22、第一栅介质层23、第一栅极24同步形成，第二晶体管T2的第二沟道28的设置方式，可以与第一晶体管T1的第一沟道层22的设置方式相同。这样有利于简化存储单元子阵列2及存储阵列100的制备工艺。
基于第二晶体管T2中第二栅极25、第二沟道层28之间的位置关系，第二晶体管T2的结构形成一种沟道为垂直沟道的晶体管结构，因此，第二晶体管T2可以称为垂直沟道结构场效应晶体管。相比水平沟道的晶体管，第二晶体管T2在衬底1上的正投影面积更小，这样可以避免影响存储阵列100的存储密度。
在一些实施例中，叠层结构21中的存储功能层212包括铁电材料层、阻变层材料或相变材料层。
示例性的，铁电材料层例如包括铪基铁电介质(或称HfO2基铁电介质)。铁电材料层材料包括但不限于ZrO2、HfO2、Al掺杂HfO2、Si掺杂HfO2、Zr参杂HfO2、La掺杂HfO2、Y掺杂HfO2等，或者基于该材料(例如为HfO2)的进行其他元素掺杂的材料以及它们的任意组合。阻变材料层的材料包括但不限于NiOx、TaOx、TiOx、HfOx、WOx、ZrOx、AlyOx、SrTiOx等。相变材料层的材料包括但不限于GeTe合金、Sb2Te5合金、Ge2Sb2Te5等。
本申请的一些实施例还提供了一种存储阵列的制备方法。如图13所示，该制备方法包括：S100～S300。
S100，提供衬底1。
S200，在衬底1上形成初始叠层结构21a。初始叠层结构21a包括沿第一方向Z层叠设置的多层导电层211和多个存储功能层212。导电层211包括沿第二方向X依次间隔设置的多个导电块211a，相邻两个导电块211a之间设置有存储功能层212，相邻两个导电块211a和位于相邻两个导电块211a之间的存储功能层212形成存储单元。第一方向Z垂直于衬底1，第二方向X平行于衬底1。
示例性的，本申请实施例可以采用沉积工艺、刻蚀工艺、研磨工艺等多个工艺形成初始叠层结构21a。其中，沉积工艺包括但不限于化学气相沉积(Chemical VaporDeposition，简称CVD)工艺、物理气相沉积(Physical Vapor Deposition，简称PVD)工艺、原子层沉积(Atomic Layer Deposition，简称ALD)工艺或其任何组合的薄膜沉积工艺。刻蚀工艺包括但不限于光刻工艺。研磨工艺包括但不限于CMP(chemical mechanicalpolish，化学机械研磨或化学机械抛光)工艺。
此处，初始叠层结构21a的架构与上文中叠层结构21的架构基本相同，对初始叠层结构21a进行膜层(也即下文中提及的第一牺牲层或第二牺牲层)替换后便可以得到叠层结构21。关于初始叠层结构21a中导电层211、导电块211a及存储功能层212的设置方式，可以参见上文对叠层结构21中导电层211、导电块211a及存储功能层212的说明，此处不再赘述。
S300，形成第一沟道层22、第一栅介质层23和第一栅极24。第一沟道层22与存储单元MC相对应，第一沟道层22的至少一部分位于初始叠层结构21a的侧壁A上，且与存储单元MC中的相邻两个导电块211a及存储功能层212相接触。第一栅介质层23覆盖第一沟道层22，第一栅极24位于第一栅介质层23远离第一沟道层22的一侧，相邻两个导电块211a和第一沟道层22、第一栅介质层23、第一栅极24形成第一晶体管T1。
示例性的，本申请实施例可以采用沉积工艺、刻蚀工艺等多个工艺形成第一沟道层22、第一栅介质层23和第一栅极24中的任一者。
在S300中制备得到的第一沟道层22、第一栅介质层23和第一栅极24，与上文中第一沟道层22、第一栅介质层23和第一栅极24，具有相同的结构、设置方式，具体可以参见上文中对第一沟道层22、第一栅介质层23和第一栅极24的说明，此处不再赘述。
本申请实施例提供的存储阵列的制备方法，用于制备形成上述一些实施例中任一项所述的存储阵列100，该制备方法所能实现的有益效果与上述存储阵列100所能实现的有益效果相同，此处不再赘述。
上述初始叠层结构21a对应于一个存储单元子阵列2。由于存储阵列100包括位于衬底1上的多个存储单元子阵列2，因此，会在衬底1上同步形成多个始叠层结构21a。本申请实施例以制备形成一个存储单元子阵列2为例，对存储阵列的制备方法进行示意性说明。
在本申请的一些实施例中，同一存储单元MC中，相邻两个导电块211a和存储功能层212之间的位置关系包括多种，相应的，在上述S200中，形成初始叠层结构21a的方法包括多种。
在一些可能的实施例中，同一存储单元MC中的相邻两个导电块211a位于同一导电层211。
基于此，如图14a～图14d所示，在上述S200中，在衬底1上形成初始叠层结构21a，包括：在衬底1上交替形成第一复合层3和第一牺牲层4。
此处，与衬底1相接触的膜层例如为第一牺牲层4，沿第一方向Z，最远离衬底1的膜层例如为第一复合层3。
例如，第一复合层3和第一牺牲层4可以具有不同的刻蚀选择比。这样可以在后续的工艺中，保留第一复合层3，去除第一牺牲层4，以在任意相邻的两层第一复合层3之间形成缝隙，便于后续在该缝隙中填充绝缘材料。
可选地，第一牺牲层4的材料例如包括但不限于氮化硅。
示例性的，形成上述第一复合层3，包括：S210a～S230a。
S210a，如图14a所示，形成第一导电薄膜D1。
例如，本申请实施例可以采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺形成第一导电薄膜D1。第一导电薄膜D1的在第二方向X上的尺寸，例如大于在第三方向Y上的尺寸，使得第一导电薄膜D1在衬底1上的正投影形状呈长方形或条形。第三方向Y平行于衬底1，且第二方向X和第三方向Y相垂直。
S220a，如图14b所示，对第一导电薄膜D1进行刻蚀，形成沿第二方向X依次间隔设置的多个导电块211a，得到导电层211。
例如，本申请实施例可以采用光刻工艺对第一导电薄膜D1进行刻蚀，将第一导电薄膜D1断开，得到间隔设置的多个导电块211a。该步骤例如称为沿第二方向X进行光刻。
S230a，如图14c所示，在相邻两个导电块211a之间形成存储功能层212，同一存储单元MC中的相邻两个导电块211a位于第一复合层3中的导电层211。
例如，本申请实施例可以先采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺在导电层211上形成一存储功能薄膜，该存储功能薄膜的一部分位于各导电块211a上，另一部分位于任意相邻两个导电块211a之间；然后可以采用CMP等研磨工艺对存储功能薄膜进行研磨(或称为进行表面平坦化处理)，去除位于各导电块211a上的部分，保留位于任意相邻两个导电块211a之间的部分，位于相邻两个导电块211a之间的部分存储功能薄膜便构成存储功能层212。其中，导电层211可以作为研磨工艺的停止层，提高第一复合层3的表面平整度。
采用上述制备方法，可以使得同一存储单元MC中的相邻两个导电块211a及存储功能层212位于同一层。制备形成的第一复合层3中，沿第二方向X，导电块211a和存储功能层212交替设置，使得同一第一复合层3中的相邻两个存储单元MC共用一导电块211a，并通过共用的导电块211a相互电连接。
在一些示例中，在上述S300中，形成第一沟道层22、第一栅介质层23和第一栅极24，包括：S310a～S360a。
S310a，如图14e所示，形成沟道薄膜E。沟道薄膜E至少覆盖初始叠层结构21a的侧壁。
示例性的，本申请实施例可以采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺形成沟道薄膜E。
例如，沟道薄膜E整体呈面状，覆盖初始叠层结构21a的一个侧壁。又如，沟道薄膜E包括两个呈面状的部分，该两个部分覆盖初始叠层结构21a的相对的两个侧壁。又如，如图14e中的(b)所示，沟道薄膜E整体呈倒U型，沟道薄膜E覆盖初始叠层结构21a的相对的两个侧壁及顶壁。
S320a，如图14f所示，形成栅介质薄膜F。栅介质薄膜F覆盖沟道薄膜E。
示例性的，本申请实施例可以采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺形成栅介质薄膜F。
例如，栅介质薄膜F的形状和沟道薄膜E的形状相同，且栅介质薄膜F和沟道薄膜E的设置方式相同。
可选地，如图14f中的(b)所示，沟道薄膜E整体呈倒U型，相应的，栅介质薄膜F整体呈倒U型，并位于沟道薄膜E上，覆盖初始叠层结构21a的相对的两个侧壁及顶壁。
S330a，如图14g所示，形成栅极薄膜G。栅极薄膜G覆盖栅介质薄膜F。
示例性的，本申请实施例可以采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺形成栅极薄膜G。
例如，栅极薄膜G的形状与栅介质薄膜F的形状相同，且栅极薄膜G和栅介质薄膜F(或沟道薄膜E)的设置方式相同。
可选地，如图14g中的(b)所示，栅介质薄膜F整体呈倒U型，相应的，栅极薄膜G整体呈倒U型，并位于沟道薄膜E上，覆盖初始叠层结构21a的相对的两个侧壁及顶壁。
本申请实施例以沟道薄膜E、栅介质薄膜F和栅极薄膜G的形状均为倒U型为例进行说明。
S340a，如图14h所示，对栅极薄膜G、栅介质薄膜F和沟道薄膜E进行刻蚀，形成沿第一方向Z延伸的初始栅极G1、初始栅介质层F1和初始沟道层E1。
示例性的，本申请实施例可以采用光刻工艺，同步刻蚀栅极薄膜G、栅介质薄膜F和沟道薄膜E，将栅极薄膜G断开，得到沿第二方向X依次间隔排列的多个初始栅极G1，将栅介质薄膜F断开，得到沿第二方向X依次间隔排列的多个初始栅介质层F1，将沟道薄膜E断开，得到沿第二方向X依次间隔排列的多个初始沟道层E1。该步骤例如称为沿第二方向X进行光刻。
例如，位于同一位置处的初始栅极G1、初始栅介质层F1和初始沟道层E1形状相同，且三者在衬底1上的正投影重合。
S350a，如图14i所示，经由初始叠层结构21a中未被初始栅极G1、初始栅介质层F1和初始沟道层E1覆盖的侧壁，去除第一牺牲层4，形成第一缝隙H1。
示例性的，本申请实施例可以采用选择性湿法腐蚀工艺去除第一牺牲层4。在对栅极薄膜G、栅介质薄膜F和沟道薄膜E进行刻蚀之后，第一牺牲层4的一部分表面会被初始沟道层E1、初始栅介质层F1和初始栅极G1覆盖，另一部分表面便暴露了出来。腐蚀液便可以通过第一牺牲层4被暴露的一部分表面对第一牺牲层4逐步腐蚀，直至完全去除第一牺牲层4，第一牺牲层4所占据的空间便形成了第一缝隙H1。
此处，第一复合层3、初始栅极G1、初始栅介质层F1和初始沟道层E1，四者均和第一牺牲层4具有不同的刻蚀选择比。这样在去除第一牺牲层4的过程中，便可以仅去除第一牺牲层4，避免对第一复合层3、初始栅极G1、初始栅介质层F1和初始沟道层E1形成腐蚀，进而有利于确保第一复合层3、初始栅极G1、初始栅介质层F1和初始沟道层E1的结构完整性。
S360a，如图14j所示，经由第一缝隙H1，对初始沟道层E1进行刻蚀，去除初始沟道层E1中与第一缝隙H1相对的部分。
示例性的，本申请实施例可以采用选择性湿法腐蚀工艺去除初始沟道层E1中与第一缝隙H1相对的部分。腐蚀液可以进入第一缝隙H1内，初始沟道层E1中与第一缝隙H1相对的部分便可以和腐蚀液接触，并被去除。通过控制刻蚀的时间，可以避免去除初始沟道层E1中与第一复合层3相接触的部分。
此处，第一复合层3、初始栅极G1和初始栅介质层F1，三者均和初始沟道层E1具有不同的刻蚀选择比。这样在去除初始沟道层E1中与第一缝隙H1相对的部分的过程中，便可以仅对初始沟道层E1进行刻蚀，避免对第一复合层3、初始栅极G1和初始栅介质层F1形成腐蚀，进而有利于确保第一复合层3、初始栅极G1和初始栅介质层F1的结构完整性。
如图14j中的(b)所示，去除初始沟道层E1中与第一缝隙H1相对的部分之后，便可以将初始沟道层E1断开，得到沿第一方向Z依次间隔排列的多个第一沟道图案E2。其中，沿第一方向Z，最远离衬底1的一个第一沟道图案E2位于最远离衬底1的第一复合层3的相对的两个侧面和顶面上，其余的第一沟道图案E2中，每个第一沟道图案E2位于相应第一复合层3的一个侧面上。
在一些示例中，第一复合层3中相邻两个导电块211a和位于该相邻两个导电块211a之间的存储功能层212便可以作为一个存储单元MC，在上述步骤S360a中得到的、与该存储单元MC相接触的第一沟道图案E2便可以作为第一沟道层22，初始栅介质层F1中与第一沟道层22相对的部分便可以作为第一栅介质层23，初始栅极G1中与第一沟道层22相对的部分便可以作为第一栅极24。
此时，沿第一方向Z，最远离衬底1的第一沟道层22位于存储单元MC的两个侧面和顶面上，其余的第一沟道层22包括两个第一沟道图案E2，每个第一沟道图案E2位于相应存储单元MC的一个侧面上。第一栅介质层23和第一栅极24同理。
并且，沿第一方向Z，同一列第一晶体管T1的第一栅介质层23呈一体结构，第一栅极24呈一体结构。
示例性的，如图14k所示，在形成第一沟道层22、第一栅介质层23和第一栅极24之后，也即，在上述S360a之后，制备方法还包括：在第一缝隙H1内填充绝缘材料，形成第一绝缘层213。
示例性的，本申请实施例可以采用ALD工艺或其任何组合的薄膜沉积工艺在第一缝隙H1内回填绝缘材料，形成第一绝缘层213。
在形成第一绝缘层213之后，由第一复合层3和第一绝缘层213层叠形成的结构便为叠层结构21。
第一绝缘层213除了占据第一牺牲层4所占据的空间外，还占据相邻两个第一沟道层22之间的空间，便于将相邻两个第一沟道层22隔开，使得相邻两个第一沟道层22之间电性绝缘(或称电隔离)。
在另一些示例中，初始栅极G1、初始栅介质层F1和初始沟道层E1均至少位于初始叠层结构21a的相对两个侧壁上。如图15a所示，在上述S350之前，也即，在经由初始叠层结构21a中未被初始栅极G1、初始栅介质层F1和初始沟道层E1覆盖的侧壁，去除第一牺牲层4之前，还包括：沿第一方向Z且沿第二方向X，至少对初始叠层结构21a进行刻蚀，形成相对设置的第一初始叠层结构21a-1和第二初始叠层结构21a-2。初始栅极G1、初始栅介质层F1和初始沟道层E1三者均被分为两部分，任一者的一部分位于第一初始叠层结构21a-1的侧壁上，另一部分位于第二初始叠层结构21a-2的侧壁上。
示例性的，第一初始叠层结构21a-1和第二初始叠层结构21a-2相互对称，初始栅极G1的两部分相互对称，初始栅介质层F1的两部分相互对称，初始沟道层E1的两部分相互对称。
如图15b和图15c所示，第一初始叠层结构21a-1和第二初始叠层结构21a-2之间具有间隙，这样在S350中，便可以经由上述间隙，以及第一初始叠层结构21a-1和第二初始叠层结构21a-2中未被初始栅极G1、初始栅介质层F1和初始沟道层E1覆盖的侧壁，去除第一牺牲层4，并去除初始沟道层E1中与第一缝隙H1相对的部分。其中，腐蚀液与第一牺牲层4的接触面积增大，有利于提高去除第一牺牲层4的速率。
示例性的，如图15d所示，在上述S360a之后，制备方法还包括：在第一缝隙H1内填充绝缘材料，形成第一绝缘层213。第一绝缘层213除了占据第一牺牲层4所占据的空间外，还占据相邻两个沟道图案之间的空间，以及上述间隙。
示例性的，本申请实施例可以采用ALD工艺或其任何组合的薄膜沉积工艺在第一缝隙H1内回填绝缘材料，形成第一绝缘层213。
在形成第一绝缘层213之后，第一初始叠层结构21a-1和第二初始叠层结构21a-2便可以分别作为一个叠层结构21。在上述S360a中得到的每个第一沟道图案E2便可以作为一个第一沟道层22。
此时，沿第一方向Z，最远离衬底1的第一沟道层22位于存储单元MC的一个侧面和顶面上，其余的第一沟道层22包括一个第一沟道图案E2，该第一沟道图案E2位于相应存储单元MC的一个侧面上。第一栅介质层23和第一栅极24同理。
并且，沿第一方向Z，同一列第一晶体管T1的第一栅介质层23呈一体结构，第一栅极24呈一体结构。
在另一些示例中，第一复合层3中相邻两个导电块211a和位于该相邻两个导电块211a之间的存储功能层212作为一个存储单元MC。在上述S300中，形成第一沟道层22、第一栅介质层23和第一栅极24，还包括：S370a～S31000a。
S370a，如图16a所示，经由第一缝隙H1，对初始栅介质层F1进行刻蚀，去除初始栅介质层F1中与第一缝隙H1相对的部分，形成第一栅介质图案F2。
示例性的，本申请实施例可以采用选择性湿法腐蚀工艺去除初始栅介质层F1中与第一缝隙H1相对的部分。腐蚀液可以进入第一缝隙H1内，初始栅介质层F1中与第一缝隙H1相对的部分便可以和腐蚀液接触，并被去除。通过控制刻蚀的时间，可以避免去除初始栅介质层F1中与第一沟道图案E2相接触的部分。
此处，第一复合层3、初始栅极G1和第一沟道图案E2，三者均和初始栅介质层F1具有不同的刻蚀选择比。这样在去除初始栅介质层F1中与第一缝隙H1相对的部分的过程中，便可以仅对初始栅介质层F1进行刻蚀，避免对第一复合层3、初始栅极G1和第一沟道图案E2形成腐蚀，进而有利于确保第一复合层3、初始栅极G1和第一沟道图案E2的结构完整性。
如图16a中的(b)所示，去除初始栅介质层F1中与第一缝隙H1相对的部分之后，便可以将初始栅介质层F1断开，得到沿第一方向Z依次间隔排列的多个第一栅介质图案F2。第一栅介质图案F2和与其接触的第一沟道图案E2中，两者的形状相同或大致相同，两者在垂直于第三方向Y的平面上的正投影面积相同或大致相同。
S380a，如图16b所示，在第一缝隙H1内沉积第一沟道层22的材料，形成第二沟道图案E3，第一沟道图案E2和第二沟道图案E3形成第一沟道层22。沿第一方向Z且沿第三方向Y，第一沟道层22的截面图形呈环形，第一沟道层22环绕存储单元MC，第三方向Y平行于衬底1、且垂直于第二方向X。
示例性的，本申请实施例可以采用ALD工艺或其任何组合的薄膜沉积工艺在第一缝隙H1内回填第一沟道层22的材料，形成第二沟道图案E3。
如图16b中的(b)所示，第一沟道层22的材料会沉积在各存储单元MC的顶面和/或底面上，构成第二沟道图案E3，使得位于各存储单元MC的两个侧面上的两个第一沟道层22与第二沟道图案E3形成连接，构成第一沟道层22。第一沟道层22整体呈管状，对位于其内部的存储单元MC形成围绕。
S390a，如图16c所示，在第一缝隙H1内沉积第一栅介质层23的材料，形成第二栅介质图案F3，第一栅介质图案F2和第二栅介质图案F3形成第一栅介质层23。沿第一方向Z且沿第三方向Y，第一栅介质层23的截面图形呈环形，第一栅介质层23环绕第一沟道层22。
示例性的，本申请实施例可以采用ALD工艺或其任何组合的薄膜沉积工艺在第一缝隙H1内回填第一栅介质层23的材料，形成第二栅介质图案F3。
如图16c中的(b)所示，第一栅介质层23的材料会沉积在第一沟道层22的顶面和/或底面上，也即沉积在第二沟道图案E3的表面上，构成第二栅介质图案F3，使得位于各第一沟道层22的两个侧面上的两个第一栅介质图案F2与第二栅介质图案F3形成连接，构成第一栅介质层23。第一栅介质层23整体呈管状，对位于其内部的第一沟道层22形成围绕。
S3100a，如图16d所示，在第一缝隙H1内沉积第一栅极24的材料，形成第一栅极图案G2，第一栅极图案G2和初始栅极G1中位于同一存储单元MC相对两侧的部分形成第一栅极24。沿第一方向Z且沿第三方向Y，第一栅极24的截面图形呈环形，第一栅极24环绕第一栅介质层23。
示例性的，本申请实施例可以采用ALD工艺或其任何组合的薄膜沉积工艺在第一缝隙H1内回填第一栅极24的材料，形成第一栅极图案G2。
例如，第一栅极24的材料会沉积在第一栅介质层23的顶面和/或底面上，也即沉积在第一栅极图案G2的表面上，构成第一栅极图案G2，使得初始栅极G1中位于同一存储单元MC相对两侧的部分与第一栅极图案G2形成连接，构成第一栅极24。第一栅极24整体呈管状，对位于其内部的第一栅介质层23形成围绕。
第一栅极24的材料未填满第一缝隙H1，进一步地，可以在第一缝隙H1内回填绝缘材料。
又如，第一栅极24的材料填满第一缝隙H1，沿第一方向Z，相邻两个第一栅极24共用一个第一栅极图案G2。
上述步骤S3100a中所得到的第一晶体管T1为全栅结构的晶体管。
如图16e所示，在上述S3100a之后，制备方法还包括：在第一缝隙H1内填充绝缘材料，形成第一绝缘层213。
在另一些可能的实施例中，同一存储单元MC中的相邻两个导电块211a分别位于相邻两层导电层211。
基于此，如图17g和图18d所示，在上述S200中，在衬底1上形成初始叠层结构21a，包括：在衬底1上交替形成第二复合层5和第二牺牲层6。
此处，与衬底1相接触的膜层例如为第二牺牲层6，沿第一方向Z，最远离衬底1的膜层例如为第二复合层5。
例如，第二复合层5和第二牺牲层6可以具有不同的刻蚀选择比。这样可以在后续的工艺中，保留第二复合层5，去除第二牺牲层6，以在任意相邻的两层第二复合层5之间形成缝隙，便于后续在该缝隙中填充绝缘材料。
可选地，第二牺牲层6的材料例如包括但不限于氮化硅。
示例性的，形成上述第二复合层5，包括：S210b～S250b。
S210b，如图17a所示，形成第二导电薄膜D2。
例如，本申请实施例可以采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺形成第二导电薄膜D2。第二导电薄膜D2的在第二方向X上的尺寸，例如大于在第三方向Y上的尺寸，使得第二导电薄膜D2在衬底1上的正投影形状呈长方形或条形。
S220b，如图17b所示，对第二导电薄膜D2进行刻蚀，形成沿第二方向X依次间隔设置的多个导电块211a，得到一导电层211。
例如，本申请实施例可以采用光刻工艺对第二导电薄膜D2进行刻蚀，将第二导电薄膜D2断开，得到间隔设置的多个导电块211a。该步骤例如称为沿第二方向X进行光刻。
S230b，如图17c所示，在上述多个导电块211a上形成存储功能层212。
示例性的，在形成存储功能层212之前，本申请实施例可以采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺在上述多个导电块211a上形成一绝缘薄膜，该绝缘薄膜的一部分位于各导电块211a上，另一部分位于任意相邻两个导电块211a之间；然后可以采用CMP等研磨工艺对绝缘薄膜进行研磨(或称为进行表面平坦化处理)，去除位于各导电块211a上的部分，保留位于任意相邻两个导电块211a之间的部分，位于相邻两个导电块211a之间的部分存储功能层便构成第一绝缘块214；之后便可以采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺在上述多个导电块211a上形成存储功能层212。
其中，导电层211可以作为研磨工艺的停止层，提高导电层211的表面平整度，以便于提高存储功能层212的平整度。存储功能层212覆盖上述多个导电块211a和多个第一绝缘块214。
S240b，如图17d所示，在存储功能层212上形成第三导电薄膜D3。
例如，本申请实施例可以采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺形成第三导电薄膜D3。第三导电薄膜D3在衬底1上的正投影与第二导电薄膜D2在衬底1上的正投影例如重合。
S250b，如图17e和图18c所示，对第三导电薄膜D3进行刻蚀，形成沿第二方向X依次间隔设置的多个导电块211a，得到一导电层211。沿第一方向Z，同一存储单元MC中的相邻两个导电块211a分别位于第二复合层5中的相邻两层导电层211，且相邻两个导电块211a在衬底1上的正投影相交叠。
例如，本申请实施例可以采用光刻工艺对第二导电薄膜D2进行刻蚀，将第二导电薄膜D2断开，得到间隔设置的多个导电块211a。该步骤例如称为沿第二方向X进行光刻。
示例性的，如图17f和图18c所示，在对第三导电薄膜D3进行刻蚀之后，本申请实施例可以采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺在上述多个导电块211a上形成一绝缘薄膜，该绝缘薄膜的一部分位于各导电块211a上，另一部分位于任意相邻两个导电块211a之间；然后可以采用CMP等研磨工艺对绝缘薄膜进行研磨(或称为进行表面平坦化处理)，去除位于各导电块211a上的部分，保留位于任意相邻两个导电块211a之间的部分，位于相邻两个导电块211a之间的部分绝缘薄膜便构成第一绝缘块214。
相邻两层导电层211、位于相邻两层导电层211之间的存储功能层212、及位于各层导电层211中的第一绝缘块214，构成第二复合层5。
上述存储功能层212呈面状，这样可以有效减少光罩次数，降低存储阵列的制备方法的成本。
在一些示例中，如图18a和图18b所示，在上述S240b之前，也即在存储功能层212上形成第三导电薄膜D3之前，制备方法还包括：在上述多个导电块211a上形成沿第二方向X依次间隔设置的多个第二绝缘块216，在相邻两个第二绝缘块216之间形成存储功能层212，多个存储功能层212沿第二方向X依次间隔设置。
第二复合层5中的相邻两层导电层211中，位于其中一层导电层211的导电块211a为第一导电块211a-1，位于另外一层导电层211的导电块211a为第二导电块211a-2。相邻两层导电层211在衬底1上的正投影中，沿第二方向X，多个第一导电块211a-1和多个第二导电块211a-2交替设置。沿第一方向Z，一个第一导电块211a-1和两个第二导电块211a-2相交叠，且一个第一导电块211a-1和两个存储功能层212相交叠。
例如，本申请实施例可以采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺在上述多个导电块211a上形成一绝缘薄膜，并采用光刻工艺对该绝缘薄膜进行刻蚀，形成多个第二绝缘块216；然后本申请实施例可以采用CVD工艺、PVD工艺、ALD工艺或其任何组合的薄膜沉积工艺在上述多个第二绝缘块216上形成存储功能薄膜，该存储功能薄膜的一部分位于各第二绝缘块216上，另一部分位于任意相邻两个第二绝缘块216之间；之后可以采用CMP等研磨工艺对存储功能薄膜进行研磨(或称为进行表面平坦化处理)，去除位于各第二绝缘块216上的部分，保留位于任意相邻两个第二绝缘块216之间的部分，位于相邻两个第二绝缘块216之间的部分存储功能薄膜便构成存储功能层212。
关于第二复合层5中第一导电块211a-1、第二导电块211a-2和存储功能层212的设置方式，可以参见上文中的说明，此处不再赘述。
在一些示例中，在上述S300中，形成第一沟道层22、第一栅介质层23和第一栅极24，包括：S310b～S370b。
S310b，形成沟道薄膜E，沟道薄膜E至少覆盖初始叠层结构21a的侧壁。
S320b，形成栅介质薄膜F，栅介质薄膜F覆盖沟道薄膜E。
S330b，形成栅极薄膜G，栅极薄膜G覆盖栅介质薄膜F。
S340b，对栅极薄膜G、栅介质薄膜F和沟道薄膜E进行刻蚀，形成沿第一方向Z延伸的初始栅极G1、初始栅介质层F1和初始沟道层E1。
S350b，经由初始叠层结构21a中未被初始栅极G1、初始栅介质层F1和初始沟道层E1覆盖的侧壁，去除第二牺牲层6，形成第二缝隙。
S360b，经由第二缝隙，对初始沟道层E1进行刻蚀，去除初始沟道层E1中与第二缝隙相对的部分，形成在第一方向Z上相间隔的多个第一沟道层22。
上述S310b～S360b中的各步骤，与上述一些示例中S310a～S360a中相应的各步骤基本相同，具体可以参见上述一些示例中S310a～S360a中相应的各步骤的说明，此处不再赘述。
S370b，在第二缝隙内填充绝缘材料，形成第二绝缘层215。
示例性的，本申请实施例可以采用ALD工艺或其任何组合的薄膜沉积工艺在第二缝隙H2内回填绝缘材料，形成第二绝缘层215。在执行上述步骤S310b～S370b后，所得到的结构如图11a～图12d所示。
在一些实施例中，第二晶体管T2可以和第一晶体管T1同步制备形成，关于第二晶体管T2的制备方法不再赘述。
在上述图14a～图17g中，各附图中的(a)代表相应步骤所得到的结构的正视图，各附图中的(b)代表相应步骤所得到的结构沿第一方向Z且沿第三方向Y的剖视图。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。

Claims (31)

1.一种存储阵列，其特征在于，所述存储阵列包括：衬底和位于所述衬底上的多个存储单元子阵列；
所述存储单元子阵列包括：
叠层结构，所述叠层结构包括沿第一方向层叠设置的多层导电层和多个存储功能层，所述导电层包括沿第二方向间隔设置的多个导电块，相邻两个导电块之间设置有所述存储功能层，所述相邻两个导电块和位于所述相邻两个导电块之间的存储功能层形成存储单元；所述第一方向垂直于所述衬底，所述第二方向平行于所述衬底；
与所述存储单元相对应的第一沟道层，所述第一沟道层的至少部分位于所述叠层结构的侧壁上，且与所述存储单元中的相邻两个导电块及存储功能层相接触；
覆盖所述第一沟道层的第一栅介质层；及，
位于所述第一栅介质层远离所述第一沟道层一侧的第一栅极；所述相邻两个导电块和所述第一沟道层、所述第一栅介质层、所述第一栅极形成第一晶体管。
2.根据权利要求1所述的存储阵列，其特征在于，所述存储单元中的相邻两个导电块位于同一导电层；
沿所述第二方向，所述存储单元中的存储功能层位于所述相邻两个导电块之间。
3.根据权利要求2所述的存储阵列，其特征在于，同一所述导电层中，沿所述第二方向，所述导电块和所述存储功能层交替设置。
4.根据权利要求2所述的存储阵列，其特征在于，所述叠层结构还包括多层第一绝缘层，沿所述第一方向，所述多层导电层和所述多层第一绝缘层交替设置。
5.根据权利要求1所述的存储阵列，其特征在于，所述存储单元中的相邻两个导电块分别位于相邻两层导电层，且所述相邻两个导电块在所述衬底上的正投影相交叠；
沿所述第一方向，所述存储单元中的存储功能层位于所述相邻两个导电块之间。
6.根据权利要求5所述的存储阵列，其特征在于，所述相邻两层导电层中，位于其中一层导电层的导电块为第一导电块，位于另外一层导电层的导电块为第二导电块；
所述相邻两层导电层在所述衬底上的正投影中，沿所述第二方向，多个所述第一导电块和多个所述第二导电块交替设置；
沿所述第一方向，一个所述第一导电块和两个所述第二导电块相交叠，且一个所述第一导电块和两个所述存储功能层相交叠。
7.根据权利要求5所述的存储阵列，其特征在于，所述叠层结构还包括多个第一绝缘块，同一所述导电层中，沿所述第二方向，多个所述导电块和多个所述第一绝缘块交替设置。
8.根据权利要求5所述的存储阵列，其特征在于，所述存储单元子阵列包括多行存储单元，每行存储单元包括沿所述第二方向排列的多个所述存储单元；
所述叠层结构还包括多层第二绝缘层，所述第二绝缘层位于相邻两行存储单元之间。
9.根据权利要求5所述的存储阵列，其特征在于，所述存储单元子阵列包括多行存储单元，每行存储单元包括沿所述第二方向排列的多个所述存储单元；
所述叠层结构还包括多个第二绝缘块，同一行存储单元中，多个所述存储单元的存储功能层和多个所述第二绝缘块交替设置；或者，
同一行存储单元中，多个所述存储单元的存储功能层相连接，且呈一体结构。
10.根据权利要求1所述的存储阵列，其特征在于，所述存储单元子阵列包括多列存储单元，每列存储单元包括沿所述第一方向堆叠的多个所述存储单元；
同一列存储单元中，任意两个所述存储单元的存储功能层在所述衬底上的正投影至少部分重叠。
11.根据权利要求1所述的存储阵列，其特征在于，多个所述叠层结构沿第三方向依次排列，所述第三方向平行于所述衬底、且垂直于所述第二方向；所述叠层结构具有相对的第一侧壁和第二侧壁；
所述多个叠层结构包括至少一个叠层结构对，所述叠层结构对包括相邻的第一叠层结构和第二叠层结构，所述第一叠层结构的第一侧壁位于远离所述第二叠层结构的一侧，所述第二叠层结构的第二侧壁位于远离所述第一叠层结构的一侧；
与所述第一叠层结构中的存储单元对应的第一晶体管的第一沟道层、第一栅介质层和第一栅极位于所述第一叠层结构的第一侧壁上，与所述第二叠层结构中的存储单元对应的第一晶体管的第一沟道层、第一栅介质层和第一栅极位于所述第二叠层结构的第二侧壁上。
12.根据权利要求1所述的存储阵列，其特征在于，所述叠层结构具有相对的第一侧壁和第二侧壁；
与所述叠层结构中的存储单元对应的第一晶体管中，所述第一沟道层的一部分、所述第一栅介质层的一部分和所述第一栅极的一部分位于所述第一侧壁上，所述第一沟道层的另一部分、所述第一栅介质层的另一部分和所述第一栅极的另一部分位于所述第二侧壁上。
13.根据权利要求1～12中任一项所述的存储阵列，其特征在于，所述存储单元子阵列包括多列存储单元，每列存储单元包括沿所述第一方向依次排列的多个所述存储单元；
沿所述第一方向和所述第二方向，相邻两个第一晶体管的第一沟道层相互隔开；
与同一列存储单元相对应的多个第一晶体管的第一栅介质层相连接，并位于所述叠层结构的侧壁上；
与同一列存储单元相对应的多个第一晶体管的第一栅极相连接，并位于所述叠层结构的侧壁上。
14.根据权利要求13所述的存储阵列，其特征在于，沿所述第一方向最远离所述衬底的第一晶体管中，所述第一沟道层、所述第一栅介质层和所述第一栅极还覆盖所述叠层结构的顶壁。
15.根据权利要求1所述的存储阵列，其特征在于，与各所述存储单元对应的第一晶体管中，沿所述第一方向且沿第三方向，所述第一沟道层、所述第一栅介质层和所述第一栅极的截面图形呈环形，所述第一沟道层环绕所述存储单元，所述第一栅介质层环绕所述第一沟道层，所述第一栅极环绕所述第一栅介质层；
所述第三方向平行于所述衬底、且垂直于所述第二方向。
16.根据权利要求15所述的存储阵列，其特征在于，所述存储单元子阵列包括多列存储单元，每列存储单元包括沿所述第一方向堆叠的多个所述存储单元；
与同一列存储单元相对应的多个第一晶体管的第一栅极相连接，并位于所述叠层结构的侧壁和相邻两个第一栅介质层之间。
17.根据权利要求1所述的存储阵列，其特征在于，至少两个所述存储单元子阵列沿所述第二方向依次排列，至少两个所述存储单元子阵列沿第三方向依次排列；
所述第三方向平行于所述衬底、且垂直于所述第二方向。
18.根据权利要求17所述的存储阵列，其特征在于，至少两个所述存储单元子阵列沿所述第一方向依次排列；
所述存储阵列还包括封装层，沿所述第一方向，所述封装层位于相邻两个存储单元子阵列之间。
19.根据权利要求1所述的存储阵列，其特征在于，所述存储单元子阵列包括多行存储单元，每行存储单元包括沿所述第二方向排列的多个所述存储单元；
所述存储单元子阵列还包括：多个第二晶体管，所述第二晶体管位于一行存储单元的端部，所述多个第二晶体管沿所述第一方向排列为一列；所述第二晶体管包括第二源极、第二漏极、第二沟道层、第二栅介质层和第二栅极；
位于所述一行存储单元端部的相邻两个导电块分别形成所述第二源极和所述第二漏极，所述第二源极和所述第二漏极之间设置有第三绝缘块；
所述第二沟道层的至少部分位于所述叠层结构的侧壁上，且与所述第二源极、所述第二漏极、及所述第三绝缘块相接触；
所述第二栅介质层覆盖所述第二沟道层；
所述第二栅极位于所述第二栅介质层远离所述第二沟道层的一侧。
20.根据权利要求1所述的存储阵列，其特征在于，所述存储功能层包括铁电材料层、阻变层材料或相变材料层。
21.一种存储阵列的制备方法，其特征在于，所述制备方法包括：
提供衬底；
在所述衬底上形成初始叠层结构，所述初始叠层结构包括沿第一方向层叠设置的多层导电层和多个存储功能层；所述导电层包括沿第二方向依次间隔设置的多个导电块，相邻两个导电块之间设置有所述存储功能层，所述相邻两个导电块和位于所述相邻两个导电块之间的存储功能层形成存储单元；所述第一方向垂直于所述衬底，所述第二方向平行于所述衬底；
形成第一沟道层、第一栅介质层和第一栅极，所述第一沟道层与所述存储单元相对应，所述第一沟道层的至少一部分位于所述初始叠层结构的侧壁上，且与所述存储单元中的相邻两个导电块及存储功能层相接触；所述第一栅介质层覆盖所述第一沟道层；所述第一栅极位于所述第一栅介质层远离所述第一沟道层的一侧，所述相邻两个导电块和所述第一沟道层、所述第一栅介质层、所述第一栅极形成第一晶体管。
22.根据权利要求21所述的制备方法，其特征在于，所述在所述衬底上形成初始叠层结构，包括：
在所述衬底上交替形成第一复合层和第一牺牲层；
形成所述第一复合层，包括：
形成第一导电薄膜；
对所述第一导电薄膜进行刻蚀，形成沿所述第二方向依次间隔设置的多个导电块，得到所述导电层；
在相邻两个导电块之间形成所述存储功能层，同一所述存储单元中的相邻两个导电块位于所述第一复合层中的导电层。
23.根据权利要求22所述的制备方法，其特征在于，所述形成第一沟道层、第一栅介质层和第一栅极，包括：
形成沟道薄膜，所述沟道薄膜至少覆盖所述初始叠层结构的侧壁；
形成栅介质薄膜，所述栅介质薄膜覆盖所述沟道薄膜；
形成栅极薄膜，所述栅极薄膜覆盖所述栅介质薄膜；
对所述栅极薄膜、所述栅介质薄膜和所述沟道薄膜进行刻蚀，形成沿所述第一方向延伸的初始栅极、初始栅介质层和初始沟道层；
经由所述初始叠层结构中未被所述初始栅极、所述初始栅介质层和所述初始沟道层覆盖的侧壁，去除所述第一牺牲层，形成第一缝隙；
经由所述第一缝隙，对所述初始沟道层进行刻蚀，去除所述初始沟道层中与所述第一缝隙相对的部分。
24.根据权利要求23所述的制备方法，其特征在于，所述初始栅极、所述初始栅介质层和所述初始沟道层均至少位于所述初始叠层结构的相对两个侧壁上；
所述经由所述初始叠层结构中未被所述初始栅极、所述初始栅介质层和所述初始沟道层覆盖的部分侧壁，去除所述第一牺牲层之前，还包括：
沿所述第一方向且沿所述第二方向，至少对所述初始叠层结构进行刻蚀，形成相对设置的第一初始叠层结构和第二初始叠层结构，所述栅极、所述初始栅介质层和所述初始沟道层三者均被分为两部分，任一者的一部分位于所述第一初始叠层结构的侧壁上，另一部分位于所述第二初始叠层结构的侧壁上。
25.根据权利要求23或24所述的制备方法，其特征在于，在所述形成第一沟道层、第一栅介质层和第一栅极之后，所述制备方法还包括：
在所述第一缝隙内填充绝缘材料，形成第一绝缘层。
26.根据权利要求23所述的制备方法，其特征在于，所述初始栅极、所述初始栅介质层和所述初始沟道层均至少位于所述初始叠层结构的相对两个侧壁上；所述经由所述第一缝隙，对所述初始沟道层进行刻蚀之后，得到第一沟道图案；
所述形成第一沟道层、第一栅介质层和第一栅极，还包括：
经由所述第一缝隙，对所述初始栅介质层进行刻蚀，去除所述初始栅介质层中与所述第一缝隙相对的部分，形成第一栅介质图案；
在所述第一缝隙内沉积所述第一沟道层的材料，形成第二沟道图案，所述第一沟道图案和所述第二沟道图案形成所述第一沟道层；沿所述第一方向且沿第三方向，所述第一沟道层的截面图形呈环形，所述第一沟道层环绕所述存储单元，所述第三方向平行于所述衬底、且垂直于所述第二方向；
在所述第一缝隙内沉积所述第一栅介质层的材料，形成第二栅介质图案，所述第一栅介质图案和所述第二栅介质图案形成所述第一栅介质层；沿所述第一方向且沿所述第三方向，所述第一栅介质层的截面图形呈环形，所述第一栅介质层环绕所述第一沟道层；
在所述第一缝隙内沉积所述第一栅极的材料，形成第一栅极图案，所述第一栅极图案和所述初始栅极中位于同一存储单元相对两侧的部分形成所述第一栅极；沿所述第一方向且沿所述第三方向，所述第一栅极的截面图形呈环形，所述第一栅极环绕所述第一栅介质层。
27.根据权利要求21所述的制备方法，其特征在于，所述在所述衬底上形成初始叠层结构，包括：
在所述衬底上交替形成第二复合层和第二牺牲层；
形成所述第二复合层，包括：
形成第二导电薄膜；
对所述第二导电薄膜进行刻蚀，形成沿所述第二方向依次间隔设置的多个导电块，得到一所述导电层；
在所述多个导电块上形成存储功能层；
在所述存储功能层上形成第三导电薄膜；
对所述第三导电薄膜进行刻蚀，形成沿所述第二方向依次间隔设置的多个导电块，得到一所述导电层；沿所述第一方向，同一所述存储单元中的相邻两个导电块分别位于所述第二复合层中的相邻两层导电层，且所述相邻两个导电块在所述衬底上的正投影相交叠。
28.根据权利要求27所述的制备方法，其特征在于，所述在所述多个导电块上形成存储功能层，包括：
在所述多个导电块上形成沿所述第二方向依次间隔设置的多个第二绝缘块；
在相邻两个所述第二绝缘块之间形成存储功能层，多个所述存储功能层沿所述第二方向依次间隔设置；所述第二复合层中的相邻两层导电层中，位于其中一层导电层的导电块为第一导电块，位于另外一层导电层的导电块为第二导电块；所述相邻两层导电层在所述衬底上的正投影中，沿所述第二方向，多个所述第一导电块和多个所述第二导电块交替设置；沿所述第一方向，一个所述第一导电块和两个所述第二导电块相交叠，且一个所述第一导电块和两个所述存储功能层相交叠。
29.根据权利要求27所述的制备方法，其特征在于，所述形成第一沟道层、第一栅介质层和第一栅极，包括：
形成沟道薄膜，所述沟道薄膜至少覆盖所述初始叠层结构的侧壁；
形成栅介质薄膜，所述栅介质薄膜覆盖所述沟道薄膜；
形成栅极薄膜，所述栅极薄膜覆盖所述栅介质薄膜；
对所述栅极薄膜、所述栅介质薄膜和所述沟道薄膜进行刻蚀，形成沿所述第一方向延伸的初始栅极、初始栅介质层和初始沟道层；
经由所述初始叠层结构中未被所述初始栅极、所述初始栅介质层和所述初始沟道层覆盖的侧壁，去除所述第二牺牲层，形成第二缝隙；
经由所述第二缝隙，对所述初始沟道层进行刻蚀，去除所述初始沟道层中与所述第二缝隙相对的部分，形成在所述第一方向上相间隔的多个第一沟道层；
在所述第二缝隙内填充绝缘材料，形成第二绝缘层。
30.一种存储器，其特征在于，所述存储器包括：控制器，及如权利要求1～20中任一项所述的存储阵列。
31.一种电子设备，其特征在于，所述电子设备包括：处理器，及如权利要求30所述的存储器；
其中，所述存储器用于存储所述处理器产生的数据。
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