CN117642821A - 包括采用列读取电路控制列读取位线的浮动的存储器阵列的存储器系统和相关方法 - Google Patents

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Abstract

一种存储器系统，包括列电路，用于在读取操作中在列中生成存储在存储器位单元电路中的一个存储器位单元电路中的数据的逻辑状态。列电路包括读取控制电路，用于使浮动控制电路在读取操作中将读取位线耦合到经充电的评估输出线，并且使浮动控制电路在空闲阶段将读取位线与评估输出线解耦。将读取位线与经充电的评估输出线解耦减少了由于通过读取位线所耦合到的存储器位单元电路中的读取端口电路泄漏的电流而导致的读取操作之间的功率损耗。存储器系统可以包括至少一个读取位线，每个读取位线耦合到各自的浮动控制电路和列中各自的多个存储器位单元电路。

Description

包括采用列读取电路控制列读取位线的浮动的存储器阵列的 存储器系统和相关方法
技术领域
本公开的技术总体上涉及存储器阵列，并且具体地涉及用于控制存储器阵列中的存储器位单元电路的列中的读取线的电路。
背景技术
集成电路(IC)使得电子设备能够高速且准确地执行各种应用。IC可以包括一个或多个处理电路，用于执行应用指令并快速处理信息。指令和其他信息可以存储在存储器系统的存储器阵列中。存储在存储器阵列中的信息还包括由指令使用并且可以由指令生成的数据。这种数据的示例包括照片、视频游戏、数据库和应用用户数据。
为了容纳存储在IC中的大量数据，存储器阵列可能占据IC面积的显著部分。存储器阵列也可能消耗IC功耗的显著部分。IC中的功耗会产生热量，并会降低移动设备中的电池寿命。当在指令处理期间访问寻址的存储器位单元电路以读取或写入信息时，存储器阵列可能会以更高的速率消耗功率。当不为了数据保留而访问存储器阵列时，存储器阵列也可能在不以非激活模式被访问时被供电。可能存在的漏电流使存储器阵列在非激活模式下消耗功率。因此，IC制造商寻求通过降低在激活和非激活模式期间存储器阵列中的漏电流来降低功耗的方法。
发明内容
本文公开的示例性方面包括存储器系统，存储器系统包括采用列读取电路控制列读取位线的浮动的存储器阵列。还公开了在采用列读取电路控制列读取位线的浮动的存储器阵列中执行读取操作的相关方法。存储器系统包括一个或多个位单元列，每个位单元列包括多个存储器位单元(例如，静态随机访问存储器(SRAM)位单元)，每个存储器位单元存储逻辑状态。存储在存储器位单元中所选择的一个存储器位单元中的逻辑状态可以控制存储器位单元中的读取端口电路以确定在读取位线上生成的逻辑状态。读取端口电路包括读取端口输出，并且同一列中的多个存储器位单元的读取端口输出耦合到读取位线。存储器系统包括列读取电路，用于评估所选择的存储器位单元的读取端口输出上的逻辑状态。列读取电路包括在动态读取电路结构中由读取位线耦合到读取端口电路的评估输出线。列读取电路还包括预充电电路，预充电电路被激活以在空闲阶段和读取操作的预充电阶段对评估输出线预充电。列读取电路包括内联耦合在评估输出线和读取位线之间的浮动控制电路。存储器系统包括读取控制电路，用于控制浮动控制电路的激活和停用。在评估输出线在读取操作之间的空闲阶段由预充电电路预充电的同时，浮动控制电路被停用，以将评估输出线与读取位线和读取端口电路隔离。换句话说，读取位线和读取端口电路的读取端口输出在空闲阶段保持浮动，因此预充电电路仅对评估输出线预充电，这减少了通过读取端口电路的漏电流引起的功耗。因为列中有多个存储器位单元，每个存储器位单元都包括读取端口电路，所以如果评估输出线在空闲阶段耦合到读取位线，由于泄漏而导致的功率损耗将高得多。在读取操作的预充电阶段，在读取操作的评估阶段之前，浮动控制电路被激活以将评估输出线耦合到读取位线和读取端口电路以短暂地对动态读取电路预充电以进行评估。由于浮动控制电路两端的电压降，读取位线和读取端口输出被拉到低于供电电压的电压，这节省功率并减少充电时间。预充电电路在读取操作的评估阶段被停用，并且所选择的存储器位单元的读取端口电路被激活，以向评估输出线提供存储逻辑状态的评估。耦合到所选择的存储器位单元的读取字线(RWL)在评估阶段激活读取端口电路，并且存储逻辑状态控制读取端口电路以指示评估输出线上的存储逻辑状态。读取端口电路可以是由RWL和存储逻辑状态分别控制的两个堆叠晶体管，以基于存储在存储器位单元中的逻辑状态对读取位线预充电或放电。在读取操作之后，浮动控制电路在空闲阶段被停用。
通过减少列中读取位线耦合到的存储器位单元的数目，可以提高存储器系统在存储器读取操作中的性能。以此方式，可以减少读取位线的长度和电容负载的数目两者。为此，可以将每列中的存储器位单元划分在多个(例如，两个或更多个)读取位线之间，并且每个读取位线通过相应的浮动控制电路耦合到评估输出线。由于在读取操作中只能读取列中的一个存储器位单元，因此只有耦合到所选择的存储器位单元的读取位线的浮动控制电路被激活，而所有其他浮动控制电路保持停用以减少功率损耗。
在本文公开的示例性方面中，公开了一种存储器系统。该存储器系统包括至少一个位单元列电路，每个位单元列电路包括多个存储器位单元电路、耦合到至少一个位单元列电路中的第一多个存储器位单元电路的读取位线和列读取电路。列读取电路包括评估输出线、预充电电路，被配置为在空闲阶段和读取操作的预充电阶段对评估输出线预充电，以及耦合在读取位线和评估输出线之间的浮动控制电路。浮动控制电路被配置为在预充电阶段和读取操作的评估阶段将读取位线耦合到评估输出线，以及在空闲阶段将读取位线与评估输出线解耦。列读取电路被配置为在评估阶段评估评估第一多个存储器位单元电路中所选择的一个存储器位单元电路在评估输出线上的存储逻辑状态。至少一位单元列电路还包括耦合到浮动控制电路的读取控制电路，读取控制电路被配置为使浮动控制电路响应于预充电阶段并且响应于读取操作的评估阶段将评估输出线耦合到读取位线，以及使浮动控制电路响应于空闲阶段将评估输出线与读取位线解耦。
在另一个示例性方面，存储器系统包括至少一个位单元列电路，每个位单元列电路包括多个存储器位单元电路，读取位线耦合到至少一个位单元列电路中的位单元列电路中的多个存储器位单元电路中的第一多个存储器位单元电路，以及列读取电路。列读取电路包括评估输出线。
列读取电路包括预充电电路，被配置为在空闲阶段和读取操作的预充电阶段对评估输出线预充电，以及耦合在读取位线和评估输出线之间的浮动控制电路。浮动控制电路被配置为在读取操作的预充电阶段和评估阶段将读取位线耦合到评估输出线，以及在空闲阶段将读取位线与评估输出线解耦。列读取电路还包括耦合到评估输出线的列输出电路，列输出电路被配置为基于评估输出信号生成列输出信号，列输出电路包括逆变器电路，逆变器电路被配置为生成列输出信号，列输出信号包括与评估输出线的逻辑状态互补的逻辑状态。列读取电路被配置为在评估阶段评估第一多个存储器位单元电路中所选择的一个存储器位单元电路在评估输出线上的存储逻辑状态。
在另一个示例性方面中，公开了一种存储器系统中读取操作的方法。该方法包括在存储器系统中的位单元列电路中的读取控制电路中接收指示空闲阶段、读取操作的预充电阶段或读取操作的评估阶段中的一个阶段的指示，以读取位单元列电路中的多个存储器位单元电路中的存储器位单元电路中的所存储的数据的逻辑状态，位单元列电路还包括评估输出线、浮动控制电路以及第一读取位线，第一读取线耦合到位单元列电路中的多个存储器位单元电路中的第一多个存储器位单元电路中的每个存储器位单元电路中的读取端口电路。该方法包括由读取控制电路控制预充电电路，响应于指示空闲阶段的指示将评估输出线耦合到供电电压轨，以将评估输出线充电至第一预充电状态，第一预充电状态对应于第一电压，响应于指示读取操作的预充电阶段的指示，将评估输出线耦合到供电电压轨以将评估输出线充电至第一预充电状态，并响应于指示读取操作的评估阶段的指示将评估输出线与供电电压轨解耦。该方法还包括由读取控制电路控制浮动控制电路，响应于指示读取操作的预充电阶段的指示，将第一读取位线耦合到评估输出线，响应于指示读取操作的评估阶段的指示，将第一读取位线耦合到评估输出线，并响应于指示空闲阶段的指示，将第一读取位线与评估输出线解耦。该方法还包括通过第一多个存储器位单元电路中所选择的一个存储器位单元电路中的读取端口电路，基于第一多个存储器位单元电路中所选择的一个存储器位单元电路中所存储的数据的第一逻辑状态，将第一读取位线耦合到接地电压轨以将评估输出线放电到放电状态；响应于指示读取操作的评估阶段的指示，通过第一多个存储器位单元电路中的一个存储器位单元电路中的读取端口电路，基于第一多个存储器位单元电路中的一个存储器位单元电路中所存储的数据的第二逻辑状态，将第一读取位线与接地电压轨解耦，以将评估输出线保持在第一预充电状态；以及响应于读取操作的评估状态的指示，在列输出电路中基于评估输出线包括第一预充电状态生成处于第一输出逻辑状态的列输出信号，并且基于评估输出线包括放电状态生成处于第二输出逻辑状态的列输出信号。
附图说明
并入本说明书中并形成本说明书的一部分的附图示出了本公开的几个方面，并且与描述一起用于解释本公开的原理。
图1是包括位单元列电路的存储器阵列电路的示意图，该位单元列电路包括多个存储器位单元电路，每个位单元列电路包括列读取电路，该列读取电路被配置为生成列输出信号，该列输出信号指示在读取操作中的存储器位单元电路中的一个存储器位单元电路所存储的逻辑状态；
图2是示出常规存储器阵列电路中的位单元电路列的特征的示意图，存储器阵列电路包括耦合到第一读取位线的列读取电路和耦合到第二多个存储器位单元电路中的存储器位单元电路的读取端口电路的第二读取位线，第一读取位线耦合到第一多个存储器位单元电路中的存储器位单元电路的读取端口电路。
图3是示出在读取操作中图2的常规存储器阵列电路内部的控制和数据信号的时序图；
图4A是示出示例性存储器系统的示意图，该示例性存储器系统包括位单元列电路的特征，该位单元列电路包括读取控制电路，该读取控制电路被配置为在对第一多个存储器位单元电路中的一个存储器位单元电路的读取操作中选择性地将第一读取位线耦合到列读取电路；
图4B是示出图4A中的示例性存储器系统的示意图，该存储器系统包括位单元列电路，该位单元列电路包括读取控制电路，该读取控制电路被配置为在读取操作中根据读取地址选择性地将第一读取位线或第二读取位线中的一个读取位线耦合到列读取电路；
图5A至图5C是示出在图4A的示例性存储器阵列电路中的读取操作的方法的流程图；
图6是示出在读取操作中图4A的示例性存储器阵列电路内部的控制和数据信号内部的时序图；以及
图7是包括耦合到系统总线的多个设备的示例性基于处理器的系统的框图，其中基于处理器的系统包括存储器阵列系统，该存储器阵列系统包括位单元列电路的特征，该位单元列电路包括读取控制电路，如图4A和图4B所示，该读取控制电路被配置为在对第一多个存储器位单元电路中的一个存储器位单元电路的读取操作中选择性地将第一读取位线耦合到列读取电路。
具体实施方式
本文公开的示例性方面包括存储器系统，存储器系统包括采用列读取电路控制列读取位线的浮动的存储器阵列。还公开了在采用列读取电路控制列读取位线的浮动的存储器阵列中执行读取操作的相关方法。存储器系统包括一个或多个位单元列，每个位单元列包括多个存储器位单元(例如，静态随机访问存储器(SRAM)位单元)，每个存储器位单元存储逻辑状态。存储在存储器位单元中所选择的一个存储器位单元中的逻辑状态可以控制存储器位单元中的读取端口电路以确定在读取位线上生成的逻辑状态。读取端口电路包括读取端口输出，并且同一列中的多个存储器位单元的读取端口输出耦合到读取位线。存储器系统包括列读取电路，用于评估所选择的存储器位单元的读取端口输出上的逻辑状态。列读取电路包括在动态读取电路结构中由读取位线耦合到读取端口电路的评估输出线。列读取电路还包括预充电电路，预充电电路被激活以在空闲阶段和读取操作的预充电阶段对评估输出线预充电。列读取电路包括内联耦合在评估输出线和读取位线之间的浮动控制电路。存储器系统包括读取控制电路，用于控制浮动控制电路的激活和停用。在评估输出线在读取操作之间的空闲阶段由预充电电路预充电的同时，浮动控制电路被停用，以将评估输出线与读取位线和读取端口电路隔离。换句话说，读取位线和读取端口电路的读取端口输出在空闲阶段保持浮动，因此预充电电路仅对评估输出线预充电，这减少了通过读取端口电路的漏电流引起的功耗。因为列中有多个存储器位单元，每个存储器位单元都包括读取端口电路，所以如果评估输出线在空闲阶段耦合到读取位线，由于泄漏而导致的功率损耗将高得多。在读取操作的预充电阶段，在读取操作的评估阶段之前，浮动控制电路被激活以将评估输出线耦合到读取位线和读取端口电路以短暂地对动态读取电路预充电以进行评估。由于浮动控制电路两端的电压降，读取位线和读取端口输出被拉到低于电源电压的电压，这节省功率并减少充电时间。预充电电路在读取操作的评估阶段被停用，并且所选择的存储器位单元的读取端口电路被激活，以向评估输出线提供存储逻辑状态的评估。耦合到所选择的存储器位单元的读取字线(RWL)在评估阶段激活读取端口电路，并且存储逻辑状态控制读取端口电路以指示评估输出线上的存储逻辑状态。读取端口电路可以是由RWL和存储逻辑状态分别控制的两个堆叠晶体管，以基于存储在存储器位单元中的逻辑状态对读取位线预充电或放电。在读取操作之后，浮动控制电路在空闲阶段被停用。
通过减少列中读取位线耦合到的存储器位单元的数目，可以提高存储器系统在存储器读取操作中的性能。以此方式，可以减少读取位线的长度和电容负载的数目两者。为此，可以将每列中的存储器位单元划分在多个(例如，两个或更多)读取位线之间，并且每个读取位线通过相应的浮动控制电路耦合到评估输出线。由于在读取操作中只能读取列中的一个存储器位单元，因此只有耦合到所选择的存储器位单元的读取位线的浮动控制电路被激活，而所有其他浮动控制电路保持停用以减少功率损耗。
图1是包括位单元列电路(“列电路”)102的存储器阵列电路100的示意图，每个位单元列电路102包括多个存储器位单元电路104。列电路102中的每个列电路102包括列读取电路106，列读取电路106被配置为在读取操作中生成与存储器位单元电路104中的一个存储器位单元电路104中所存储的逻辑状态相对应的列输出信号108。第一读取位线110耦合到多个存储器位单元电路104的第一多个存储器位单元电路112中的每个存储器位单元电路112。第二读取位线114耦合到多个存储器位单元电路104的第二多个存储器位单元电路116中的每个存储器位单元电路116。列读取电路106耦合到第一读取位线110和第二读取位线114两者。存储器阵列电路100的每一行(未示出)中的读取字线RWL耦合到对应的行中的存储器位单元电路104中的每个存储器位单元电路104。读取字线RWL在读取操作中被读取的行中的所选择的行中被激活。在每个列电路102中，列读取电路106被配置为读取多个存储器位单元电路104中所选择的一个存储器位单元电路104的逻辑状态，其可以在第一多个存储器位单元电路112和第二多个存储器位单元电路116之间，这取决于所选择的行。读取字线RWL(0)-RWL(M)耦合到第一多个存储器位单元电路112，并且读取字线RWL(M+1)-RWL(N)耦合到第二多个存储器位单元电路116。每个列电路102可以包括例如六十四(64)个存储器位单元电路104，第一多个存储器位单元电路112中的每个存储器位单元电路112和第二多个存储器位单元电路116中的每个存储器位单元电路116包括多个存储器位单元电路104的三十二(32)个(例如，M＝31和N＝63)。多个存储器位单元104可以被划分为第一多个存储器位单元112和第二多个存储器位单元116，以提高存储器阵列电路100中读取操作的性能。在这方面，由于具有更短的长度和减少的负载数目，第一读取位线110和第二读取位线114可以具有比单个读取位线更低的电容。在其他示例中，存储器阵列电路100可以包括任意数目的列电路102。列电路102中的每个列电路102可以包括耦合到任意数目的存储器位单元电路104的一个或多个读取位线。图1中的存储器阵列电路100可以是包括如图2所示的常规列电路的常规存储器电路。备选地，图1中的存储器阵列电路100可以是包括示例性列电路的示例性存储器阵列电路，如图4A和图4B所示，并且本文公开。
图2是示出位单元列电路(“列电路”)200的特征的示意图，位单元列电路200在对应于图1中的存储器阵列电路100的常规存储器阵列电路202中采用。首先呈现常规存储器阵列电路202，包括常规位单元列电路200，以提供用于理解本文公开的示例性方面的背景。采用列电路200的图示特征用于在列电路200中的存储器阵列电路202的任一行(未示出)中执行存储器位单元电路204的读取操作。在描述读取操作之前，首先描述图示特征。
列电路200包括耦合到第一读取位线208和第二读取位线210的列读取电路206。如图1所示，第一读取位线208还耦合到第一多个存储器位单元电路214中的每个存储器位单元电路214中的第一读取端口电路212。第二读取位线210可以耦合到列电路200的第二多个存储器位单元电路218的第二读取端口电路216。
列读取电路206包括分别耦合到第一读取位线208的上拉电路224(1)和耦合到第二读取位线210的上拉电路224(2)。列电路200还包括耦合到上拉电路224(1)和224(2)的读取控制电路222。读取控制电路222在列读取电路206中分别生成控制上拉电路224(1)的上拉信号220(1)和控制上拉电路224(2)的上拉信号220(2)。上拉电路224(1)和224(2)通过上拉信号220(1)和220(2)开启，以在读取操作之间将第一读取位线208和第二读取位线210电耦合到供电电压轨226(例如，VDD)，这可以称为空闲阶段。上拉电路224(1)和224(2)在开启时是导电的，在上拉电路224(1)和224(2)开启的情况下，基于供电电压轨226上的供电电压VSUP，供电电压轨226将第一读取位线208和第二读取位线210充电(“拉”)至电压VCHG。如下面进一步解释的，上拉电路224(1)和224(2)为读取操作准备列电路200，并且上拉电路224(1)和224(2)中的一个电路在读取操作期间被停用。也就是说，由于在读取操作中被读取的存储器位单元电路204可以仅耦合到第一读取位线208和第二读取位线210中的一个读取位线，上拉电路224(1)和224(2)中的一个电路而被停用，而另一个在读取操作期间保持激活状态。列读取电路206还包括保持电路228(1)和228(2)，保持电路228(1)和228(2)被配置为在读取操作期间选择性地将第一读取位线208和第二读取位线210分别耦合到供电电压轨226。
存储器位单元电路204中的每个存储器位单元电路204将数据的逻辑状态(例如，二进制数据的“位”)存储为数据节点上的高电压电平或低电压电平。存储器位单元电路204中的每个存储器位单元电路204还在补码数据节点上存储数据节点上的逻辑状态的逻辑补码。例如，二进制“0”是可以被存储为对应于接地电压VSS的低电压电平的第一逻辑状态，以及二进制“1”是可以被存储为对应于供电电压VDD的高电压电平的第二逻辑状态。存储器位单元电路204中的一个存储器位单元电路204中的数据节点上的逻辑状态“1”对应于补码数据节点上的补码逻辑状态“0”。存储在数据节点上的逻辑状态“0”对应于补码数据节点上的补码逻辑状态“1”。
在存储器位单元电路204中采用读取端口电路212和216以生成读取位线208和210上所存储的数据的逻辑状态。在一个示例中，读取端口电路212和216可以包括晶体管230(1)和232(1)，它们“堆叠”或串联耦合在第一读取位线208和供应接地电压(例如，VSS)的接地电压轨234之间。晶体管230(1)和232(1)可以“开启”以允许电流响应于栅极236和238上的电压而流动。随着晶体管230(1)和232(1)两者被开启，第一读取位线208上的电荷可以被放电到接地电压轨234。晶体管230(1)的栅极236由读取字线信号RWL控制。晶体管232(1)的栅极238耦合到存储器位单元电路的补码数据节点(未示出)。
列读取电路206包括执行逻辑非与(NAND)功能的列输出电路240，通过该功能，仅当第一读取位线208和第二读取位线210两者都处于高电压电平(例如，对应于电源电压VDD)时，生成处于低电压状态(例如，对应于地电压VSS)的列输出信号242。如果第一读取位线208和第二读取位线210中的任一个输入处于低电压状态，而另一个保持预充电(例如，处于高电压状态)，则生成处于高电压状态的列输出信号242。因此，列输出信号242基于第一读取位线208和第二读取位线210中的一个读取位线而被上拉电路224(1)和224(2)中相应的一个上拉以及基于第一读取位线208和第二读取位线210中的另一个的电压状态，该电压状态基于存储在其中的逻辑状态。
列读取电路206、读取控制电路222以及第一读取位线208和第二读取位线210在读取操作之间的空闲阶段是非激活的。在空闲阶段，读取控制电路222控制上拉电路224(1)和224(2)保持第一读取位线208和第二读取位线210充电至预充电状态，以保持列电路200为读取操作做好准备，如下所述。在空闲阶段，关闭保持电路228(1)和228(2)。
以列电路200中的第一多个存储器位单元电路214中的存储器位单元电路204中的一个存储器位单元电路204的读取操作为例进行描述。存储器阵列电路202中的读取操作读取存储器阵列电路202中所选择的行(未示出)中存储在存储器位单元电路204中的数据。因此，读取操作读取列电路200中的存储器位单元电路204中的一个存储器位单元电路204中所存储的数据。如图3中的时序图所示，下面，读取控制电路222中接收到的读取使能信号RDEN转换为激活状态以指示读取操作。在读取使能信号RDEN处于激活状态的同时，系统时钟信号CLK(见图3)转换为第一时钟状态，触发读取控制电路222关断上拉电路224(1)和224(2)。在第一读取位线208和第二读取位线210处于预充电状态的同时，关断上拉电路224(1)和224(2)将第一读取位线208和第二读取位线210与供电电压轨226解耦。第一读取位线208和第二读取位线210可以通过第一存储器位单元电路214和第二多个和存储器位单元电路218中的第一和第二读取位端口电路212和216中的漏电流而放电。保持电路228(1)和228(2)在读取操作期间开启，以选择性地防止第一读取位线208和第二读取位线210由于漏电流而放电。
系统时钟信号CLK到第一时钟状态的转换也激活所选择的行的读取字线信号RWL(例如，到高电压)，以开启第一读取端口电路212中的晶体管232(1)，以准备在列输出信号242上生成所存储的数据的逻辑状态。作为示例，如果存储在第一多个存储器位单元电路214中所选择的一个存储器位单元电路214中所存储的二进制数据状态对应于高电压(例如，“1”)，则补码数据节点处于低电压。因此，在该示例中，耦合到补码数据节点的晶体管230(1)不开启，并且第一读取位线208不从预充电状态放电。备选地，如果第一多个存储器位单元电路214中的所选择的一个存储器位单元电路214中所存储的数据的逻辑状态对应于低电压状态(例如，“0”)并且补码数据节点处于高电压，晶体管230(1)开启并且第一读取位线208放电至基于接地电压轨234的接地电压(例如，VSS)的放电状态，如图3所示。
换句话说，在其中第一多个存储器位单元电路214中所选择的一个存储器位单元电路214中所存储的数据的逻辑状态为低(“0”)的示例中，第一读取位线208基于供电电压轨226的供电电压(例如，VDD)处于预充电状态。由于第二读取位线210被上拉电路224(2)上拉至高电压状态，列输出电路240(如上所述)的NAND功能生成处于低电压状态(“0”)的列输出信号242，其对应于该示例中第一多个存储器位单元电路214中所选择的一个存储器位单元电路214中所存储的数据的逻辑状态。
在另一示例中，在其中第一多个存储器位单元电路214中所选择的一个存储器位单元电路214中所存储的数据的逻辑状态为高(“1”)，第一读取位线208放电至低电压(“0”)状态，并且列输出电路240的NAND功能(如上所述)使列输出信号242转换到高电平状态(“1”)。以此方式，列输出信号242的逻辑状态对应于第一多个存储器位单元电路214中所选择的一个存储器位单元电路214中所存储的数据的逻辑状态。
保持电路228(1)和228(2)在读取操作期间开启，以保持第一读取位线208和第二读取位线210分别由于第一读取端口电路212和第二读取端口电路216中的漏电流而缓慢放电。允许第一读取位线208和第二读取位线210放电将改变列输出信号242。保持电路228(1)包括晶体管244(1)和246(1)，保持电路228(2)包括晶体管244(2)和246(2)。本示例中的晶体管244(1)，244(2)，246(1)和246(2)通过处于低电压状态的信号开启以变得导电。读取控制电路222开启保持电路228(1)和228(2)包括以低电压向晶体管246(1)和246(2)提供控制信号248。列输出信号242耦合到晶体管244(1)和244(2)，因此，列输出信号242由列输出信号242的电压状态控制。在读取操作开始时，随着上拉电路224(1)和224(2)被关断并且在读取字线信号RWL被激活之前，第一读取位线208和第二读取位线210被完全充电。向列输出电路240提供高电压基于列输出电路240的NAND功能在列输出信号242上生成低电压。列输出信号242上的低电压状态开启保持电路228(1)和228(2)中的晶体管244(1)和244(2)，其保持第一读取位线208和第二读取位线210耦合到供电电压轨226。随着晶体管244(1)和244(2)开启，第一读取位线208在预充电(高电压)状态保持充电。类似地，第二读取位线210保持充电。
如上所讨论，在读取操作中响应于读取字线信号RWL在列输出信号242上生成多个存储器位单元电路204中所存储的数据的逻辑状态。如果所存储的数据的逻辑状态对应于低电压状态，则列输出信号242响应于读取字线信号RWL而保持在低电压，这使得保持电路228(1)中的晶体管244(1)和保持电路228(2)中的晶体管244(2)开启并继续对第一读取位线208和第二读取位线210充电。另一方面，如果第一多个存储器位单元电路214所选择的一个存储器位单元电路214中所存储的数据的逻辑状态为高，则第一读取位线208将放电，并且列输出信号242的状态将变为高，这将关闭晶体管244(1)和244(2)。因此，保持电路228(1)和228(2)不会继续向第一读取位线208和第二读取位线210提供电荷并由第一读取端口电路212和第二读取端口电路216放电。列输出信号242保持在低电压状态，直到读取操作完成。系统时钟信号CLK转换回第二时钟状态，指示读取操作结束并且指示空闲阶段。不管第一多个存储器位单元电路214中所选择的一个存储器位单元电路214中所存储的数据的逻辑状态如何，在读取操作完成时，保持电路228(1)和228(2)被关闭(即晶体管246(1)和246(2)被关闭)，上拉电路224(1)和224(2)被开启，以准备列电路200用于另一个读取操作。响应于空闲阶段的指示，上拉电路224(1)和224(2)再次开启以对第一读取位线208和第二读取位线210预充电，以为下一次读取操作做好准备。
如上所讨论，图3是示出图2的常规存储器阵列电路202在读取操作期间的信号的时序图。读取操作的开始由读取使能信号RDEN在时间T1转换到激活状态来指示。例如，读取使能信号RDEN可以由存储器控制器或处理器提供给列电路200。如果读取使能信号RDEN处于激活状态，则上拉电路224(1)和224(2)响应于系统时钟信号CLK向第一时钟状态的转换而关闭，如在时间T2所示。在图3中，第一时钟状态对应于高电压状态，但可以由低电压状态代替。在时间T3，响应于系统时钟信号CLK在时间T2转换到第一时钟状态，读取字线信号RWL被激活，以开启第一多个存储器位单元电路214中所选择的行中的第一读取端口电路212中的晶体管232(1)。上拉电路224(1)和224(2)在图3的时间T3关闭并且保持电路228(1)和228(2)开启。保持电路228(1)和228(2)的信号在图3中未示出。
图3示出了读取操作的示例，其中存储器位单元电路中所存储的补码数据的逻辑状态对应于高电压状态。随着补码数据节点耦合到栅极236，存储在补码数据节点上的高电压状态开启晶体管230(1)并且第一读取位线208放电至放电状态(低电压状态)。由于被读取的存储器位电路不耦合到第二读取位线210，第二读取位线210保持上拉到高电压状态。耦合到列输出电路240的第一读取位线208上的低电压状态使列输出信号242在时间T4转换到高电压状态。响应于系统时钟信号CLK在时间T5转换回第二时钟状态，读取字线信号RWL被停用，并且上拉电路224(1)和224(2)再次开启，以在时间T6开始向第一读取位线208和第二读取位线210提供电荷，以为另一次读取操作做好准备。
图4A是示出包括一个或多个位单元列电路402(“列电路402”)的存储器系统400的特征的示意图，每个位单元列电路402包括多个存储器位单元电路404(“存储器位单元404”)(例如，SRAM位单元)，每个存储器位单元电路404存储数据的逻辑状态。存储在存储器位单元404中所选择的一个存储器位单元404中的逻辑状态可以控制存储器位单元404中的读取端口电路408以确定在读取位线406上生成的逻辑状态。读取端口电路408包括读取端口输出410，并且同一列中的多个存储器位单元404的读取端口输出410耦合到读取位线406。存储器系统400包括列读取电路414以评估所选择的存储器位单元404的读取端口输出410上的逻辑状态。列读取电路414包括评估输出线416，评估输出线416以动态读取电路结构由读取位线406耦合到读取端口电路408。列读取电路414还包括预充电电路418，预充电电路418被激活以在读取操作之间的空闲阶段和读取操作的预充电阶段对评估输出线416预充电。列读取电路414包括浮动控制电路420，其内联耦合在评估输出线416和读取位线406之间。存储器系统400包括读取控制电路422，以控制浮动控制电路420的激活和停用。在评估输出线416在读取操作之间的空闲阶段由预充电电路418预充电的同时，浮动控制电路420被停用以将评估输出线416与读取位线406和读取端口电路408隔离。
换句话说，读取位线406和读取端口电路408的读取端口输出410在空闲阶段保持在浮动状态，因此预充电电路418仅对评估输出线416预充电，这降低了由通过读取端口电路408的漏电流可能导致的功耗。在本文中，术语“浮动”或处于“浮动状态”指示读取位线406和读取端口输出410不电耦合(例如，通过低电阻或高导电路径)到供电电压轨，从而不接收供电电压(例如，VDD)、接地电压(例如，VSS)或供电电压和接地电压之间的任何中间电压。因此，浮动的节点不被充电或快速放电，尽管漏电流可以缓慢地将处于浮动状态时被充电的节点放电。因为在列412中存在多个存储器位单元404，并且每个存储器位单元404包括读取端口电路408，所以如果评估输出线416在空闲阶段耦合到读取位线406，由于漏电引起的功率损耗将高得多。在读取操作预充电阶段，在读取操作的评估阶段之前，浮动控制电路420被激活以将评估输出线416耦合到读取位线406和读取端口电路408，以短暂地对动态读取电路预充电以进行评估。由于浮动控制电路420两端的电压降，读取位线406和读取端口输出410被向上拉(“充电”)到低于电源电压(例如，VDD)的电压VCHG，其节省功率并减少对读取位线406充电所需的时间。预充电电路418在读取操作的评估阶段被停用，并且所选择的存储器位单元404的读取端口电路408被激活，以向评估输出线416提供存储逻辑状态的评估。耦合到所选择的存储器位单元404的读取字线424提供读取字线信号RWL，其在评估阶段激活读取端口电路408。所选择存储器位单元404中的存储逻辑状态控制读取端口电路408以指示评估输出线416上的存储逻辑状态。读取端口电路可以是两个堆叠晶体管426和428，分别由读取字线信号RWL和存储逻辑状态控制，以基于存储在存储器位单元404中的逻辑状态对读取位线406预充电或放电。在读取操作之后，浮动控制电路420在空闲阶段被停用。
列读取电路414包括列输出电路430，其被配置为基于评估输出线416的逻辑状态(即电压电平)生成列输出信号432。列输出电路430基于评估输出线416是否处于第一预充电状态或放电状态来生成列输出信号432。列输出电路430可以是逆变器电路，逆变器电路生成具有与评估输出线416的逻辑状态互补的逻辑状态的列输出信号432。在另一示例中，列输出电路430可以是缓冲电路，缓冲电路将相同的逻辑状态从评估输出线416传递到列输出信号432。列输出电路430可以基于与存储器位单元电路404中的所选择的一个存储器位单元电路404中所存储的数据的逻辑状态相比的列输出信号432上的逻辑状态的所期望的极性来确定。
存储器系统400包括列电路402中的至少一个列电路402，每个列412包括多个存储器位单元电路404。存储器系统400例如可以是存储器阵列电路或寄存器文件电路。读取线位406耦合到多个存储器位单元电路404中的第一多个434存储器位单元电路404。列读取电路414和读取控制电路422包括在至少一个列电路402中的每个列电路402中，并在读取操作中采用，以读取存储在存储器系统400中的第一多个434存储器位单元电路404中的所选择的行(未示出)中的数据的逻辑状态。
列读取电路414包括预充电电路418，其被配置为在读取操作开始时对评估输出线416预充电。对评估输出线416预充电可以包括，例如，响应于接收到预充电信号438而将评估输出线416耦合到提供供电电压VDD的供电电压轨436。评估输出线416可以由预充电电路418以基于供电电压VDD的电压VPRE充电至第一预充电状态。由于预充电电路418两端的电压降，电压VPRE可以低于供电电压VDD。预充电电路418可以是晶体管，诸如P型场效应晶体管(FET)(PFET)。在这方面，预充电电路418可以响应于接收到处于激活状态的预充电信号438而“开启”以导电，这将是开启PFET的低电压状态(例如，0伏)。如果预充电电路418包括N型场效应管(NFET)，则预充电信号438的激活状态将是高电压状态(例如，VDD)。PFET是其中半导体(例如，硅)掺杂有三价杂质的晶体管，并且NFET包括掺杂有五价杂质的半导体。
读取控制电路422被配置为响应于接收到存储器系统400中的空闲阶段的指示而生成处于激活状态的预充电信号438。读取控制电路422还被配置为响应于接收到存储器系统400中读取操作的预充电阶段的指示而生成处于激活状态的预充电信号438。读取控制电路422被配置为响应于接收到存储器系统400中读取操作的评估阶段的指示而生成处于非激活状态的预充电信号438(例如，用于包括PFET的预充电电路418的高压信号)。预充电阶段、评估阶段和空闲阶段描述如下。
读取控制电路422在读取操作结束时接收空闲阶段的指示，并且存储器系统400保留在空闲阶段直到读取控制电路422接收到另一个读取操作的预充电阶段的指示。预充电阶段、评估阶段和空闲阶段的指示是基于接收到读取使能信号RDEN和系统时钟信号CLK。预充电阶段的指示可以包括接收读取使能信号RDEN从非激活状态到激活状态的转换，指示存储器系统400启用读取操作。
响应于接收到预充电阶段的指示，读取控制电路生成处于激活状态的浮动控制信号440以开启浮动控制电路420。浮动控制电路420耦接在读取位线406和评估输出线416之间。浮动控制电路420被配置为在预充电阶段将读取位线406耦合至评估输出线416。随着评估输出线416在预充电阶段通过浮动控制电路420耦合至位读取线406，预充电电路418在预充电阶段期间，在评估阶段之前，为读取位线406充电。读取位线406在预充电阶段期间被充电至基于评估输出线416的电压VPRE的电压VCHG的第二预充电状态。由于浮动控制电路420两端的电压下降，处于第二预充电状态的读取位线406的电压VCHG可能低于处于第一预充电状态的评估输出线416的电压VPRE。由于读取位线406被充电至较低的电压VCHG，因此读取位线406可以比在没有浮动控制电路420的情况下直接连接到评估输出线416的情况更快地充电。此外，仅将读取位线406充电至较低的电压VCHG进行读取操作，而不是充电至处于第一预充电状态的评估输出线416的电压VPRE，降低了每次读取操作的功耗。读取位线406耦合到存储器位单元电路404的所有第一多个434存储器位单元电路404的读取端口输出410。因此，读取端口输出410也基于较低的电压VCHG在预充电阶段充电。读取端口电路408包括晶体管426和428。第一多个434存储器位单元电路404中所选择的一个存储器位单元电路404中的读取端口电路408可以由相应的读取字线信号RWL激活。读取字线信号RWL在预充电阶段期间保留在非激活状态，以防止读取端口电路408开启。尽管一些漏电流可能流过读取端口电路408，但读取位线406在预充电阶段期间被充电。
在读取控制电路422接收到评估阶段的指示时，预充电阶段结束。在读取控制电路422中接收读取操作的评估阶段的指示包括接收处于激活状态的读取使能信号RDEN和接收系统时钟信号CLK从第二时钟状态转换到第一时钟状态。读取控制电路422使浮动控制电路420在预充电阶段和读取操作的评估阶段将评估输出线416耦合到读取位线406。列读取电路414被配置为在评估阶段评估第一多个434存储器位单元电路404中所选择的一个存储器位单元电路在评估输出线416上的存储逻辑状态。读取操作的评估阶段在预充电阶段之后开始，在此期间，读取位线406在电压VCHG下被预充电至第二预充电状态。读取控制电路422还被配置为响应于接收到评估阶段的指示，生成处于非激活状态的预充电信号438以关闭预充电电路418，以将评估输出线416与供电电压轨436解耦。此外，响应于接收到评估阶段的指示，读取控制电路422继续生成处于激活状态的浮动控制信号440以保持浮动控制电路420开启，以继续将评估输出线416耦合到位读取线406。因此，在评估阶段，预充电电路418不再对评估输出线416和读取位线406充电。为了防止评估输出线416和读取位线406由于通过第一多个434存储器位单元电路404中的读取端口电路408的漏电流而缓慢放电，列读取电路还包括保持电路442。只要列输出信号432保留在低电压状态，保持电路442就继续为评估输出线416充电。也就是说，评估输出线416在预充电阶段被充电至第一预充电状态，使列输出电路430生成处于低电压状态的列输出信号432。保持电路442继续为评估输出线416充电的速度比评估输出线416在第一多个434存储器位单元电路404中被读取输出电路408放电的速度更快。在评估阶段，读取位线406可以保留充电或者可以由读取端口电路408放电，这取决于第一多个434存储器位单元电路404中所选择的一个存储器位单元电路404中所存储的数据的逻辑状态。
读取端口电路408包括晶体管426和428，例如，它们以低电压或接地电压VSS(例如，0伏)串联(“堆叠”)耦合在读取位线406和接地电压轨444之间。在晶体管426和428两者开启的情况下，读取位线406可以耦合到接地电压轨444。在评估阶段，将读取位线406耦合到接地电压轨444使读取位线406放电至基于接地电压的放电状态，如下所示。
晶体管426耦合到读取位线406的读取端口输出410与晶体管428之间。晶体管426也耦合到读取字线424并受读取字线信号RWL控制。处于激活状态的读取字线信号RWL由读取端口电路408在第一多个434存储器位单元电路404中所选择的一个存储器位单元电路404中被接收。存储器位单元电路404中所选择的一个存储器位单元电路404位于存储器系统400的行中，该行是读取操作中待读取的读取地址的目标。晶体管428耦合到晶体管426与接地电压轨444之间。晶体管428耦合到存储器位单元电路404的数据节点(未示出)。晶体管由存储数据的逻辑状态控制，该逻辑状态由数据节点上的电压电平指示。耦合到晶体管428的数据节点可以是存储“真”逻辑状态的数据节点或存储“补码”逻辑状态的补码数据节点。在一些示例中，晶体管428可以是由对应于高电压电平的第一逻辑状态激活的NFET。因此，随着所接收的读取字线信号RWL处于激活状态并且在耦合到晶体管428的数据节点上的所存储的高电压状态，读取端口电路408开启，变得导电，以允许读取位线406对接地电压轨444放电。对应于响应于接收到处于激活状态的读取字线信号RWL的高电压，读取端口电路408被激活。换句话说，响应于接收到处于激活状态的读取字线信号RWL并且存储在数据节点上的数据的逻辑状态包括第一逻辑状态(例如，对应于数据节点上的高电压)，读取端口电路408将读取位线406耦合到接地电压轨444以将评估输出线416放电到放电状态。或者，响应于处于激活状态的读取字线信号RWL并且存储在数据节点上的数据的逻辑状态包括第二逻辑状态(例如，对应于存储在数据节点上的低电压)，读取端口电路408将读取位线406与接地电压轨444解耦以将评估输出线416保持在第一预充电状态。在这种情况下，随着读取端口电路408对读取位线406和评估输出线416放电，评估输出线416的放电速度快于保持电路442的充电速度。因此，基于评估输出线416处于放电状态，列输出信号432转换到高电压状态，并且保持电路442被关闭以将评估输出线416与供电电压轨解耦。在另一个示例中，晶体管428可以由响应于对应于低电压电平的逻辑状态的PFET实现。在该示例中，对应于第一逻辑状态和第二逻辑状态的电压电平将被反转。
存储在存储器位单元电路404所选择的一个存储器位单元电路404中的逻辑状态在读取操作中生成为列输出信号432。读取操作在读取控制电路422接收到空闲阶段的指示时结束。读取控制电路422使浮动控制电路420在空闲阶段将评估输出线416与读取位线406解耦。接收空闲阶段的指示包括读取控制电路422接收处于非激活状态的读取使能信号RDEN并且还接收系统时钟信号CLK转换回第二时钟状态。例如，系统时钟信号CLK的第一时钟状态和第二时钟状态可以分别对应于高电压状态和低电压状态，或者可以分别对应于低电压状态和高电压状态。
响应于接收到空闲阶段的指示，读取控制电路422生成处于非激活状态的浮动控制信号440，这使浮动控制电路420在空闲阶段关闭评估输出线416并将其与读取位线406解耦。此外，读取控制电路422响应于接收到空闲阶段的指示生成预充电信号438，以将评估输出线416预充电至第一预充电状态，为下一次读取操作做好准备。
图4B是示出图4A中的示例性存储器系统400的示意图，存储器系统400包括位单元列电路402，位单元列电路402包括耦合到图4A中所示的第一读取位线406并且还耦合到第二读取位线446的列读取电路414。第一读取位线406耦合到第一多个434存储器位单元电路404。第二读取位线446耦合到存储器系统400中的第二多个448存储器位单元电路404。
存储器系统400在存储器读取操作中的性能可以通过减少列电路402中读取位线406耦合到的存储器位单元404的数目来改善。与列412中的所有存储器位单元电路404耦合到第一读取位线406相比，读取位线406的长度和电容负载(例如，读取端口输出410)的数目都可以减少。为此，可以将每个列412中的存储器位单元电路404划分在多个(例如，两个或更多个)读取位线之间，诸如第一读取位线406和第二读取位线446。第一读取位线406通过浮动控制电路420耦合到评估输出线416并且第二读取位线446通过第二浮动控制电路450耦合到评估输出线416。由于在读取操作中只有列412中的存储器位单元电路404中的一个存储器位单元电路404可以被读取，因此一次只有浮动控制电路420和450中的一个电路而被激活，而其他(多个)浮动控制电路保留停用以减少功率损耗。
存储器系统400可以包括存储器阵列电路，该存储器阵列电路包括第一库(bank)和第二库(未示出)。在一些示例中，例如，存储器系统400可以包括多个列电路402，每个列电路402包括六十四(64)个存储器位单元电路404(0:63)，第一多个434存储器位单元电路404可以包括列电路402中的存储器位单元电路(0:31)，并且第二多个448存储器位单元电路404可以包括存储器位单元电路(32:63)。列电路402可以包括任意数目的存储器位单元电路404，第一多个434存储器位单元电路404可以包括与第二多个448存储器位单元电路404不同数目的存储器位单元电路404。存储器位单元电路404可以是SRAM位单元电路，例如，诸如六晶体管(6T)，八晶体管(8T)和/或十晶体管(10T)SRAM位单元电路，但是可以在包括存储对应于高电压状态或低电压状态的二进制数据“位”的逻辑状态的任何类型的存储器位单元电路的存储器阵列电路402中采用示例性列电路402。例如，二进制“0”可以存储在数据节点上，数据节点被配置为将数据存储为对应于接地电压VSS的低电压状态，以及二进制“1”可以存储为对应于供电电压VDD的高电压状态。在一些示例中，二进制“0”由高电压表示，二进制“1”由低电压表示。数据节点上具有逻辑状态为“1”的存储数据对应于补码数据节点上的补码逻辑状态为“0”，并且数据节点上的存储逻辑状态“0”对应于补码数据节点上的补码逻辑状态“1”。
在一些示例中，第一多个434存储器位单元电路404可以在存储器系统400的第一库(未示出)中，并且第二多个448存储器位单元电路404可以在存储器系统400的第二库(未示出)中。备选地，存储器位单元电路404的第一多个434存储器位单元电路404和第二多个448存储器位单元电路404可以都在存储器系统的第一库中的同一列412中，并且至少一个附加读取位线(未示出)可以耦合到第二库中评估输出线416和系统存储器400的第三多个存储器位单元电路404。图4B中的读取控制电路422被配置为控制列读取电路414以在基于读取地址的指示的读取操作中选择性地将第一读取位线406或第二读取位线446中的一个读取位线耦合到评估输出线416。读取控制电路422可以被配置为控制任意数目的浮动控制电路，每个浮动控制电路对应于耦合到列412中的多个存储器位单元电路404的读取位线。如果基于读取地址的读取操作所选择的行包括第一多个434存储器位单元电路404中的一个存储器位单元电路404，则读取控制电路422使第一读取位线406耦合到评估输出线416。如果基于读取地址的读取操作所选择的行包括第二多个448存储器位单元电路404中的一个存储器位单元电路404，则读取控制电路422被配置为使第二读取位线446耦合到评估输出线416。在第一读取位线406或第二读取位线446中的一个读取位线耦合到评估输出线416的同时，第一位读取线406和第二读取位线446(以及其他，如果有的话)中的另一个(多个)保留与输出评估线416电解耦。因此，评估输出线416仅基于第一读取位线406或第二读取位线446中的一个读取位线充电或放电，并且列输出电路430一次仅电耦合到第一读取位线406或第二读取位线446中的一个读取位线。
耦合到存储器系统400中的第二多个448存储器位单元404的第二读取位线446以与上面对第一多个434存储器位单元电路404中的一个存储器位单元电路404在第一读取位线406上的读取操作的描述相对应的方式执行读取操作。耦合到列412中的存储器位单元电路404的任何附加读取位线也将由读取控制电路422在读取操作中控制，如上面对第一读取位线406所讨论的。
再次参考图4B，存储器系统400包括耦合到浮动控制电路420的第一读取位线406。存储器系统400包括耦合到位单元列电路402中的第二多个448存储器位单元电路404的第二读取位线446。列读取电路414还包括耦合在评估输出线416和第二位读取线446之间的第二浮动控制电路450。读取控制电路422被配置为，响应于读取操作针对第一多个434存储器位单元404中的一个存储器位单元404的指示，使列读取电路414在预充电阶段将第一读取位线406耦合到评估输出线416，并且还在读取操作的评估估计阶段将第一读取位线406耦合到评估输出线416。读取控制电路422还被配置为响应于读取操作针对第二多个448存储器位单元404中的一个存储器位单元404的指示，使列读取电路在预充电阶段将第二读取位线446耦合到评估输出线416，并且还在读取操作的评估阶段将第二读取位线446耦合到评估输出线416。响应于浮动控制电路420将第一读取位线406耦合到评估输出线416，列输出信号432是基于包括放电状态或第二预充电状态中的一个状态的第一读取位线406。列输出信号432是基于包括放电状态和第二预充电状态中的一个状态的第二读取位线446。
读取控制电路422还被配置为在空闲阶段(即读取操作之间)将第一读取位线406和第二读取位线446(以及其他读取位线，如果有的话)与评估输出线416解耦。读取控制电路422控制预充电电路418在空闲阶段再次对评估输出线416充电，以为另一次读取操作做好准备。
图5A至图5C是示出图4A的示例性存储器系统中的读取操作的方法500的流程图。该方法500包括在存储器系统400中的位单元列电路402中的读取控制电路422中，接收空闲阶段、读取操作的预充电阶段或读取操作的评估阶段中的至少一个阶段的指示，以读取位单元列电路402中的多个存储器位单元电路404中的存储器位单元电路404中所存储的数据的逻辑状态，该位单元列电路402还包括评估输出线416、浮动控制电路420以及第一读取位线406，第一读取位线耦合到位单元列电路402(框502)中的多个存储器位单元电路404的第一多个434存储器位单元电路404中的每个存储器位单元电路404中的读取端口电路408。该方法包括由读取控制电路422控制预充电电路418以将评估输出线416耦合到供电电压轨436(框504)。响应于指示空闲阶段的指示，将评估输出线416耦合到供电电压轨436以评估输出线416充电至第一预充电状态(框506)。响应于指示读取操作的预充电状态的指示，将评估输出线416耦合到供电电压轨436以将评估输出线416充电至第一预充电状态(框508)。响应于指示读取操作的评估阶段的指示，将评估输出线416与供电电压轨436解耦(框510)。该方法包括由读取控制电路422控制浮动控制电路420(框512)，响应于指示读取操作的预充电阶段的指示，将第一读取位线406耦合到评估输出线416(框514)，响应于指示读取操作的评估阶段的指示，将第一读取位线406耦合到评估输出线416(框516)，并响应于指示空闲阶段的指示，将第一读取位线406与评估输出线416解耦(框518)。该方法包括响应于指示读取操作的评估阶段的指示，通过第一多个434存储器位单元电路404中所选择的一个存储器位单元电路404中的读取端口电路408，基于第一多个434存储器位单元电路404中所选择的一个存储器位单元电路404所存储的数据的第一逻辑状态，将第一读取位线406耦合到接地电压轨444，以将评估输出线416放电至放电状态(框520)。该方法包括响应于指示读取操作的评估阶段的指示，由读取端口电路408在存储器位单元电路404的第一多个434之一中从接地轨444读取第一位线406以基于存储在存储器位单元电路404的第一多个434之一中的数据的第二逻辑状态，将评估输出线416保持在第一预充电状态(框522)。该方法包括在列输出电路430中响应于读取操作的评估阶段的指示，在列输出电路430中基于评估输出线416包括第一预充电状态生成处于第一输出逻辑状态的列输出信号432并且基于评估输出线416包括放电状态生成处于第二输出逻辑状态的列输出信号432(框524)。
图6是示出读取操作中图4A和图4B的示例性存储器系统400内部的控制和数据信号的时序图。在读取操作之前，评估输出线416被上拉到第一预充电状态。第一读取位线406处于浮动状态，并且由于漏电流可能处于放电状态。响应于读取使能信号RDEN和读取地址ADDR的指示，在时间T1启动读取操作。响应于读取地址ADDR和读取使能信号RDEN的指示，第一读取位线406耦合到输出评估线416并开始充电到预充电状态。第二读取位线446继续保留在浮动状态。在时间T2，系统时钟信号CLK转换(例如，上升)，其触发读取控制电路422，在时间T3，为了关闭预充电电路418以停止对评估输出线416充电，并激活读取字线信号RWL，其开启读取端口电路408上的晶体管426。在图6的读取操作中，第一读取位线406放电，因为存储器位单元电路404中所存储的数据处于高状态，使评估输出线416转换到低状态。响应于评估输出线416转换到低状态，列输出信号432在时间T4转换到高状态。在时间T5，系统时钟信号CLK再次转换(例如，下降沿)，使读取控制电路422开始对评估输出线416充电，并关闭读取字线信号RWL。在时间T6，读取地址ADDR的指示可能改变，使第一读取位线406从评估输出线416解耦，留下处于浮动状态的第一读取位线406。
图7是示例性基于处理器的系统700的框图，基于处理器的系统700包括处理器702(例如，微处理器)，处理器702包括指令处理电路704。基于处理器的系统700可以是包括在电子板卡(诸如印刷电路板(PCB)、服务器、个人计算机、台式计算机、膝上型计算机、个人数字助理(PDA)、计算板、移动设备或任何其他设备)中的一个或多个电路，并且可以表示例如服务器或用户的计算机。在该示例中，基于处理器的系统700包括处理器702。处理器702表示一个或多个通用处理电路，诸如微处理器、中央处理器等。更具体地，处理器702可以是EDGE指令集微处理器、或实现指令集的其它处理器，该指令集支持显式消费方命名，用于传送由生产方指令的执行产生的产生值。处理器702被配置为执行指令中的处理逻辑，用于执行本文所讨论的操作和步骤。在该示例中，处理器702包括指令高速缓存706，用于由指令处理电路704可访问的指令的临时、快速访问存储器存储。从存储器中取出或预取出的指令(诸如通过系统总线710从主存储器708取出的指令)被存储在指令高速缓存706中。数据可以被存储在耦合到系统总线710的高速缓存存储器712中，用于处理器702的低延迟访问。指令处理电路704被配置为处理取出到指令高速缓存706中的指令并处理指令以供执行。
处理器702和主存储器708耦合到系统总线710，并且可以互连包括在基于处理器的系统700中的外围设备。众所周知，处理器702通过在系统总线710上交换地址、控制和数据信息来与这些其他设备通信。例如，处理器702可以将总线事务请求传送到作为从设备的示例的主存储器708中的存储器控制器714。尽管图7中未示出，但可以提供多个系统总线710，其中每个系统总线构成不同的结构。在该示例中，存储器控制器714被配置为向主存储器708中的存储器阵列716提供存储器访问请求。存储器阵列716由用于存储数据的存储位单元阵列组成。主存储器708可以是只读取存储器(ROM)、闪存、动态随机访问存储器(DRAM)，作为非限制性示例，诸如同步DRAM(SDRAM)等，以及静态存储器(例如，闪存存储器、SRAM等)。
其他设备可以连接到系统总线710。如图7所示，作为示例，这些设备可以包括主存储器708、一个或多个(多个)输入设备718、一个或多个(多个)输出设备720、调制解调器722和一个或多个显示器控制器724。(多个)输入设备718可以包括任何类型的输入设备，包括但不限于输入键、开关、语音处理器等。(多个)输出设备720可以包括任何类型的输出设备，包括但不限于音频、视频、其他视觉指示器等。调制解调器722可以是被配置为允许与网络726交换数据的任何设备。网络726可以是任何类型的网络，包括但不限于有线或无线网络、专用或公共网络、局域网(LAN)、无线局域网(WLAN)、广域网(WAN)、蓝牙TM网络、和互联网。调制解调器722可以被配置为支持所期望的任何类型的通信协议。处理器702还可以被配置为通过系统总线710访问显示器控制器724，以控制发送到一个或多个显示器728的信息。(多个)显示器728可以包括任何类型的显示器，包括但不限于阴极射线管(CRT)、液晶显示器(LCD)、等离子显示器等。
图7中基于处理器的系统700可以包括一组指令730，由处理器702执行，用于根据指令期望的任何应用。指令730可以存储在主存储器708、处理器702和/或指令高速缓存706中，作为非瞬态计算机可读介质732的示例。指令730还可以在其执行期间完全或至少部分地驻留在主存储器708和/或处理器702内。还可以经由调制解调器722在网络726上传输或接收指令730，使得网络726包括计算机可读介质732。
尽管计算机可读介质732在示例性实施例中被显示为单个介质，但术语“计算机可读介质”应被视为包括存储一组或多组指令的单个介质或多个介质(例如，集中式或分布式数据库和/或相关联的高速缓存和服务器)。术语“计算机可读介质”还应被视为包括能够存储、编码或携带一组指令以供处理设备执行并使处理设备执行本文公开的实施例的任何一个或多个方法的任何介质。因此，术语“计算机可读介质”应被视为包括但不限于固态存储器、光学介质和磁介质。
基于处理器的系统700中的处理器702可以在其中的任何设备中包括示例性存储器阵列系统，该示例性存储器阵列系统包括位单元列电路的特征，该位单元列电路包括读取控制电路，该读取控制电路被配置为在对第一多个存储器位单元电路中的一个存储器位单元电路的读取操作中将第一读取位线选择性地耦合到列读取电路，如图4A和图4B所示。
本文公开的实施例包括各种步骤。本文公开的实施例的步骤可以由硬件组件形成，也可以体现在机器可执行指令中，这些指令可以用于使利用指令编程的通用或专用处理器执行这些步骤。备选地，这些步骤可以由硬件和软件的组合来执行。
本文公开的实施例可以作为计算机程序产品或软件提供，该计算机程序产品或软件可以包括其上存储有指令的机器可读介质(或计算机可读介质)，该指令可用于对计算机系统(或其他电子设备)进行编程，以执行本文公开的实施例所述的过程。机器可读介质包括用于以机器(例如，计算机)可读的形式存储或传输信息的任何机制。例如，机器可读介质包括：机器可读存储介质(例如，ROM、随机访问存储器(“RAM”)、磁盘存储介质、光存储介质、闪存设备等)；等等。
除非另外具体说明并且从前面的讨论中显而易见的，应当理解，在整个描述中，使用诸如“处理”、“计算”、“确定”、“显示”等术语的讨论是指计算机系统或类似电子计算设备的操作和过程，该计算机系统或类似电子计算设备操纵并将表示为计算机系统寄存器内的物理(电子)量的数据和存储器转换为类似地表示为计算机系统存储器或寄存器或其他此类信息存储、传输或显示设备内的物理量的其他数据。
本文呈现的算法和显示并不固有地与任何特定的计算机或其他装置相关。各种系统可以按照本文的教导与程序一起使用，或者构造更专门的装置来执行所需的方法步骤可能被证明是方便的。各种这些系统所需的结构将从上面的描述中出现。此外，本文描述的实施例没有参考任何特定的编程语言来描述。可以理解，可以使用多种编程语言来实现本文描述的实施例的教导。
本领域技术人员还将理解，结合本文公开的实施例描述的各种说明性逻辑块、模块、电路和算法可以被实现为电子硬件、存储在存储器或另一计算机可读介质中并由处理器或其他处理设备执行的指令，或两者的组合。作为示例，本文描述的分布式天线系统的组件可以被采用在任何电路、硬件组件、集成电路(IC)或IC芯片中。本文公开的存储器可以是任何类型和大小的存储器，并且可以被配置为存储任何类型的所期望的信息。为了清楚地说明这种可互换性，各种说明性组件、块、模块、电路和步骤已经在上面大体上根据它们的功能进行了描述。如何实现这些功能取决于特定应用、设计选择和/或对整个系统施加的设计约束。熟练的工匠可以针对每个特定应用以不同的方式实现所描述的功能，但是这种实现决策不应被解释为导致偏离本实施例的范围。
结合本文公开的实施例描述的各种说明性逻辑块、模块和电路可以利用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立门或晶体管逻辑、分立硬件组件或旨在执行本文描述的功能的任何组合来实现或执行。此外，控制器可以是处理器。处理器可以是微处理器，但在备选方案中，处理器可以是任何常规的处理器、控制器、微控制器或状态机。处理器也可以被实现为计算设备的组合(例如，DSP和微处理器的组合、多个微处理器、一个或多个微处理器结合DSP核，或任何其它这样的配置)。
本文公开的实施例可以体现在硬件和存储在硬件中的指令中，并且可以驻留在例如RAM、闪存、ROM、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、寄存器、硬盘、可移除磁盘、CD-ROM或本领域已知的任何其他形式的计算机可读介质中。示例性存储介质耦合到处理器，使得处理器可以从存储介质读取信息并向存储介质写入信息。在备选的方案中，存储介质可以与处理器集成。处理器和存储介质可以驻留在ASIC中。ASIC可以驻留在远程站中。在备选的方案中，处理器和存储介质可以作为分立组件驻留在远程站、基站或服务器中。
还应注意，本文描述的任何示例性实施例中所描述的操作步骤是为了提供示例和讨论。除了所示序列之外，所描述的操作可以以许多不同的序列执行。此外，在单个操作步骤中描述的操作实际上可以在许多不同的步骤中执行。附加地，示例性实施例中所讨论的一个或多个操作步骤可以组合。本领域技术人员还将理解，信息和信号可以使用各种技术和技巧中的任何一种来表示。例如，在整个以上描述中可以引用的数据、指令、命令、信息、信号、位、符号和芯片可以由电压、电流、电磁波、磁场或粒子、光场或粒子、或其任意组合来表示。
除非另外明确说明，否则本文所提出的任何方法绝不旨在被解释为要求其步骤以具体顺序执行。因此，在方法权利要求实际上没有叙述其步骤所遵循的顺序的情况下，或者在权利要求或描述中没有以其他方式具体说明步骤将被限制为具体顺序的情况下，则绝不旨在推断任何特定顺序。
对于本领域技术人员显而易见的是，在不脱离本发明的精神或范围的情况下，可以进行各种修改和变化。由于本领域技术人员可以想到结合本发明精神和实质的所公开实施例的修改、组合、子组合和变化，因此本发明应被解释为包括在所附权利要求及其等同物的范围内的所有内容。

Claims (15)

1.一种存储器系统，包括：
至少一个位单元列电路，每个位单元列电路包括：
多个存储器位单元电路；
读取位线，耦合到所述至少一个位单元列电路中的位单元列电路中的所述多个存储器位单元电路中的第一多个存储器位单元电路；以及
列读取电路，包括：
评估输出线；
预充电电路，被配置为在空闲阶段和读取操作的预充电阶段对所述评估输出线预充电；以及
浮动控制电路，耦合在所述读取位线和所述评估输出线之间，所述浮动控制电路被配置为：
在所述预充电阶段和所述读取操作的评估阶段将所述读取位线耦合到所述评估输出线；以及
在所述空闲阶段将所述读取位线与所述评估输出线解耦；
其中所述列读取电路被配置为在所述评估阶段评估所述第一多个存储器位单元电路中所选择的一个存储器位单元电路在所述评估输出线上的存储逻辑状态；以及
读取控制电路，耦合到所述浮动控制电路，所述读取控制电路被配置为：
使所述浮动控制电路响应于所述预充电阶段并且响应于所述读取操作的所述评估阶段，将所述评估输出线耦合到所述读取位线；以及
使所述浮动控制电路响应于所述空闲阶段，将所述评估输出线与所述读取位线解耦。
2.根据权利要求1所述的存储器系统，其中：
所述预充电电路被配置为在所述空闲阶段和所述读取操作的所述预充电阶段对所述评估输出线预充电还包括：所述预充电电路被配置为响应于接收到来自所述读取控制电路的处于激活状态的预充电信号，将所述评估输出线耦合到供电电压轨。
3.根据权利要求2所述的存储器系统，所述读取控制电路还被配置为：
响应于接收到所述空闲阶段的指示并且响应于接收到所述读取操作的所述预充电阶段的指示，生成处于所述激活状态的所述预充电信号；以及
响应于接收到所述读取操作的所述评估阶段的指示，生成处于非激活状态的所述预充电信号。
4.根据权利要求3所述的存储器系统，其中：
所述读取控制电路被配置为使所述浮动控制电路将所述评估输出线耦合到所述读取位线还包括：所述读取控制电路被配置为响应于接收到读取操作的所述预充电阶段的所述指示并且响应于接收到所述读取操作的所述评估阶段的所述指示，生成处于激活状态的浮动控制信号以开启所述浮动控制电路；并且
所述读取控制电路被配置为使所述浮动控制电路将所述评估输出线与所述读取位线解耦还包括：所述读取控制电路被配置为响应于接收到所述空闲阶段的所述指示，生成处于非激活状态的所述浮动控制信号以关闭所述浮动控制电路。
5.根据权利要求4所述的存储器系统，其中所述预充电电路被配置为将所述评估输出线耦合到所述供电电压轨包括所述预充电电路被配置为：
将所述评估输出线充电至第一预充电状态，所述第一预充电状态包括第一电压；以及
基于充电至所述第一电压的所述评估输出线，将所述读取位线充电至第二预充电状态，所述第二预充电状态包括第二电压，所述第二电压低于所述第一电压。
6.根据权利要求5所述的存储器系统，所述多个存储器位单元电路中的每个存储器位单元电路还包括：
数据节点，被配置为存储数据的逻辑状态；以及
读取端口电路，包括耦合到所述读取位线的读取端口输出，所述读取端口电路被配置为响应于接收到处于激活状态的读取字线(RWL)信号：
响应于存储在第一数据节点上的所述数据的所述逻辑状态包括第一逻辑状态，将所述读取位线耦合到接地电压轨以将所述评估输出线放电至放电状态；以及
响应于存储在所述第一数据节点上的所述数据的所述逻辑状态包括第二逻辑状态，将所述读取位线与所述接地电压轨解耦以将所述评估输出线保持在所述第一预充电状态。
7.根据权利要求6所述的存储器系统，所述列读取电路还包括列输出电路，被配置为基于所述评估输出线上的评估输出信号生成列输出信号，所述评估输出信号基于所述评估输出线是否处于所述第一预充电状态或所述放电状态。
8.根据权利要求7所述的存储器系统，所述列读取电路还包括耦合到所述评估输出线的保持电路，所述保持电路被配置为在所述评估阶段：
响应于指示所述评估输出线包括所述第一预充电状态的所述列输出信号，将所述评估输出线耦合到所述供电电压轨；以及
响应于指示所述评估输出线包括所述放电状态的所述列输出信号，将所述评估输出线与所述供电电压轨解耦。
9.根据权利要求8所述的存储器系统，其中：
所述读取位线包括第一读取位线；
所述浮动控制电路包括第一浮动控制电路；
所述存储器系统还包括第二读取位线，所述第二读取位线耦合到所述位单元列电路中的所述多个存储器位单元电路中的第二多个存储器位单元电路；
所述列读取电路还包括第二浮动控制电路；并且
所述读取控制电路被配置为响应于所述预充电阶段并且响应于所述评估阶段使所述浮动控制电路将所述评估输出线耦合到所述读取位线还包括所述读取控制电路还被配置为：
响应于读取操作针对所述第一多个存储器位单元电路中的一个存储器位单元电路的指示，使所述列读取电路将所述第一读取位线耦合到所述评估输出线，并且在所述预充电阶段和所述读取操作的所述评估阶段将所述第二读取位线与所述评估输出线解耦；
响应于读取操作针对所述第二多个存储器位单元电路中的存储器位单元的指示，使所述列读取电路将所述第二读取位线耦合到所述评估输出线，并且在所述第二预充电状态和所述读取操作的所述评估阶段将所述第一读取位线与所述评估输出线解耦；以及
在所述空闲阶段将所述第一读取位线和所述第二读取位线与所述评估输出线解耦。
10.根据权利要求9所述的存储器系统，其中：
响应于将所述第一读取位线耦合到所述评估输出线，所述列输出电路基于包括所述放电状态和所述第二预充电状态中的至少一个状态的所述第一读取位线，生成所述列输出信号；以及
响应于将所述第二读取位线耦合到所述评估输出线，所述列输出电路基于包括所述放电状态和所述第二预充电状态中的至少一个状态的所述第二读取位线，生成所述列输出信号。
11.一种存储器系统，包括：
至少一个位单元列电路，每个位单元列电路包括：
多个存储器位单元电路；
读取位线，耦合到所述至少一个位单元列电路中的位单元列电路中的所述多个存储器位单元电路中的第一多个存储器位单元电路；以及
列读取电路，包括：
评估输出线；
预充电电路，被配置为在空闲阶段和读取操作的预充电阶段对所述评估输出线预充电；
浮动控制电路，耦合在所述读取位线和所述评估输出线之间，所述浮动控制电路被配置为：
在所述读取操作的所述预充电阶段和评估阶段将所述读取位线耦合到所述评估输出线；以及
在空闲阶段将所述读取位线与所述评估输出线解耦；以及
列输出电路，所述列输出电路耦合到所述评估输出线，所述列输出电路被配置为基于评估输出信号生成列输出信号，所述列输出电路包括逆变器电路，所述逆变器电路被配置为生成所述列输出信号，所述列输出信号包括与所述评估输出线的逻辑状态互补的逻辑状态；
其中所述列读取电路被配置为在所述评估阶段评估所述第一多个存储器位单元电路中所选择的一个存储器位单元电路在所述评估输出线上的存储逻辑状态。
12.根据权利要求11所述的存储器系统，还包括：
耦合到所述浮动控制电路和所述预充电电路的读取控制电路，所述读取控制电路被配置为控制所述浮动控制电路和所述预充电电路。
13.根据权利要求12所述的存储器系统，其中：
所述预充电电路被配置为在所述空闲阶段和所述读取操作的所述预充电阶段对所述评估输出线预充电还包括：所述预充电电路被配置为响应于从所述读取控制电路接收到处于激活状态的预充电信号，将所述评估输出线耦合到供电电压轨。
14.根据权利要求13所述的存储器系统，其中所述预充电电路被配置为将所述评估输出线耦合到所述供电电压轨包括所述预充电电路还被配置为：
将所述评估输出线充电至第一预充电状态，所述第一预充电状态包括第一电压；以及
基于充电至所述第一电压的所述评估输出线，将所述读取位线充电至第二预充电状态，所述第二预充电状态包括第二电压，所述第二电压低于所述第一电压。
15.根据权利要求14所述的存储器系统，所述多个存储器位单元电路中的每个存储器位单元电路还包括：
数据节点，被配置为存储数据的逻辑状态；以及
读取端口电路，包括耦合到所述读取位线的读取端口输出，所述读取端口电路被配置为响应于接收到处于激活状态的读取字线(RWL)信号：
响应于存储在第一数据节点上的所述数据的所述逻辑状态包括第一逻辑状态，将所述读取位线耦合到接地电压轨以将所述评估输出线放电至放电状态；以及
响应于存储在所述第一数据节点上的所述数据的所述逻辑状态包括第二逻辑状态，将所述读取位线与所述接地电压轨解耦以将所述评估输出线保持在所述第一预充电状态。
CN202280046832.XA 2021-06-30 2022-05-20 包括采用列读取电路控制列读取位线的浮动的存储器阵列的存储器系统和相关方法 Pending CN117642821A (zh)

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