CN117637499A - 半导体器件及其制造方法 - Google Patents

Abstract

本发明提供一种半导体器件及其制造方法，在顶层金属层的侧壁上覆盖钝化层之前，先对顶层金属层的侧壁进行氧化和/或氮化，由此在顶层金属层的侧壁和钝化层之间形成应力缓冲层，从而通过应力缓冲层对热应力的缓解作用，来改善顶层金属层侧壁和第二钝化层之间的热应力匹配问题，使顶层金属层和钝化层在相关可靠性测试过程中更不易开裂，提高器件可靠性，避免器件因开裂问题而出现电性失效的情况。

Description

半导体器件及其制造方法

技术领域

本发明涉及半导体器件制造技术领域，特别涉及一种半导体器件及其制造方法。

背景技术

在半导体器件的制造过程中，在完成前段制程（即在晶圆上制作晶体管等元件）以及后段制程的金属互连线的制作后，需要在顶层金属层上形成钝化层，该钝化层作为保护层，能够防止相应位置的顶层金属层与外界环境直接接触而被污染与氧化，并避免内部结构受到机械损伤或化学损伤，也保护了半导体器件的良好电特性。

请参考图1，现有的半导体器件的制造方法中，通常在衬底100上沉积顶层金属层101，并对顶层金属层101进行光刻、刻蚀而形成所需的顶层金属层101的图案（具有开口101a）之后，沉积钝化层102并进一步对钝化层102进行光刻、刻蚀，以去除多余的钝化层102并暴露出顶层金属层101的相应位置。此时，剩余的钝化层102还覆盖在开口101a（即顶层金属层101被刻蚀打开的位置）的侧壁和开口周围的顶层金属层101的顶部上，用于防止这些位置的顶层金属层101与外界环境直接接触而被污染与氧化，从而最终提高半导体器件的可靠性与稳定性。

然而上述制造方法中，由于钝化层102一般是介电材料（例如是氧化硅、氮化硅或者氧化硅与氮化硅的叠层），其和顶层金属层101之间热应力不匹配，因此在一些相关可靠性测试过程中，开口101a侧壁上的顶层金属层101和钝化层102之间容易产生开裂，导致半导体器件的物理性质异常、可靠性降低，以及电性失效的情况。

发明内容

本发明的目的在于提供一种半导体器件及其制造方法，能够改善因钝化层与顶层金属层之间的热应力不匹配而导致顶层金属层和钝化层之间开裂的问题，提高器件可靠性。

为实现上述目的，本发明提供一种半导体器件的制造方法，其包括：

提供衬底，并在所述衬底上沉积顶层金属层和第一钝化层；

刻蚀所述第一钝化层和所述顶层金属层，以形成贯穿所述顶层金属层的开口；

对所述开口侧壁上的顶层金属层进行氧化和/或氮化，以形成覆盖在所述开口侧壁上的应力缓冲层；

沉积第二钝化层于所述应力缓冲层、所述第一钝化层和所述顶层金属层上，其中，所述应力缓冲层的热膨胀系数分别大于所述第二钝化层和第一钝化层的热膨胀系数，或者所述应力缓冲层的热膨胀系数介于所述第二钝化层和所述顶层金属层之间。

可选地，所述开口侧壁上的所述应力缓冲层和所述第二钝化层的层叠厚度小于所述顶层金属层顶部上的所述第一钝化层和所述第二钝化层的层叠厚度。

可选地，所述应力缓冲层的厚度为500Å~3000Å。

可选地，采用炉管氧化工艺、化学酸性氧化工艺、化学碱性氧化工艺或阳极氧化工艺，对所述开口侧壁上的顶层金属层进行氧化。

可选地，所述炉管氧化的工艺温度为300℃~600℃，氧气流量为5升/分钟~30升/分钟，氧化时间为30分钟~120分钟。

可选地，所述第一钝化层和所述第二钝化层的材料相同，或者，所述第一钝化层和所述第二钝化层分别包括不同的无机介电材料。

可选地，所述第一钝化层的厚度为1000Å~10000Å；和/或，所述第二钝化层的厚度为1000Å~10000Å。

可选地，所述的半导体器件的制造方法，保形地沉积所述第二钝化层于所述应力缓冲层、所述第一钝化层和所述顶层金属层上，且在沉积所述第二钝化层，且在保形地沉积所述第二钝化层之后，还包括：

刻蚀去除相应位置上的所述第二钝化层，剩余的所述第二钝化层包括覆盖所述开口的侧壁上的部分以及覆盖在所述第一钝化层顶部上的部分；

涂覆或沉积有机介电材料以形成第三钝化层，并光刻或刻蚀去除相应位置上的所述第三钝化层，剩余的所述第三钝化层包括填充在所述开口中的部分。

基于同一发明构思，本发明还提供一种半导体器件，其包括：

衬底；

顶层金属层，形成在所述衬底上且具有贯穿所述顶层金属层的开口；

第一钝化层，覆盖在所述顶层金属层顶部的部分区域上；

应力缓冲层，经所述开口的侧壁上的所述顶层金属层的氧化和/或氮化而形成在所述开口侧壁上；

第二钝化层，覆盖在所述第一钝化层和所述应力缓冲层上；

其中，所述应力缓冲层的热膨胀系数分别大于所述第二钝化层和第一钝化层的热膨胀系数，或者所述应力缓冲层的热膨胀系数介于所述第二钝化层和所述顶层金属层之间。

可选地，所述的半导体器件还具有以下特征中的至少一个：

（1）所述开口侧壁上的所述应力缓冲层和所述第二钝化层的层叠厚度小于所述顶层金属层顶部上的所述第一钝化层和所述第二钝化层的层叠厚度；

（2）所述应力缓冲层的厚度为500Å~3000Å；

（3）所述第一钝化层的厚度为1000Å~10000Å；

（4）所述第二钝化层的厚度为1000Å~10000Å；

（5）所述第一钝化层和所述第二钝化层的材料相同；

（6）所述第一钝化层和所述第二钝化层分别包括不同的无机介电材料；

（7）还具有通过有机介电材料形成的第三钝化层，，所述第三钝化层包括覆盖在所述第二钝化层顶部上的部分以及填充在所述开口中的部分；

（8）所述衬底包括晶圆基底、形成在所述晶圆基底的终端区上的场氧层、覆盖在所述场氧层上的栅极层、覆盖在所述栅极层上的层间介质层，其中，所述顶层金属层形成在所述层间介质层上。

与现有技术相比，本发明的技术方案至少具有以下有益效果之一：

1、通过第一钝化层的形成、开口侧壁的顶层金属层的氧化和/或氮化以及第二钝化层的形成，使得开口侧壁结构变为金属、应力缓冲层和第二钝化层层叠的结构，由此替代现有技术中的金属和第一钝化层层叠的结构，从而能够通过应力缓冲层对热应力的缓解作用，来改善开口侧壁上的金属和第二钝化层之间的热应力匹配问题，使顶层金属层和钝化层在相关可靠性测试过程中更不易开裂，提高器件可靠性，避免器件因开裂问题而出现电性失效的情况。

2、开口侧壁结构为金属、应力缓冲层和第二钝化层层叠的结构，相较于开口周围顶部的金属、第一钝化层和第二钝化层层叠的结构更薄，因此应力不易集中，进而降低了相关可靠性测试（例如可靠性热循环）过程中热应力积聚的风险。

3、第一钝化层可以在对开口侧壁的顶层金属层进行氧化和/或氮化的过程中，保护顶层金属层的顶部表面不被氧化和/或氮化，第二钝化层覆盖在第一钝化层和开孔侧壁的应力缓冲层上，能够起到更好的隔绝作用，能够防止相应位置的顶层金属层与外界环境直接接触而被污染与氧化，并避免内部结构受到机械损伤或化学损伤，也保护了半导体器件的良好电特性。

附图说明

本领域的普通技术人员将会理解，提供的附图用于更好地理解本发明，而不对本发明的范围构成任何限定。其中：

图1是现有的半导体器件制造方法中的剖面结构示意图。

图2是本发明具体实施例的半导体器件的制造方法流程示意图。

图3至图8是本发明的半导体器件的制造方法中的剖面结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。自始至终相同附图标记表示相同的元件。应当明白，当元件被称为"连接到"、“耦接”其它元件时，其可以直接地连接其它元件，或者可以存在居间的元件。相反，当元件被称为"直接连接到"其它元件时，则不存在居间的元件。在此使用时，单数形式的"一"、"一个"和"所述/该"也意图包括复数形式，除非上下文清楚的指出另外的方式。还应明白术语“包括”用于确定可以特征、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语"和/或"包括相关所列项目的任何及所有组合。

以下结合附图和具体实施例对本发明提出的技术方案作进一步详细说明。根据下面说明，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

请参考图2，本发明一实施例提供一种半导体器件的制造方法，其包括以下步骤：

S1，提供衬底，并在所述衬底上沉积顶层金属层和第一钝化层；

S2，刻蚀所述第一钝化层和所述顶层金属层，以形成贯穿所述顶层金属层的开口；

S3，对所述开口侧壁上的顶层金属层进行氧化和/或氮化，以形成覆盖在所述开口侧壁上的应力缓冲层；

S4，沉积第二钝化层于所述应力缓冲层、所述第一钝化层和所述顶层金属层上，其中，所述应力缓冲层的热膨胀系数分别大于所述第二钝化层和第一钝化层的热膨胀系数，或者所述应力缓冲层的热膨胀系数介于所述第二钝化层和所述顶层金属层之间。

请参考图3，在步骤S1中，首先提供衬底，该衬底已经提供完成集成电路制造工艺的前段制程的元件（未图示）的制作以及后段制程的顶层金属层以下的金属互连结构（未图示）的制作。例如该衬底包括自下而上依次层叠的晶圆基底200、场氧层201、栅极层202和层间介质层203。其中，晶圆基底可以是单晶硅(Si)、单晶锗(Ge)、硅锗(GeSi)、碳化硅(SiC)、绝缘体上硅(SOI)、绝缘体上锗(GOI)或III-V族化合物（例如砷化镓等）等任意合适的半导体基底材料。晶圆基底200具有终端区和器件功能区（未图示），通过包括浅沟槽隔离工序、先栅极或后栅极工序、源漏注入工序等一些系列工序的前段制程，在晶圆基底200的器件功能区中形成所需的晶体管、电容器、电阻等元件，终端区的场氧层201和栅极层202是随着器件功能区上的相应膜层一道形成。在完成器件功能区的所有所需元件的制造之后，进入后段制程，其包括层间介质材料沉积工序、接触孔制造工序、单大马士革或双大马士革工序等一系列工序，由此在形成顶层金属层204下方的层间介质层203以及形成在层间介质层203中的金属互连结构（包括接触插塞和多层金属互连线以及隔离这些结构的多层层间介电材料）。层间介质层203可以包括氧化硅、氮化硅、氮氧化硅和介电常数低于氧化硅的低介电常数介电材料中的至少一种。层间介质层203中形成的金属互连结构的材料可以包括Cu(铜)、Al(铝)、W(钨)、Ag(银)、金(Au)、铂(Pt)、Ti(钛)或Ta(钽)等中的至少一种。

请参考图3，在步骤S1中，采用电镀、溅射等任意合适工艺，在层间介质层203的表面上沉积顶层金属层204，沉积的顶层金属层204的材料可以包括Cu(铜)、Al(铝)、W(钨)、Ag(银)、金(Au)、铂(Pt)、Ni(钛)、Co(钴)、Ti(钛)或Ta(钽)等中的至少一种。然后，采用化学气相淀积等任意合适工艺，在顶层金属层204表面上沉积无机介电材料，以形成第一钝化层205，第一钝化层205的材料可以包括SiO₂(二氧化硅)、TEOS(正硅酸乙酯)、氮化硅和氮氧化硅中的至少一种。可选地，第一钝化层205的厚度为1000Å~10000Å。

请参考图4，在步骤S2中，先通过在第一钝化层205上旋涂光刻胶并进行曝光、显影等光刻工艺，形成图案化光刻胶层（未图示）；然后，以该图案化光刻胶层为掩膜，依次刻蚀第一钝化层205和顶层金属层204，直至刻蚀至打开顶层金属层204，形成贯穿顶层金属层204的开口206。在刻蚀顶层金属层204形成开口206的过程中，通过合理控制刻蚀工艺条件，可以使第一钝化层205在不受表面损伤的情况下，保护顶层金属层204的顶面不被氧化。

该开口206可以是沟槽形状，其可以用于断开顶层金属层204，使剩余的顶层金属层204形成为能够分别连接晶圆基底200的器件功能区中不同的元件或者连接同一元件的不同部位的多条形成金属线。之后通过干法去胶或者湿法去胶等合适的去胶工艺，去除该图案化光刻胶层。

请参考图5，在步骤S3中，采用任意合适的金属氧化工艺和/或金属氮化工艺，来对开口206侧壁上的顶层金属层204进行氧化和/或氮化，以形成覆盖在开口206的侧壁上的应力缓冲层207。其中，当仅对开口206侧壁上的顶层金属层204进行氧化时，其形成的应力缓冲层207为包含顶层金属层204中的金属元素的金属氧化物；当仅对开口206侧壁上的顶层金属层204进行氮化时，其形成的应力缓冲层207为包含顶层金属层204中的金属元素的金属氮化物；当对开口206侧壁上的顶层金属层204同时进行氧化和氮化处理时，其形成的应力缓冲层207可以为包含顶层金属层204中的金属元素的金属氮氧化物。

其中，由于应力缓冲层207是通过对开口206侧壁上的顶层金属层204进行氧化和/或氮化来形成的，因此应力缓冲层207是含有顶层金属层204中的金属元素的介电材料。

另外，应力缓冲层207的热膨胀系数分别大于第一钝化层205和后续形成的第二钝化层的热膨胀系数，或者，应力缓冲层207的热膨胀系数介于所述顶层金属层204和后续形成的第二钝化层的热膨胀系数之间，均可缓解顶层金属层204和第二钝化层208之间的热应力。由此，通过应力缓冲层207对热应力的缓解作用，来改善开口206侧壁上的金属和钝化层之间的热应力匹配问题，使顶层金属层和钝化层在相关可靠性测试过程中更不易开裂。本实施例对应力缓冲层207的厚度不做具体限定。

而且，本步骤中之所以采用对开口206侧壁上的顶层金属层204进行氧化和/或氮化，来形成覆盖在开口206的侧壁上的应力缓冲层207，是因为：（1）形成的应力缓冲层207的致密性高，且相比通过沉积工艺形成应力缓冲层207，由顶层金属层204本身被氧化和/或氮化而产生的应力缓冲层207在界面的应力传递更为均匀，不会产生突变的应力，从而其与顶层金属层204的结合更紧密，在后续不容易产生开裂；（2）在其他区域上不会形成应力缓冲层207，由此可以省去通过沉积工艺形成应力缓冲层207时需要进一步刻蚀去除多余应力缓冲层207的光刻和刻蚀步骤，进而简化工艺，降低成本；（3）避免通过沉积工艺形成应力缓冲层207时引入的沉积应力导致第一钝化层205和顶层金属层204之间开裂的问题。

可选地，应力缓冲层207的厚度小于第一钝化层205的厚度，由此在后续步骤S4中沉积第二钝化层之后，能够使开口206侧壁上的应力缓冲层207和第二钝化层的层叠厚度，相较于开口206外围顶部上的第一钝化层205和第二钝化层的层叠厚度更小（即开口206侧壁的顶层金属层204上覆盖的膜层比开口外围的顶层金属层204顶部上覆盖的膜层更薄），使得开口206侧壁上的热应力不易集中，降低半导体器件在相关可靠性测试过程中热应力积聚的风险。

可选地，采用炉管氧化工艺、化学酸性氧化工艺、化学碱性氧化工艺或阳极氧化工艺，对所述开口206侧壁上的顶层金属层204进行氧化，以形成所需厚度的金属氧化物来作为所需厚度的应力缓冲层207。进一步可选地，所述炉管氧化的工艺温度为300℃~600℃，氧气流量为5升/分钟~30升/分钟，氧化时间为30分钟~120分钟，形成的应力缓冲层207的厚度为500Å~3000Å。

示例性地，化学酸性氧化工艺使用的酸性氧化液的成分以包括磷酸、铬酐等，酸性氧化液中的成分之间的不同配比，可制备不同物理性质的金属氧化物（例如氧化铝）薄膜。

示例性地，化学碱性氧化工艺使用的碱性氧化液的成分包括碳酸钠、铬酸钠等，碱性氧化液中的成分之间的不同配比，可制备不同物理性质的金属氧化物（例如氧化铝）薄膜。

示例性地， 在阳极氧化工艺中，将形成有开口206的衬底置于适当的电解液中，以开口206处的顶层金属层204为阳极，在外加电流作用下，使开口206的侧壁上生成金属氧化物薄膜。在阳极氧化工艺中，通过选用不同类型、不同浓度的电解液，并控制氧化时的工艺条件，可以获得具有不同性质、厚度约为几十至几百微米的金属氧化物薄膜。

可选地，采用等离子氮化工艺、高温炉氮化工艺或者盐浴氮化工艺来对所述开口206侧壁上的顶层金属层204进行氮化，以形成所需厚度的金属氮化物来作为所需厚度的应力缓冲层207。

请参考图6，在步骤S4中，采用化学气相沉积工艺等任意合适的工艺，保形地沉积无机介电材料至应力缓冲层207、第一钝化层205及第一钝化层205暴露出的顶层金属层204上，以形成第二钝化层208，沉积的第二钝化层208的材料可以与第一钝化层205相同，也可以不同。沉积的第二钝化层208的厚度可以与第一钝化层205相同，也可以不同。

可选地，第二钝化层208可以包括SiO₂(二氧化硅)、TEOS(正硅酸乙酯)、氮化硅和氮氧化硅中的至少一种。进一步可选地，第二钝化层208的厚度为1000Å~10000Å。

此时，开口206侧壁上形成了顶层金属层204、应力缓冲层207和第二钝化层208三层堆叠的结构，应力缓冲层207能够改善顶层金属层204侧壁和第二钝化层208之间的热应力匹配问题，使顶层金属层和第二钝化层更不易开裂，提高器件可靠性。

作为一种示例，顶层金属层204为铝，其热膨胀系数为23.6ppm/℃左右，应力缓冲层207为氧化铝，其热膨胀系数为6.9ppm/℃左右，第二钝化层208为氮化硅，其热膨胀系数为2.5ppm/℃左右。由此开口206侧壁上的第一钝化层205、应力缓冲层207和第二钝化层208形成了热膨胀系数的递减的递变关系。

在沉积第二钝化层208之后，本实施例的半导体器件的制造方法，可以根据需要再进行后续工序步骤。

可选地，本实施例的半导体器件的制造方法，沉积第二钝化层208之后还包括以下步骤：

S5，刻蚀去除相应位置上的所述第二钝化层，剩余的所述第二钝化层包括覆盖所述开口的侧壁上的部分以及覆盖在所述第一钝化层顶部上的部分；

S6，涂覆或沉积有机介电材料以形成第三钝化层，并光刻或刻蚀去除相应位置上的所述第三钝化层，剩余的所述第三钝化层包括填充在所述开口中的部分。

请参考图6，在步骤S5中，先通过在第二钝化层208上旋涂光刻胶并进行曝光、显影等光刻工艺，形成图案化光刻胶层（未图示）；然后，以该图案化光刻胶层为掩膜，刻蚀去除第一钝化层205外围以及开口206底部的层间介质层203上的第二钝化层208，剩余的第二钝化层208包括覆盖所述开口206的侧壁的应力缓冲层207上的部分以及覆盖在所述第一钝化层205顶部上的部分。之后通过干法去胶或者湿法去胶等合适的去胶工艺，去除该图案化光刻胶层。

在本发明的其他实施例中，请参考图7，在步骤S5中，根据器件制造需要，在刻蚀第二钝化层208之后，也可以保留覆盖在开口206底部的层间介质层203上的第二钝化层208。

请参考图8，在步骤S6中，首先，涂覆或沉积聚酰亚胺等有机介电材料，以在第二钝化层208及其暴露出的顶层金属层204上覆盖第三钝化层209，并利用聚酰亚胺等有机介电材料的流动性，使沉积的第三钝化层209填满开口206，且在固化后具有相对平坦的顶面；然后，对第三钝化层209进行光刻和刻蚀，以暴露出第一钝化层205未覆盖的顶层金属层204的相应区域的顶面。剩余的第三钝化层209填满开口206，且将第二钝化层208掩埋在内。第三钝化层209暴露出的顶层金属层204可以用于打引线，从而将晶圆基底200中的元件向外电性引出。

应当理解的是，本发明的半导体器件的制造方法，可以适用于任意合适的需要制造金属连接结构和钝化层结构的器件制造的后段制程中。作为一种示例，步骤S1中提供的衬底是完成前段制程工艺的SiC平面MOS晶圆，其晶圆基底200为SiC外延层，且在其器件功能区的晶圆基底200的有源区上，通过光刻、干法刻蚀、湿法刻蚀、离子注入退火等前段制程工艺，形成了SiC平面MOS晶体管，同时器件功能区外围的终端区上保留场氧201，场氧层201、栅极层202和层间介质层203。后续的步骤S2~S6均主要是为了在终端区上形成顶层金属层204和相应的钝化层以及引线等结构，以将晶圆基底200中的SiC平面MOS晶体管向外电性引出。通过本发明的半导体器件的制造方法所形成的SiC平面MOS晶体管器件，电学性能和可靠性更高。

基于同一发明构思，请参考图8，本发明一实施例还提供一种半导体器件，其优选地采用本发明的半导体器件的制造方法来形成，该半导体器件包括：

衬底；

顶层金属层204，形成在所述衬底上且具有贯穿所述顶层金属层204的开口206；

第一钝化层205，覆盖在所述顶层金属层204顶部的部分区域上；

应力缓冲层207，经所述开口206的侧壁上的所述顶层金属层204的氧化和/或氮化而形成在所述开口206侧壁上；

第二钝化层208，覆盖在所述第一钝化层205和所述应力缓冲层207上。

其中，由于应力缓冲层207是通过对开口206侧壁上的顶层金属层204进行氧化和/或氮化来形成的，因此应力缓冲层207是含有顶层金属层204中的金属元素的介电材料。

另外，应力缓冲层207的热膨胀系数分别大于第一钝化层205和后续形成的第二钝化层的热膨胀系数，或者，应力缓冲层207的热膨胀系数介于所述顶层金属层204和后续形成的第二钝化层的热膨胀系数之间，均可缓解顶层金属层204和第二钝化层208之间的热应力。

可选地，所述衬底包括自下而上依次层叠的晶圆基底200、场氧层201、栅极层202和层间介质层203。其中，晶圆基底200具有终端区和器件功能区（未图示），其器件功能区中形成有所需的晶体管、电容器、电阻等元件，终端区的场氧层201和栅极层202是随着器件功能区上的相应膜层一道形成。层间介质层203中形成有顶层金属层204以下的金属互连结构（未图示）。

可选地，开口206侧壁上的应力缓冲层207和第二钝化层208的层叠厚度小于开口206外围的顶层金属层204的顶部上的第一钝化层205和第二钝化层208的层叠厚度。进一步可选地，应力缓冲层207的厚度为500Å~3000Å；或者，第一钝化层205的厚度为1000Å~10000Å；或者，第二钝化层的厚度为1000Å~10000Å。

可选地，第一钝化层205和第二钝化层208的材料相同，且均为无机介电材料，例如均为氧化硅。或者，第一钝化层205和第二钝化层208分别包括不同的无机介电材料，例如第一钝化层205为氧化硅，第二钝化层208为氮化硅。

可选地，所述半导体器件还具有通过有机介电材料形成的第三钝化层209，第三钝化层209包括覆盖在所述第二钝化层205上的部分以及填充在所述开口206中的部分。

综上所述，本发明的半导体器件及其制造方法，能够在顶层金属层的侧壁上覆盖钝化层之前，先对顶层金属层的侧壁进行氧化和/或氮化，由此在顶层金属层的侧壁和钝化层之间形成应力缓冲层，从而通过应力缓冲层对热应力的缓解作用，来改善顶层金属层侧壁和第二钝化层之间的热应力匹配问题，使顶层金属层和钝化层在相关可靠性测试过程中更不易开裂，提高器件可靠性，避免器件因开裂问题而出现电性失效的情况。此外，在顶层金属层的顶部上形成第一钝化层和第二钝化层，利用第一钝化层在对开口侧壁的顶层金属层进行氧化和/或氮化的过程中，保护顶层金属层的顶部表面不被氧化和/或氮化，利用第二钝化层起到更好的隔绝作用，防止相应位置的顶层金属层与外界环境直接接触而被污染与氧化，并避免内部结构受到机械损伤或化学损伤，也保护了半导体器件的良好电特性。

上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于本发明技术方案的保护范围。

Claims (10)

1.一种半导体器件的制造方法，其特征在于，包括：

提供衬底，并在所述衬底上沉积顶层金属层和第一钝化层；

刻蚀所述第一钝化层和所述顶层金属层，以形成贯穿所述顶层金属层的开口；

对所述开口侧壁上的顶层金属层进行氧化和/或氮化，以形成覆盖在所述开口侧壁上的应力缓冲层；

沉积第二钝化层于所述应力缓冲层、所述第一钝化层和所述顶层金属层上，所述应力缓冲层的热膨胀系数分别大于所述第二钝化层和第一钝化层的热膨胀系数，或者所述应力缓冲层的热膨胀系数介于所述第二钝化层和所述顶层金属层之间。

2.如权利要求1所述的半导体器件的制造方法，其特征在于，所述开口侧壁上的所述应力缓冲层和所述第二钝化层的层叠厚度小于所述顶层金属层顶部上的所述第一钝化层和所述第二钝化层的层叠厚度。

3.如权利要求1所述的半导体器件的制造方法，其特征在于，所述应力缓冲层的厚度为500Å~3000Å。

4.如权利要求1所述的半导体器件的制造方法，其特征在于，采用炉管氧化工艺、化学酸性氧化工艺、化学碱性氧化工艺或阳极氧化工艺，对所述开口侧壁上的顶层金属层进行氧化。

5.如权利要求1所述的半导体器件的制造方法，其特征在于，所述炉管氧化的工艺温度为300℃~600℃，氧气流量为5升/分钟~30升/分钟，氧化时间为30分钟~120分钟。

6.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一钝化层和所述第二钝化层的材料相同，或者，所述第一钝化层和所述第二钝化层分别包括不同的无机介电材料。

7.如权利要求1所述的半导体器件的制造方法，其特征在于，所述第一钝化层的厚度为1000Å~10000Å；和/或，所述第二钝化层的厚度为1000Å ~10000Å。

8.如权利要求1-7中任一项所述的半导体器件的制造方法，其特征在于，保形地沉积所述第二钝化层于所述应力缓冲层、所述第一钝化层和所述顶层金属层上，且在沉积所述第二钝化层之后，还包括：

刻蚀去除相应位置上的所述第二钝化层，剩余的所述第二钝化层包括覆盖所述开口的侧壁上的部分以及覆盖在所述第一钝化层顶部上的部分；

涂覆或沉积有机介电材料以形成第三钝化层，并光刻或刻蚀去除相应位置上的所述第三钝化层，剩余的所述第三钝化层包括填充在所述开口中的部分。

9.一种半导体器件，其特征在于，包括：

衬底；

顶层金属层，形成在所述衬底上且具有贯穿所述顶层金属层的开口；

第一钝化层，覆盖在所述顶层金属层顶部的部分区域上；

应力缓冲层，经所述开口的侧壁上的所述顶层金属层的氧化和/或氮化而形成在所述开口侧壁上；

第二钝化层，保形地覆盖在所述第一钝化层和所述应力缓冲层上；

其中，，所述应力缓冲层的热膨胀系数分别大于所述第二钝化层和第一钝化层的热膨胀系数，或者所述应力缓冲层的热膨胀系数介于所述第二钝化层和所述顶层金属层之间。

10.如权利要求9所述的半导体器件，其特征在于，还具有以下特征中的至少一个：

（1）所述开口侧壁上的所述应力缓冲层和所述第二钝化层的层叠厚度小于所述顶层金属层顶部上的所述第一钝化层和所述第二钝化层的层叠厚度；

（2）所述应力缓冲层的厚度为500Å~3000Å；

（3）所述第一钝化层的厚度为1000Å~10000Å；

（4）所述第二钝化层的厚度为1000Å~10000Å；

（5）所述第一钝化层和所述第二钝化层的材料相同；

（6）所述第一钝化层和所述第二钝化层分别包括不同的无机介电材料；

（7）还具有通过有机介电材料形成的第三钝化层，所述第三钝化层包括覆盖在所述第二钝化层顶部上的部分以及填充在所述开口中的部分；

（8）所述衬底包括晶圆基底、形成在所述晶圆基底的终端区上的场氧层、覆盖在所述场氧层上的栅极层、覆盖在所述栅极层上的层间介质层，其中，所述顶层金属层形成在所述层间介质层上。