CN117614420A - 一种改进型rs锁存器 - Google Patents

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施展
李雪康
周扬
闫国强
冯冲
刘忠富
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    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
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Abstract

一种改进型RS锁存器属于锁存器电路技术领域，尤其涉及一种改进型RS锁存器。本发明提供一种可消除初始不定状态的改进型RS锁存器。本发明包括NMOS管M0、NMOS管M1、PMOS管M2、PMOS管M3、NMOS管M4、NMOS管M5、PMOS管M6、PMOS管M7和PMOS管M8，其特征在于NMOS管M0栅极连接输入端S，NMOS管M0源极连接电源端DVDD，NMOS管M0漏极连接输出端Q；NMOS管M1栅极连接输出端Q‑，NMOS管M1源极连接电源端DVDD，NMOS管M1漏极连接输出端Q；PMOS管M2栅极连接输入端S，PMOS管M2源极连接PMOS管M3漏极。

Description

一种改进型RS锁存器
技术领域
本发明属于锁存器电路技术领域，尤其涉及一种改进型RS锁存器。
背景技术
高能物理是验证和扩展高能物理理论的有效方法。在高能物理实验中，通过探测器检测粒子碰撞后产生的次级粒子以验证和完善高能物理标准模型，碰撞后产生的次级粒子经过电路处理，转化为数字信号进行保持并被后级电路读取，其简化结构框图如图1所示。因探测器整体要求低功耗，Reset-Set(RS)锁存器前级电路采用动态比较器Strong ArmLatch以减少静态功耗，动态比较器Strong Arm Latch结合时钟信号CLK，对输入电压Vin1和Vin2进行比较，一端输出高电平1，另一端输出低电平0。RS锁存器对输出的信号进行锁存，并将信号传输至后级读出电路，因此RS锁存器的输出状态直接影响实验结果。
RS锁存器基本结构如图2所示，由两个与非门NAND1和NAND2组成，按正反馈方式闭合而成，其输入端分别有S为1、R为1，S为0、R为1，S为1、R为0，S为0、R为0四种工作状态，但因前级为Strong Arm Latch动态比较器，在CLK未开启时，处于预充电阶段，此时最终输出状态S和R均为高电平1。在CLK开启时，输入端Vin1与Vin2进行比较，输出端必定一端为0、另一端为1，不存在输出端都为0的状态。因此，本发明只讨论RS锁存器S为1、R为1，S为0、R为1，S为1、R为0三种工作状态。
现假设RS锁存器具有现态Qn，输入信号R、S进行变化，其真值表见表1。
表1
如图3所示，在S为1、R为0时，NAND2的NMOS管M5导通，此时Q-输出状态为1，NAND1的NMOS管M0、M1截止，PMOS管M2、M3导通，Q输出状态为0，重新反馈到NAND2的PMOS管M6栅极，使PMOS管M6截止，使Q-状态保持为1，Q状态为0。在S为0、R为1时，NAND1的NMOS管M0导通，此时Q输出状态为1，NAND2的NMOS管M4、M5截止，PMOS管M6、M7导通，Q-输出状态为0，重新反馈到NAND1的PMOS管M3栅极，使PMOS管M2、M3截止，使Q状态保持为1，Q-状态为0。在S为1、R为1时，NAND1的NMOS管M0截止，PMOS管M2导通，Q保持原状态，NAND2的NMOS管M5截止，PMOS管M7导通，Q-保持原状态。
在假设具有现态Qn时，RS锁存器可进行正常工作，但在实际电路应用中，RS锁存器初始状态由前级决定，结合前级电路Strong Arm Latch，RS锁存器在Strong Arm Latch预充电阶段时，会存在一个电压区间使得RS锁存器中所有MOS管导通，使电路一边充电一边放电，且由于该阶段时间非常短，在预充电完毕S为1、R为1时，将输出端Q和Q-保持为中间态，在动态比较器Strong Arm Latch未工作前，将保持中间态，对后续读出产生影响。因此消除RS锁存器的初始不定状态是解决RS锁存器输出状态对后级电路影响的重要考虑。
发明内容
本发明就是针对上述问题，提供一种可消除初始不定状态的改进型RS锁存器。
为实现上述目的，本发明采用如下技术方案，本发明包括NMOS管M0、NMOS管M1、PMOS管M2、PMOS管M3、NMOS管M4、NMOS管M5、PMOS管M6、PMOS管M7和PMOS管M8，其特征在于NMOS管M0栅极连接输入端S，NMOS管M0源极连接电源端DVDD，NMOS管M0漏极连接输出端Q；
NMOS管M1栅极连接输出端Q-，NMOS管M1源极连接电源端DVDD，NMOS管M1漏极连接输出端Q；
PMOS管M2栅极连接输入端S，PMOS管M2源极连接PMOS管M3漏极，PMOS管M2漏极连接输出端Q；
PMOS管M3栅极连接输出端Q-，PMOS管M3源极连接地DVSS，PMOS管M3漏极连接PMOS管M2源极；
NMOS管M4栅极连接输出端Q，NMOS管M4源极连接电源端DVDD，NMOS管M4漏极连接输出端Q-；
NMOS管M5栅极连接输入端R，NMOS管M5源极连接电源端DVDD，NMOS管M5漏极连接输出端Q-；
PMOS管M6栅极连接输出端Q，PMOS管M6源极连接PMOS管M7漏极，PMOS管M6漏极连接输出端Q-；
PMOS管M7栅极连接输入端R，PMOS管M7源极连接地DVSS，PMOS管M7漏极连接PMOS管M6源极；
PMOS管M8栅极连接输出端Q-，PMOS管M8源极连接地DVSS，PMOS管M8漏极连接输出端Q。
作为一种优选方案，本发明当输入信号S为1、R为0时，NMOS管M5导通，Q-输出状态为1，反馈到PMOS管M3栅极，使PMOS管M2、M3、M8导通，使Q状态保持为0，Q-保持为1；
当输入信号S为0、R为1时，NMOS管M0导通，Q输出状态为1，NMOS管M4、M5截止，PMOS管M6、M7导通，Q-输出状态为0，反馈到PMOS管M3栅极，使PMOS管M3截止，使Q状态保持为1，Q-状态为0；
在预充电阶段，若Q输出为中间态，则通过PMOS管M8使放电速度快于充电速度，最终使RS锁存器达到S为1、R为1时，Q状态输出为0。
本发明有益效果。
如图3所示，传统RS锁存器NAND1包括NMOS管M0、NMOS管M1、PMOS管M2和PMOS管M3，传统RS锁存器NAND2包括NMOS管M4、NMOS管M5、PMOS管M6和PMOS管M7。
本发明对传统RS锁存器NAND1进行结构改进，在NAND1内增加一个PMOS管M8(见图4)，PMOS管M8栅极连接至输出端Q-，PMOS管M8漏极连接至输出端Q，PMOS管M8源极连接至地。与传统RS锁存器相比，在输入R＝1、S＝1条件下，本发明改进型RS锁存器输出Q初始状态从不定态转为确定状态0。因此，本发明改进型RS锁存器消除了传统RS锁存器在输入R＝1、S＝1条件下的输出初值不定的状态，且该改进并不影响RS锁存器其它工作状态，同时整体仅增加一个MOS管，增加的片上面积可忽略不计。
附图说明
下面结合附图和具体实施方式对本发明做进一步说明。本发明保护范围不仅局限于以下内容的表述。
图1为简化数据处理电路框图。
图2为RS锁存器电路基本原理图。
图3为传统RS锁存器电路与非门电路图。
图4为本发明改进型RS锁存器电路与非门电路图。
图5为充电等效RC电路。
图6为放电等效RC电路。
图7为本发明增加PMOS管M8后的放电等效RC电路。
具体实施方式
如图4所示，本发明包括NMOS管M0、NMOS管M1、PMOS管M2、PMOS管M3、NMOS管M4、NMOS管M5、PMOS管M6、PMOS管M7和PMOS管M8，NMOS管M0栅极连接输入端S，NMOS管M0源极连接电源端DVDD，NMOS管M0漏极连接输出端Q；
NMOS管M1栅极连接输出端Q-，NMOS管M1源极连接电源端DVDD，NMOS管M1漏极连接输出端Q；
PMOS管M2栅极连接输入端S，PMOS管M2源极连接PMOS管M3漏极，PMOS管M2漏极连接输出端Q；
PMOS管M3栅极连接输出端Q-，PMOS管M3源极连接地DVSS，PMOS管M3漏极连接PMOS管M2源极；
NMOS管M4栅极连接输出端Q，NMOS管M4源极连接电源端DVDD，NMOS管M4漏极连接输出端Q-；
NMOS管M5栅极连接输入端R，NMOS管M5源极连接电源端DVDD，NMOS管M5漏极连接输出端Q-；
PMOS管M6栅极连接输出端Q，PMOS管M6源极连接PMOS管M7漏极，PMOS管M6漏极连接输出端Q-；
PMOS管M7栅极连接输入端R，PMOS管M7源极连接地DVSS，PMOS管M7漏极连接PMOS管M6源极；
PMOS管M8栅极连接输出端Q-，PMOS管M8源极连接地DVSS，PMOS管M8漏极连接输出端Q。
如图4所示，本发明对RS锁存器NAND1结构进行改进，在NAND1输出端和地之间增加一个PMOS管M8，使RS锁存器初态Q从不定状态转化为0，消除了RS锁存器的初态的不定状态(真值表见表2)。
表2
如图4所示，当输入信号S为1、R为0时，NAND2的NMOS管M5导通，此时Q-输出状态为1，反馈到NAND1的PMOS管M3栅极，使PMOS管M2、M3、M8导通，使Q状态保持为0，Q-保持为1。
当输入信号S为0、R为1时，NAND1的NMOS管M0导通，此时Q输出状态为1，NAND2的NMOS管M4、M5截止，PMOS管M6、M7导通，Q-输出状态为0，反馈到NAND1的PMOS管M3栅极，使PMOS管M3截止，使Q状态保持为1，Q-状态为0；
在预充电阶段，若Q输出为中间态，则通过PMOS管M8使放电速度快于充电速度，最终使RS锁存器达到S为1、R为1时，Q状态输出为0。
MOS管充放电可通过RC等效进行计算，假设输出节点Q电容为C，上拉导通电阻和下拉导通电阻分别为R，那么充电等效如图5所示，放电等效如图6所示，充放电时间均为RC。
通过增加PMOS管M8改进NAND结构，其充电等效RC不变，放电等效RC如图7所示。通过计算放电时间为RC/3，因此，放电速度快于充电速度。
本发明通过修改RS锁存器NAND1的电路结构，使得RS锁存器输出的不定状态转换为0，消除了RS锁存器初始不定状态对后级读出电路的影响，且在输入状态变化时仍具有传统RS锁存器功能(真值表见表1)。
表1
可以理解的是，以上关于本发明的具体描述，仅用于说明本发明而并非受限于本发明实施例所描述的技术方案，本领域的普通技术人员应当理解，仍然可以对本发明进行修改或等同替换，以达到相同的技术效果；只要满足使用需要，都在本发明的保护范围之内。

Claims (2)

1.一种改进型RS锁存器,包括NMOS管M0、NMOS管M1、PMOS管M2、PMOS管M3、NMOS管M4、NMOS管M5、PMOS管M6、PMOS管M7和PMOS管M8，其特征在于NMOS管M0栅极连接输入端S，NMOS管M0源极连接电源端DVDD，NMOS管M0漏极连接输出端Q；
NMOS管M1栅极连接输出端Q-，NMOS管M1源极连接电源端DVDD，NMOS管M1漏极连接输出端Q；
PMOS管M2栅极连接输入端S，PMOS管M2源极连接PMOS管M3漏极，PMOS管M2漏极连接输出端Q；
PMOS管M3栅极连接输出端Q-，PMOS管M3源极连接地DVSS，PMOS管M3漏极连接PMOS管M2源极；
NMOS管M4栅极连接输出端Q，NMOS管M4源极连接电源端DVDD，NMOS管M4漏极连接输出端Q-；
NMOS管M5栅极连接输入端R，NMOS管M5源极连接电源端DVDD，NMOS管M5漏极连接输出端Q-；
PMOS管M6栅极连接输出端Q，PMOS管M6源极连接PMOS管M7漏极，PMOS管M6漏极连接输出端Q-；
PMOS管M7栅极连接输入端R，PMOS管M7源极连接地DVSS，PMOS管M7漏极连接PMOS管M6源极；
PMOS管M8栅极连接输出端Q-，PMOS管M8源极连接地DVSS，PMOS管M8漏极连接输出端Q。
2.根据权利要求1所述一种改进型RS锁存器，其特征在于当输入信号S为1、R为0时，NMOS管M5导通，Q-输出状态为1，反馈到PMOS管M3栅极，使PMOS管M2、M3、M8导通，使Q状态保持为0，Q-保持为1；
当输入信号S为0、R为1时，NMOS管M0导通，Q输出状态为1，NMOS管M4、M5截止，PMOS管M6、M7导通，Q-输出状态为0，反馈到PMOS管M3栅极，使PMOS管M3截止，使Q状态保持为1，Q-状态为0；
在预充电阶段，若Q输出为中间态，则通过PMOS管M8使放电速度快于充电速度，最终使RS锁存器达到S为1、R为1时，Q状态输出为0。
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