CN117596308A - 一种以太网媒体访问控制层的数据传输方法和系统 - Google Patents
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Abstract
本发明提供一种以太网媒体访问控制层的数据传输方法和系统，所述方法包括：在数据接收方向，从物理层接收串行数据流，通过串并行转换器转换为设定位宽的并行数据，将并行数据进行位宽转换并添加使能控制信号，经过以太网物理层接收器对数据进行解扰、采样、锁存，再经过解码器解码转换数据格式传输到媒体访问控制层的接收器。在发送方向执行接收方向的逆操作。本发明使用同步GearBox替换异步GearBox，并添加使能控制信号，能够降低MAC延时值。
Description
技术领域
本发明涉及以太网通信协议技术领域，尤其涉及一种以太网媒体访问控制层的数据传输方法和系统。
背景技术
现有的开源以太网MAC(Media Access Control)指的是基于开源原则的以太网协议栈中负责数据链路层的部分。以太网是一种常见的局域网技术，用于在计算机网络中传输数据。以太网作为一种标准化的局域网技术，最早由Xerox、Intel和DEC(DigitalEquipment Corporation)等公司共同开发，并于1983年由IEEE(Institute ofElectricaland Electronics Engineers)标准化为IEEE 802.3协议。这个协议定义了以太网的物理层和数据链路层规范，其中数据链路层中的MAC子层负责实现数据帧的封装、解封和媒体访问控制。GearBox模块用在以太网物理层接口处实现数据位宽之间转换和速率匹配。在现有技术中通常使用同步模式GearBox模块，存在MAC延迟值较高的问题。
发明内容
鉴于此，本发明实施例提供了一种以太网媒体访问控制层的数据传输方法和系统，以消除现有技术中将同步GearBox替换异步GearBox后编码侧的有效信号存在缺口的问题，降低MAC延时值。
本发明的一个方面提供了一种以太网媒体访问控制层的数据接收方法，该方法包括以下步骤：
由高速收发器接口接收来自物理介质层的串行数据流，所述串行数据流为第一设定比特位宽；
由串并行转换器将所述串行数据流转换为第二设定比特位宽的第一并行数据流，所述串并行转换器采用基于两侧同步时钟的GearBox模块进行数据流速率转换；
将所述第二设定比特位宽的并行数据流转换为第三设定比特位宽的第二并行数据流，并添加使能控制信号指示所述第二并行数据流中有效的数据头和数据内容；所述第二并行数据流满足以太网物理层接收器的编码处理标准需求；
由所述以太网物理层接收器对所述第二并行数据流进行解扰、采样，锁存正确数据头和数据内容；
将解扰后的所述第二并行数据流输出至解码器，转换为符合媒体访问控制层需求的标准接口格式的第三并行数据流；
将所述第三并行数据流转换为所述第二设定比特位宽；
由媒体访问控制层的接收器模块将所述第三并行数据流转换为规范协议格式。
在本发明的一些实施例中，所述第一设定比特位宽为1bit，所述第二设定比特位宽为32bit，所述第三设定比特位宽为64bit；所述串并行转换器采用SerDes转换器。
在本发明的一些实施例中，还包括：在所述媒体访问控制层接口插入循环冗余校验模块，用于检测数据包是否包含错误信息；
所述标准接口格式为XGMII，所述规范协议格式为AXI。
在本发明的一些实施例中，所述以太网物理层接收器包括：解扰模块、PRBCheck模块、帧同步检测模块、误码率监测模块和WatchDog模块。
本发明的另一个方面提供了一种以太网媒体访问控制层的数据发送方法，该方法包括以下步骤：
由媒体访问控制层接口接收第三并行数据流，将所述第三并行数据流由规范协议格式转换为标准接口格式，所述第三并行数据流为第二设定比特位宽；
将所述第三并行数据流由所述第三设定比特位宽转换为第二设定比特位宽；
将所述第二设定比特位宽的所述第三并行数据流传输至编码器，转换为第二并行数据流；
经过以太网物理层发送器对所述第二并行数据流进行加扰；
将第二设定比特位宽的所述第二并行数据流转换为第三设定比特位宽的第一并行数据流，并添加使能控制信号指示所述第一并行数据流中有效的数据头和数据内容；
由串并行转换器将所述第一并行数据流转换为第一设定比特位宽的串行数据流并发送到高速收发器接口；所述串并行转换器采用基于两侧同步时钟的GearBox模块进行数据流速率转换。
在本发明的一些实施例中，所述第一设定比特位宽为1bit，所述第二设定比特位宽为32bit，所述第三设定比特位宽为64bit；所述串并行转换器采用SerDes转换器。
在本发明的一些实施例中，还包括：在所述媒体访问控制层接口插入循环冗余校验模块，用于检测数据包是否包含错误信息；
所述标准接口格式为XGMII，所述规范协议格式为AXI。
在本发明的一些实施例中，所述以太网物理层发送器包括：伪随机码模块和扰码模块。
本发明的另一个方面提供了一种以太网媒体访问控制层的数据传输系统，包括处理器和存储器，该系统用于以太网中媒体访问控制层的数据接收和发送，所述存储器中存储有计算机指令，所述处理器用于执行所述存储器中存储的计算机指令，当所述计算机指令被处理器执行时该装置实现如上述方法中任一项所述方法的步骤。
本发明的另一个方面提供了一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如上述方法中任一项所述方法的步骤。
本发明的有益效果至少是：
本发明提供了一种以太网媒体访问控制层的数据传输方法和系统，该方法包括：在数据接收方向，从物理层接收串行数据流，通过串并行转换器转换为设定位宽的并行数据，将并行数据进行位宽转换并添加使能控制信号，经过以太网物理层接收器对数据进行解扰、采样、锁存，再经过解码器解码转换数据格式传输到媒体访问控制层的接收器。发送方向执行接收方向的逆操作。本发明中使用同步GearBox替换异步GearBox，更换GearBox后，为其后续处理的数据添加使能控制信号。本发明解决了同步GearBox替换异步GearBox后编码侧存在有效信号缺口的问题，同时能够降低MAC延时值。
本发明的附加优点、目的，以及特征将在下面的描述中将部分地加以阐述，且将对于本领域普通技术人员在研究下文后部分地变得明显，或者可以根据本发明的实践而获知。本发明的目的和其它优点可以通过在说明书以及附图中具体指出的结构实现到并获得。
本领域技术人员将会理解的是，能够用本发明实现的目的和优点不限于以上具体所述，并且根据以下详细说明将更清楚地理解本发明能够实现的上述和其他目的。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：
图1为本发明一实施例所述以太网媒体访问控制层的数据接收方法的流程图。
图2为本发明一实施例所述以太网媒体访问控制层的数据发送方法的流程图。
图3为本发明另一实施例所述以太网媒体访问控制层的数据传输过程图。
图4为本发明另一实施例所述以太网媒体访问控制层的数据发送方向原理图。
图5为本发明另一实施例所述以太网媒体访问控制层的数据接收方向原理图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施方式和附图，对本发明做进一步详细说明。在此，本发明的示意性实施方式及其说明用于解释本发明，但并不作为对本发明的限定。
在此，还需要说明的是，为了避免因不必要的细节而模糊了本发明，在附图中仅仅示出了与根据本发明的方案密切相关的结构和/或处理步骤，而省略了与本发明关系不大的其他细节。
应该强调，术语“包括/包含”在本文使用时指特征、要素、步骤或组件的存在，但并不排除一个或更多个其它特征、要素、步骤或组件的存在或附加。
在此，还需要说明的是，如果没有特殊说明，术语“连接”在本文不仅可以指直接连接，也可以表示存在中间物的间接连接。
在下文中，将参考附图描述本发明的实施例。在附图中，相同的附图标记代表相同或类似的部件，或者相同或类似的步骤。
以太网MAC(Media Access Control)是一种用于局域网(LAN)的通信协议。它定义了如何在共享媒体上进行数据的传输和访问。以太网MAC地址是唯一标识网络设备的硬件地址，由48位二进制数表示。MAC地址通常以十六进制表示，由6个字节组成，每个字节用两个十六进制数字表示。在以太网中，数据包被封装在帧(Frame)中，并附带源MAC地址和目标MAC地址。交换机和路由器等网络设备使用MAC地址来确定数据包的传输路径和目标设备。MAC层负责管理和控制数据帧的传输，与物理层协同工作，以确保数据可靠传输。
本发明的一个实施例的一个方面提供了一种以太网媒体访问控制层的数据接收方法，该方法包括以下步骤S101～S107：
步骤S101：由高速收发器接口接收来自物理介质层的串行数据流，串行数据流为第一设定比特位宽。
步骤S102：由串并行转换器将串行数据流转换为第二设定比特位宽的第一并行数据流，串并行转换器采用基于两侧同步时钟的GearBox模块进行数据流速率转换。
其中，串并行转换器用于连接两个设备之间的传输介质，使数据能够在不同硬件之间传输。它可以将多个并行信号通过并行输入端口输入，并将这些信号转换成高速的串行数据流输出。同样，它也可以将接收到的高速串行数据流解析成并行信号输出给目标设备。
步骤S103：将第二设定比特位宽的并行数据流转换为第三设定比特位宽的第二并行数据流，并添加使能控制信号指示第二并行数据流中有效的数据头和数据内容；第二并行数据流满足以太网物理层接收器的编码处理标准需求。
步骤S104：由以太网物理层接收器对第二并行数据流进行解扰、采样，锁存正确数据头和数据内容。
其中，以太网物理层接收器负责接收和处理从发送方传输过来的数据流，并将有效数据提供给后续处理模块，以进行进一步的处理和转发。其作用包括：解扰以还原原始数据流，采样分析数据，窗口锁存以捕获数据包的头部信息和有效数据，对头部信息进行解析，以及获取头部信息后，继续解析有效数据部分。
步骤S105：将解扰后的第二并行数据流输出至解码器，转换为符合媒体访问控制层需求的标准接口格式的第三并行数据流。
其中，标准接口格式为XGMII。XGMII(10Gigabit Media Independent Interface)是一种网络通信中常用的接口标准，用于在MAC(Media Access Control)层和物理层之间传输数据。XGMII通常使用32位并行数据接口。
步骤S106：将第三并行数据流转换为第二设定比特位宽。
步骤S107：由媒体访问控制层的接收器模块将第三并行数据流转换为规范协议格式。其中，规范协议格式为AXI。AXI(Advanced eXtensible Interface)是一种总线协议，该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。
在本发明的一些实施例中，第一设定比特位宽为1bit，第二设定比特位宽为32bit，第三设定比特位宽为64bit；串并行转换器采用SerDes转换器。
在本发明的一些实施例中，还包括：在媒体访问控制层接口插入循环冗余校验模块，用于检测数据包是否包含错误信息。
其中，循环冗余校验(CRC)模块是一种用于数据通信和存储中错误检测的技术，其主要作用是检测数据传输或存储过程中的数据完整性，以确保数据在传输或存储过程中没有被损坏或篡改。循环冗余校验(CRC)模块通常附加在数据帧的尾部。接收方使用CRC来验证数据帧的完整性，以确定是否接收到了有效的数据。
在本发明的一些实施例中，以太网物理层接收器包括：解扰模块、PRBCheck模块、帧同步检测模块、误码率监测模块和WatchDog模块。
其中，解扰模块模块实现物理编码子层的解扰操作，以适应物理介质的数据传输形式。PRBCheck模块用于发送伪随机序列和检查。帧同步检测模块用于控制GearBox进行数据块的查找与同步判断。误码率监测模块监控高误码率，当连续接收设定数量的数据帧头部均不是控制信号，记录为高误码率状态。WatchDog模块用于模块会监测和记录数据传输过程中的同步情况、误码率以及解码模块是否出现错误。当满足特定条件时，Watchdog模块会对接收端进行复位，以此确保数据传输的可靠性和稳定性。
本发明的另一个方面提供了一种以太网媒体访问控制层的数据发送方法，该方法包括以下步骤S201～S206：
步骤S201：由媒体访问控制层接口接收第三并行数据流，将第三并行数据流由规范协议格式转换为标准接口格式，第三并行数据流为第二设定比特位宽。
其中，规范协议格式为AXI，标准接口格式为XGMII。
AXI(Advanced eXtensib1e Interface)是一种总线协议，该协议是ARM公司提出的AMBA(Advanced Microcontroller Bus Architecture)3.0协议中最重要的部分，是一种面向高性能、高带宽、低延迟的片内总线。
XGMII(10Gigabit Media Independent Interface)是一种网络通信中常用的接口标准，用于在MAC(MediaAccess Control)层和物理层之间传输数据。XGMII通常使用32位并行数据接口。
步骤S202：将第三并行数据流由第三设定比特位宽转换为第二设定比特位宽；
步骤S203：将第二设定比特位宽的第三并行数据流传输至编码器，转换为第二并行数据流。
步骤S204：经过以太网物理层发送器对第二并行数据流进行加扰。
其中，加扰通过改变数据位模式，增加数据的随机性和抗干扰能力，提高数据传输的可靠性和抗干扰性，改变数据位模式并不会改变数据的实际内容和含义，只是对数据的比特位进行重新排列或变换。
步骤S205：将第二设定比特位宽的第二并行数据流转换为第三设定比特位宽的第一并行数据流，并添加使能控制信号指示第一并行数据流中有效的数据头和数据内容。
步骤S206：由串并行转换器将第一并行数据流转换为第一设定比特位宽的串行数据流并发送到高速收发器接口。串并行转换器采用基于两侧同步时钟的GearBox模块进行数据流速率转换。
在本发明的一些实施例中，第一设定比特位宽为1bit，第二设定比特位宽为32bit，第三设定比特位宽为64bit；串并行转换器采用SerDes转换器。
在本发明的一些实施例中，还包括：在媒体访问控制层接口插入循环冗余校验模块，用于检测数据包是否包含错误信息。
在本发明的一些实施例中，以太网物理层发送器包括：伪随机码模块和扰码模块。
其中，伪随机码模块用于产生伪随机序列以检测数据冲突，避免数据冲突。扰码模块用于对数据流进行随机化处理，以确保数据的安全性和保密性。
本发明的另一个方面提供了一种以太网媒体访问控制层的数据传输系统，包括处理器和存储器，存储器中存储有计算机指令，处理器用于执行存储器中存储的计算机指令，当计算机指令被处理器执行时该装置实现如上述方法中的步骤。
本发明的另一个方面提供了一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如上述方法中的步骤。
本发明的另一个实施例提供了一种以太网媒体访问控制层的数据控制方法和系统，具体实施方法如下：
本发明的实施例使用同步GearBox替换异步GearBox，根据官方技术支持资料显示可以降低大概50ns延时。GearBox是实现任意数据位宽之间转换的变速箱。关于编码过程，参考如下例子：若从物理编码子层XGMII传来两个32bit，加在一起64bit，经过encoder进行编码，得到编码后的数据D0-D7，生成同步头01。然后，不含同步头的D0-D7，经过扰码器，得到表达式X58+X39+1扰码后的数据S0-S7。
其中，GearBox在PHY(以太物理层)中的作用是对数据进行切割，然后转换成64bit数据加2bit头的形式输出，GearBox接近串行端的接口是以8、16、32、64这类宽度进行处理的，而GearBox接近64/66b编码侧的接口是以32或者64加2位头的形式出现的，异步GearBox在两侧使用了异步时钟，输出给编码侧每一排都有效，不需要使能进行指示，同步GearBox两侧使用了同步时钟，这导致编码侧会出现有效信号的缺口。因此更换GearBox后需要对其后面处理的数据全部增加使能控制信号。
本发明的原理很类似于门控时钟逻辑，在每个时钟控制的逻辑里面增加使能，在没有使能的时候信号寄存保持就可以实现正确的逻辑。
数据传输过程如图3所示，具体包括：
接收方向：
(1)高速接口收到串行1bit数据，经过SerDes的ip，转变为32bit并行数据。
(2)转换接收的32bit数据为64bit数据，并符合64/66编码。
(3)数据经过ETH_PHY_RX模块进行解扰，以及采样，找到对应的窗口，锁存正确的头部信息以及数据信息。
(4)数据经过decoder模块进行译码，转换成XGMII的格式。
(5)64bit的XGMII数据进行位宽转换成32bit。
(6)数据经过mac_rx模块把XGMII的数据转换成AXI格式的数据，发送给其他模块。
发送方向：
(1)MAC接收到其他模块发送的AXI格式的数据经过mac_tx模块转换成XGMII格式的数据。
(2)XGMII格式的32bit数据进行位宽转换成64bit的数据。
(3)数据经过decoder模块，转换成对应的数据以及头部信息。
(4)数据经过ETH_PHY_TX模块进行加扰。
(5)数据进行位宽转换，64bit转换为32bit，并符合64/66编码。
(6)并行数据经过SerDes的IP转换成串行数据发送到接口。
其中，GT收发器选择IP，SerDes选择同步Sync模式替换原有的异步Async模式。Sync模式相比Async模式时钟频率更快。
进一步解释，GT收发器是一种高速串行通信接口，在芯片或板级之间传输数据。SerDes是一种将并行数据转换为串行数据(以及反向转换)的电路。它在高速通信中常用于将数据从并行总线传输到串行总线，或者反过来。同步Sync模式(Synchronous Mode)是一种通信模式，其中数据的传输是基于时钟信号的同步进行的。在这种模式下，数据的发送和接收是按照时钟信号的特定时序进行的。异步Async模式(Asynchronous Mode)是另一种通信模式，其中数据的传输不依赖于严格的时钟同步。在异步模式下，通常使用起始位和停止位等技术来标志数据的开始和结束。
异步Async模式时钟频率为312.5MHz；
XCLK rate＝line Rate/64；
Tx/Rxusrclk2 rate＝10.3125/33＝312.5MHz；
同步Sync模式时钟频率为322.3MHz；
XCLK rate＝line Rate/64(pma parallel)；
Tx/Rxusrclk2 rate＝10.3125/32＝322.3MHz。
其中，XCLK rate指外部时钟频率；line Rate指线速率，即传输介质上的数据传输速率；Tx/Rxusrclk2 rate指用于发送和接收的用户时钟2的频率；pma parallel指与并行传输或并行处理。
进一步地，由于开源MAC的数据接口都是64bit，用户接口都是32bit，所以需要在gt-SerDes做位宽转换，其中64bit和32bit转换时，需要把64bit的高位对应第一拍32bit的数据，低位对应第二拍32bit的数据。GT位宽转换的具体方法如下：
(1)发送方向(Tx方向)的数据流如图4所示：
SerDes的tx方向需要有txsequence_out信号指示，由于数据的位宽是32bit的，所以该信号的变化为从0～32，每个保持2拍，其中同步GearBox需要保证当txsequence_out＝32时的2拍，数据无效。
(2)接收方向(Rx方向)的数据流如图5所示：
SerDes的rx方向，有两个valid分别指示data以及header是否有效，需要注意的是每64bit数据只有1个header有效，即在32bit位宽数据模式下，2拍数据中只有1拍header有效。
其中，ETH_PHY_TX(发送端)与ETH_PHY_RX(接收端)一起协同工作，实现以太网通信的物理层功能，确保数据在以太网中可靠地传输和接收。
ETH_PHY_TX即以太网物理层(PHY)的发送端，将逻辑层接收到的数据转换为电信号，并通过物理介质(如电缆)将数据发送出去。ETH_PHY_TX包括以下模块：
(1)PRBS模块：Prbs可以进行发送伪随机序列和检查。
(2)Scramb模块：Scramb1er模块实现PCS层的加扰操作。
ETH_PHY_RX即以太网物理层(PHY)的接收端包括以下模块：
(1)Descramb模块：Descrambler模块实现PCS层的解扰操作。
(2)PRBCheck模块：Prbs_check可以进行发送伪随机序列和检查
(3)FrameSyn模块：Frame_syn用于控制GearBox进行数据块的查找与同步判断。在解复位后，产生第一个rx_bitslip脉冲，去调整接收的数据采样位置。如果调整后rx_header仍旧不是ctl/data，就每隔固定时间(8clk)产生一个rx_bitslip脉冲去调整接收的数据采样位置。如果rx_headr连续收到0x40个都是ctl/data，即判断PHY现在处于block_lock的状态，不再进行其他的调整。
(4)Ber_Mon模块：Ber_mon模块监控高误码率。如果rx_header连续收到超过16个不是ctl/data，即判断进入High_Ber状态；计时达到125us后，且rx_header是ctl/data，解除High_Ber状态。
(5)WatchDog模块：Watchdog模块收集同步与误码率以及解码模块的错误信息，在必要条件下复位GTH的rx端。判断rx_bad_block，rx_sequence_error信号拉高达到125us，连续计数16次，产生一次复位。
其中，编码译码模块包括：
(1)Tx方向Encoder：Encoder模块实现64/66B编码的实现，接口从XGMII转换成header+data的形式。
(2)Rx方向Decoder：Decode模块实现XGMII编码的实现，接口从header+data转换成XGMII的形式。
进一步地，MAC模块执行如下操作：
(1)Tx方向：Mac_tx实现AXIS接口到XGMII接口的转换，并实现插入CRC，以太网的前导码定界符等MAC层的处理。
(2)Rx方向：Mac_rx是Mac_tx的逆操作。
进一步地，该系统设置告警流程，具体流程如下：
(1)本地设备，接收到LOS(Loss of Signal，丢失信号)以及LOF(Loss of Frame，丢失帧同步)信号后，拉起LocalFault(本地故障)信号，停止发送数据，并向外发送RemoteFault(远程故障)序列；。
(2)对端设备收到RemoteFault后，拉起RemoteFault信号，并发送Idle序列。
(3)本地设备接收到一定量的IDLE(空闲状态)序列，不再接收到fault序列后，产生linkup(重新连接)。
具体地，使用寄存器开关控制告警是否发送，默认打开发送开关，同时把RemoteFault以及LocalFault信号的状态接入寄存器以便观测。
RemoteFault序列：0x0200009C
LocalFault序列：0x0100009C
在检测到告警之后，不能阻塞正常帧，需要把fifo(First In First Out先进先出缓冲队列)中的帧全部读出，但不送到线路上，同时传送完当前帧，再发送对应的告警序列。
综上所述，本发明提供了一种以太网媒体访问控制层的数据传输方法和系统，该方法包括：在数据接收方向，从物理层接收串行数据流，通过串并行转换器转换为设定位宽的并行数据，将并行数据进行位宽转换并添加使能控制信号，经过以太网物理层接收器对数据进行解扰、采样、锁存，再经过解码器解码转换数据格式传输到媒体访问控制层的接收器。在发送方向执行接收方向的逆操作。本发明使用同步GearBox替换异步GearBox，并添加使能控制信号，解决了同步GearBox替换异步GearBox后编码侧出现有效信号缺口的问题，同时能够降低MAC延时值。
与上述方法相应地，本发明还提供了一种系统，该系统包括计算机设备，所述计算机设备包括处理器和存储器，所述存储器中存储有计算机指令，所述处理器用于执行所述存储器中存储的计算机指令，当所述计算机指令被处理器执行时该系统实现如前所述方法的步骤。
本发明实施例还提供一种计算机可读存储介质，其上存储有计算机程序，该计算机程序被处理器执行时以实现前述边缘计算服务器部署方法的步骤。该计算机可读存储介质可以是有形存储介质，诸如随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、软盘、硬盘、可移动存储盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质。
本领域普通技术人员应该可以明白，结合本文中所公开的实施方式描述的各示例性的组成部分、系统和方法，能够以硬件、软件或者二者的结合来实现。具体究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。当以硬件方式实现时，其可以例如是电子电路、专用集成电路(ASIC)、适当的固件、插件、功能卡等等。当以软件方式实现时，本发明的元素是被用于执行所需任务的程序或者代码段。程序或者代码段可以存储在机器可读介质中，或者通过载波中携带的数据信号在传输介质或者通信链路上传送。
需要明确的是，本发明并不局限于上文所描述并在图中示出的特定配置和处理。为了简明起见，这里省略了对已知方法的详细描述。在上述实施例中，描述和示出了若干具体的步骤作为示例。但是，本发明的方法过程并不限于所描述和示出的具体步骤，本领域的技术人员可以在领会本发明的精神后，作出各种改变、修改和添加，或者改变步骤之间的顺序。
本发明中，针对一个实施方式描述和/或例示的特征，可以在一个或更多个其它实施方式中以相同方式或以类似方式使用，和/或与其他实施方式的特征相结合或代替其他实施方式的特征。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域的技术人员来说，本发明实施例可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种以太网媒体访问控制层的数据接收方法，其特征在于，该方法包括以下步骤：
由高速收发器接口接收来自物理介质层的串行数据流，所述串行数据流为第一设定比特位宽；
由串并行转换器将所述串行数据流转换为第二设定比特位宽的第一并行数据流，所述串并行转换器采用基于两侧同步时钟的GearBox模块进行数据流速率转换；
将所述第二设定比特位宽的并行数据流转换为第三设定比特位宽的第二并行数据流，并添加使能控制信号指示所述第二并行数据流中有效的数据头和数据内容；所述第二并行数据流满足以太网物理层接收器的编码处理标准需求；
由所述以太网物理层接收器对所述第二并行数据流进行解扰、采样，锁存正确数据头和数据内容；
将解扰后的所述第二并行数据流输出至解码器，转换为符合媒体访问控制层需求的标准接口格式的第三并行数据流；
将所述第三并行数据流转换为所述第二设定比特位宽；
由媒体访问控制层的接收器模块将所述第三并行数据流转换为规范协议格式。
2.根据权利要求1所述的以太网媒体访问控制层的数据接收方法，其特征在于，所述第一设定比特位宽为1bit，所述第二设定比特位宽为32bit，所述第三设定比特位宽为64bit；所述串并行转换器采用SerDes转换器。
3.根据权利要求1所述的以太网中媒体访问控制层的数据接收方法，其特征在于，还包括：在所述媒体访问控制层接口插入循环冗余校验模块，用于检测数据包是否包含错误信息；
所述标准接口格式为XGMII，所述规范协议格式为AXI。
4.根据权利要求1所述的以太网媒体访问控制层的数据接收方法，其特征在于，所述以太网物理层接收器包括：解扰模块、PRBCheck模块、帧同步检测模块、误码率监测模块和WatchDog模块。
5.一种以太网媒体访问控制层的数据发送方法，其特征在于，该方法包括以下步骤：
由媒体访问控制层接口接收第三并行数据流，将所述第三并行数据流由规范协议格式转换为标准接口格式，所述第三并行数据流为第二设定比特位宽；
将所述第三并行数据流由所述第三设定比特位宽转换为第二设定比特位宽；
将所述第二设定比特位宽的所述第三并行数据流传输至编码器，转换为第二并行数据流；
经过以太网物理层发送器对所述第二并行数据流进行加扰；
将第二设定比特位宽的所述第二并行数据流转换为第三设定比特位宽的第一并行数据流，并添加使能控制信号指示所述第一并行数据流中有效的数据头和数据内容；
由串并行转换器将所述第一并行数据流转换为第一设定比特位宽的串行数据流并发送到高速收发器接口；所述串并行转换器采用基于两侧同步时钟的GearBox模块进行数据流速率转换。
6.根据权利要求5所述的以太网媒体访问控制层的数据发送方法，其特征在于，所述第一设定比特位宽为lbit，所述第二设定比特位宽为32bit，所述第三设定比特位宽为64bit；所述串并行转换器采用SerDes转换器。
7.根据权利要求5所述的以太网中媒体访问控制层的数据发送方法，其特征在于，还包括：在所述媒体访问控制层接口插入循环冗余校验模块，用于检测数据包是否包含错误信息；
所述标准接口格式为XGMII，所述规范协议格式为AXI。
8.根据权利要求5所述的以太网媒体访问控制层的数据发送方法，其特征在于，所述以太网物理层发送器包括：伪随机码模块和扰码模块。
9.一种以太网媒体访问控制层的数据传输系统，包括处理器和存储器，该系统用于以太网中媒体访问控制层的数据接收和发送，其特征在于，所述存储器中存储有计算机指令，所述处理器用于执行所述存储器中存储的计算机指令，当所述计算机指令被处理器执行时该装置实现如权利要求1至8中任一项所述方法的步骤。
10.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现如权利要求1至8中任一项所述方法的步骤。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311552930.3A CN117596308A (zh) | 2023-11-20 | 2023-11-20 | 一种以太网媒体访问控制层的数据传输方法和系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311552930.3A CN117596308A (zh) | 2023-11-20 | 2023-11-20 | 一种以太网媒体访问控制层的数据传输方法和系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117596308A true CN117596308A (zh) | 2024-02-23 |
Family
ID=89912724
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311552930.3A Pending CN117596308A (zh) | 2023-11-20 | 2023-11-20 | 一种以太网媒体访问控制层的数据传输方法和系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117596308A (zh) |
-
2023
- 2023-11-20 CN CN202311552930.3A patent/CN117596308A/zh active Pending
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