CN117595794A - 一种基于3d异构功放芯片的分频抑制结构 - Google Patents
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Abstract
本发明公开了一种基于3D异构功放芯片的分频抑制结构，包括第一射频芯片和第二射频芯片，第一射频芯片的上端设置有依次电连接的射频输入传输线、第一功放晶体管、射频匹配电路、第二功放晶体管和射频输出传输线，第一射频芯片的上端还设置有第一电连接部和第二电连接部；第二射频芯片的下端设置有第三电连接部和第四电连接部，第二射频芯片的上端设置有分频抑制结构、第五电连接部和第六电连接部；第一电连接部和第三电连接部之间电连接有第一铜柱，第二电连接部和第四电连接部之间电连接有第二铜柱。本发明能够通过射频匹配电路和分频抑制结构来抑制分频，以从分频信号的传输环节上对分频信号进行抑制，以确保3D异构功放芯片正常输出。
Description
技术领域
本发明属于毫米波电路技术领域，尤其涉及一种基于3D异构功放芯片的分频抑制结构。
背景技术
近些年来，随着毫米波技术发展突飞猛进，人们对于毫米波电路的要求越来越高。其中，传统的功放芯片将晶体管、供电线路和射频传输线路都设置在同一射频芯片的表面，而晶体管、供电线路和射频传输线路之间的干扰和耦合会大幅度增加功放芯片产生多余频率信号的风险，如产生分频信号、谐波信号或杂散信号，这不利于功放芯片的正常工作。
发明内容
本发明为克服现有技术缺陷，提供了一种基于3D异构功放芯片的分频抑制结构，能够高效抑制分频。
本发明目的通过下述技术方案来实现：
一种基于3D异构功放芯片的分频抑制结构，其包括：
第一射频芯片，第一射频芯片的上端设置有依次电连接的射频输入传输线、第一功放晶体管、射频匹配电路、第二功放晶体管和射频输出传输线，第一射频芯片的上端还设置有用于与第一功放晶体管电连接的第一电连接部和用于与第二功放晶体管电连接的第二电连接部；
第二射频芯片，第二射频芯片的下端设置有第三电连接部和第四电连接部，第二射频芯片的上端设置有分频抑制结构、用于与第三电连接部电连接的第五电连接部和用于与第四电连接部电连接的第六电连接部，分频抑制结构的两端分别与第五电连接部和第六电连接部电连接；
第一铜柱，第一铜柱的两端分别与第一电连接部和第三电连接部电连接；
第二铜柱，第二铜柱的两端分别与第二电连接部和第四电连接部电连接。
在一个实施方式中，第一射频芯片的上端设置有第一供电线路和第二供电线路，第一供电线路的两端分别电连接第一功放晶体管和第一电连接部，第二供电线路的两端分别电连接第二功放晶体管和第二电连接部。
采用上述技术方案的有益效果为：第一功放晶体管和第一电连接部通过第一供电线路进行电连接，第二功放晶体管和第二电连接部通过第二供电线路进行电连接。
在一个实施方式中，第一射频芯片的上端设置有第七电连接部，第七电连接部位于第一供电线路与第二供电线路之间，第二射频芯片的下端设置有接地平面，第七电连接部与接地平面之间电连接有第三铜柱。
采用上述技术方案的有益效果为：第一供电线路与第二供电线路之间存在接地的第三铜柱，可屏蔽第一功放晶体管与第二功放晶体管之间的射频信号干扰，以进一步提高第一功放晶体管与第二功放晶体管之间的隔离度。
在一个实施方式中，接地平面与第三电连接部和第四电连接部间隔设置。
采用上述技术方案的有益效果为：接地平面与第三电连接部和第四电连接部间隔设置，即接地平面不与第一功放晶体管和第二功放晶体管的供电的元器件电连接，以避免接地平面影响外部电压正常向第一功放晶体管和第二功放晶体管供电。
在一个实施方式中，第七电连接部为金属焊盘，第三铜柱的一端与第七电连接部焊接。
采用上述技术方案的有益效果为：第三铜柱可与金属焊盘焊接，以使第三铜柱既与第七电连接部固定连接，又与第七电连接部电连接。
在一个实施方式中，第二射频芯片上设置有金属过孔，第三电连接部与第五电连接部之间和第四电连接部与第六电连接部之间均通过金属过孔电连接。
采用上述技术方案的有益效果为：第三电连接部通过金属过孔与第五电连接部电连接，第四电连接部通过金属过孔与第六电连接部电连接。
在一个实施方式中，第一电连接部、第二电连接部、第三电连接部、第四电连接部、第五电连接部和第六电连接部均为金属焊盘，第一铜柱的两端分别与第一电连接部和第三电连接部焊接，第二铜柱的两端分别与第二电连接部和第四电连接部焊接。
采用上述技术方案的有益效果为：第一铜柱的两端可与金属焊盘形式的第一电连接部和第三电连接部焊接，以使第一铜柱的两端既分别与第一电连接部和第三电连接部固定连接，又与第一电连接部和第三电连接部电连接；第二铜柱的两端可与金属焊盘形式的第二电连接部和第四电连接部焊接，以使第二铜柱的两端既分别与第二电连接部和第四电连接部固定连接，又与第二电连接部和第四电连接部电连接；通过将第一铜柱的两端既分别与第一电连接部和第三电连接部固定连接，并将第二铜柱的两端既分别与第二电连接部和第四电连接部固定连接，可使第一射频芯片、第二射频芯片及两者之间的第一铜柱和第二铜柱形成3D异构。
在一个实施方式中，分频抑制结构为分频抑制滤波器。
在一个实施方式中，第二射频芯片上设置有控制电路。
本发明的有益效果在于：
外部电压可依次通过第五电连接部、第三电连接部、第一铜柱和第一电连接部向第一功放晶体管供电，外部电压还可依次通过第六电连接部、第四电连接部、第二铜柱和第二电连接部向第二功放晶体管供电，即第一功放晶体管与第二功放晶体管各自的供电元器件相互独立，有利于减少第一功放晶体管和第二功放晶体管之间的射频信号干扰，以提高第一功放晶体管和第二功放晶体管之间的隔离度；且射频匹配电路和分频抑制结构均可进一步抑制分频，以从分频信号的传输环节上对分频信号进行抑制，以确保3D异构功放芯片正常输出；另外，射频匹配电路还可匹配工作频带内的第一功放晶体管输出端与第二功放晶体管输入端的阻抗，以减小工作频段内的射频信号损耗。
附图说明
在下文中将基于实施例并参考附图来对本发明进行更详细的描述。其中：
图1显示了本发明中第一射频芯片的结构示意图；
图2显示了本发明中第二射频芯片的结构示意图；
图3显示了图2的后视图；
在附图中，相同的部件使用相同的附图标记。附图并未按照实际的比例。
附图标记：
1-第一射频芯片，101-射频输入传输线，102-第一功放晶体管，103-射频匹配电路，104-第二功放晶体管，105-射频输出传输线，106-第七电连接部，107-第二供电线路，108-第二电连接部，109-第一电连接部，110-第一供电线路，2-第二射频芯片，201-第五电连接部，202-金属过孔，203-第六电连接部，204-分频抑制结构，205-接地平面，206-第三电连接部，207-第四电连接部。
具体实施方式
下面将结合附图对本发明作进一步说明。
由于传统的功放芯片将晶体管、供电线路和射频传输线路都放在同一射频芯片的表面，各个部件的相互作用和影响可能会导致功放芯片产生分频，即当射频输入信号的频率为F0时，功放芯片会输出0.5F0，也就是输出射频频率是输入射频频率的一半。产生这种现象的机理是：功放晶体管对特定频段内的射频信号都有放大作用，当射频输入频率为F0时，功放晶体管在放大F0时也会同时放大0.5F0处的噪声信号；当后级功放晶体管放大后的0.5F0信号通过供电枝节和射频传输线等反馈回前级功放晶体管之后，前级晶体管会进一步放大0.5F0射频信号，再结合功放晶体管的非线性作用，会导致0.5F0信号和F0信号产生混频，进而进一步产生0.5F0信号，最终导致功放芯片输出0.5F0信号。
针对分频0.5F0信号，本发明提供了一种基于3D异构功放芯片的分频抑制结构，如图1-3所示，其包括：
第一射频芯片1，第一射频芯片1的上端设置有依次电连接的射频输入传输线101、第一功放晶体管102、射频匹配电路103、第二功放晶体管104和射频输出传输线105，第一射频芯片1的上端还设置有用于与第一功放晶体管102电连接的第一电连接部109和用于与第二功放晶体管104电连接的第二电连接部108；
第二射频芯片2，第二射频芯片2的下端设置有第三电连接部206和第四电连接部207，第二射频芯片2的上端设置有分频抑制结构204、用于与第三电连接部206电连接的第五电连接部201和用于与第四电连接部207电连接的第六电连接部203，分频抑制结构204的两端分别与第五电连接部201和第六电连接部203电连接；
第一铜柱，第一铜柱的两端分别与第一电连接部109和第三电连接部206电连接；
第二铜柱，第二铜柱的两端分别与第二电连接部108和第四电连接部207电连接。
可以理解的是，外部电压可依次通过第五电连接部201、第三电连接部206、第一铜柱和第一电连接部109向第一功放晶体管102供电，外部电压还可依次通过第六电连接部203、第四电连接部207、第二铜柱和第二电连接部108向第二功放晶体管104供电，即第一功放晶体管102与第二功放晶体管104各自的供电元器件相互独立，有利于减少第一功放晶体管102和第二功放晶体管104之间的射频信号干扰，以提高第一功放晶体管102和第二功放晶体管104之间的隔离度；且射频匹配电路103和分频抑制结构204均可进一步抑制分频，以从分频信号的传输环节上对分频信号进行抑制，以确保3D异构功放芯片正常输出；另外，射频匹配电路103还可匹配工作频带内的第一功放晶体管102输出端与第二功放晶体管104输入端的阻抗，以减小工作频段内的射频信号损耗。
需要说明的是，射频信号通过射频输入传输线101输入，经第一功放晶体管102放大后输出到射频匹配电路103，然后经过第二功放晶体管104放大后从射频输出传输线105输出。
还需要说明的是，分频抑制结构204可为分频抑制滤波器；第二射频芯片2上设置有控制电路，控制电路用于实现第一功放晶体管102和第二功放晶体管104的加电控制，具体用于调节供应给第一功放晶体管102和第二功放晶体管104的电压和电流；第一铜柱和第二铜柱均为微铜柱。
在一个实施例中，第一射频芯片1的上端设置有第一供电线路110和第二供电线路107，第一供电线路110的两端分别电连接第一功放晶体管102和第一电连接部109，第二供电线路107的两端分别电连接第二功放晶体管104和第二电连接部108。
可以理解的是，第一功放晶体管102和第一电连接部109通过第一供电线路110进行电连接，第二功放晶体管104和第二电连接部108通过第二供电线路107进行电连接。
在一个实施例中，第一射频芯片1的上端设置有第七电连接部106，第七电连接部106位于第一供电线路110与第二供电线路107之间，第二射频芯片2的下端设置有接地平面205，第七电连接部106与接地平面205之间电连接有第三铜柱。
可以理解的是，第一供电线路110与第二供电线路107之间存在接地的第三铜柱，可屏蔽第一功放晶体管102与第二功放晶体管104之间的射频信号干扰，以进一步提高第一功放晶体管102与第二功放晶体管104之间的隔离度。
需要说明的是，第三铜柱为微铜柱。
在一个实施例中，接地平面205与第三电连接部206和第四电连接部207间隔设置。
可以理解的是，接地平面205与第三电连接部206和第四电连接部207间隔设置，即接地平面205不与第一功放晶体管102和第二功放晶体管104的供电的元器件电连接，以避免接地平面205影响外部电压正常向第一功放晶体管102和第二功放晶体管104供电。
在一个实施例中，第七电连接部106为金属焊盘，第三铜柱的一端与第七电连接部106焊接。
可以理解的是，第三铜柱可与金属焊盘焊接，以使第三铜柱既与第七电连接部106固定连接，又与第七电连接部106电连接。
在一个实施例中，第二射频芯片2上设置有金属过孔202，第三电连接部206与第五电连接部201之间和第四电连接部207与第六电连接部203之间均通过金属过孔202电连接。
可以理解的是，第三电连接部206通过金属过孔202与第五电连接部201电连接，第四电连接部207通过金属过孔202与第六电连接部203电连接。
需要说明的是，金属过孔202也不可与接地平面205电连接。
在一个实施例中，第一电连接部109、第二电连接部108、第三电连接部206、第四电连接部207、第五电连接部201和第六电连接部203均为金属焊盘，第一铜柱的两端分别与第一电连接部109和第三电连接部206焊接，第二铜柱的两端分别与第二电连接部108和第四电连接部207焊接。
可以理解的是，第一铜柱的两端可与金属焊盘形式的第一电连接部109和第三电连接部206焊接，以使第一铜柱的两端既分别与第一电连接部109和第三电连接部206固定连接，又与第一电连接部109和第三电连接部206电连接；第二铜柱的两端可与金属焊盘形式的第二电连接部108和第四电连接部207焊接，以使第二铜柱的两端既分别与第二电连接部108和第四电连接部207固定连接，又与第二电连接部108和第四电连接部207电连接；通过将第一铜柱的两端既分别与第一电连接部109和第三电连接部206固定连接，并将第二铜柱的两端既分别与第二电连接部108和第四电连接部207固定连接，可使第一射频芯片1、第二射频芯片2及两者之间的第一铜柱和第二铜柱形成3D异构。
在本发明的描述中，需要理解的是，术语“上”、“下”、“底”、“顶”、“前”、“后”、“内”、“外”、“左”、“右”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
虽然在本文中参照了特定的实施方式来描述本发明，但是应该理解的是，这些实施例仅仅是本发明的原理和应用的示例。因此应该理解的是，可以对示例性的实施例进行许多修改，并且可以设计出其他的布置，只要不偏离所附权利要求所限定的本发明的精神和范围。应该理解的是，可以通过不同于原始权利要求所描述的方式来结合不同的从属权利要求和本文中所述的特征。还可以理解的是，结合单独实施例所描述的特征可以使用在其他所述实施例中。
Claims (9)
1.一种基于3D异构功放芯片的分频抑制结构，其特征在于，包括：
第一射频芯片（1），所述第一射频芯片（1）的上端设置有依次电连接的射频输入传输线（101）、第一功放晶体管（102）、射频匹配电路（103）、第二功放晶体管（104）和射频输出传输线（105），所述第一射频芯片（1）的上端还设置有用于与所述第一功放晶体管（102）电连接的第一电连接部（109）和用于与所述第二功放晶体管（104）电连接的第二电连接部（108）；
第二射频芯片（2），所述第二射频芯片（2）的下端设置有第三电连接部（206）和第四电连接部（207），所述第二射频芯片（2）的上端设置有分频抑制结构（204）、用于与所述第三电连接部（206）电连接的第五电连接部（201）和用于与所述第四电连接部（207）电连接的第六电连接部（203），所述分频抑制结构（204）的两端分别与所述第五电连接部（201）和所述第六电连接部（203）电连接；
第一铜柱，所述第一铜柱的两端分别与所述第一电连接部（109）和所述第三电连接部（206）电连接；
第二铜柱，所述第二铜柱的两端分别与所述第二电连接部（108）和所述第四电连接部（207）电连接。
2.根据权利要求1所述的一种基于3D异构功放芯片的分频抑制结构，其特征在于，所述第一射频芯片（1）的上端设置有第一供电线路（110）和第二供电线路（107），所述第一供电线路（110）的两端分别电连接所述第一功放晶体管（102）和所述第一电连接部（109），所述第二供电线路（107）的两端分别电连接所述第二功放晶体管（104）和所述第二电连接部（108）。
3.根据权利要求2所述的一种基于3D异构功放芯片的分频抑制结构，其特征在于，所述第一射频芯片（1）的上端设置有第七电连接部（106），所述第七电连接部（106）位于所述第一供电线路（110）与所述第二供电线路（107）之间，所述第二射频芯片（2）的下端设置有接地平面（205），所述第七电连接部（106）与所述接地平面（205）之间电连接有第三铜柱。
4.根据权利要求3所述的一种基于3D异构功放芯片的分频抑制结构，其特征在于，所述接地平面（205）与所述第三电连接部（206）和所述第四电连接部（207）间隔设置。
5.根据权利要求3所述的一种基于3D异构功放芯片的分频抑制结构，其特征在于，所述第七电连接部（106）为金属焊盘，所述第三铜柱的一端与所述第七电连接部（106）焊接。
6.根据权利要求1所述的一种基于3D异构功放芯片的分频抑制结构，其特征在于，所述第二射频芯片（2）上设置有金属过孔（202），所述第三电连接部（206）与所述第五电连接部（201）之间和所述第四电连接部（207）与所述第六电连接部（203）之间均通过所述金属过孔（202）电连接。
7.根据权利要求1所述的一种基于3D异构功放芯片的分频抑制结构，其特征在于，所述第一电连接部（109）、所述第二电连接部（108）、所述第三电连接部（206）、所述第四电连接部（207）、所述第五电连接部（201）和所述第六电连接部（203）均为金属焊盘，所述第一铜柱的两端分别与所述第一电连接部（109）和所述第三电连接部（206）焊接，所述第二铜柱的两端分别与所述第二电连接部（108）和所述第四电连接部（207）焊接。
8.根据权利要求1所述的一种基于3D异构功放芯片的分频抑制结构，其特征在于，所述分频抑制结构（204）为分频抑制滤波器。
9.根据权利要求1所述的一种基于3D异构功放芯片的分频抑制结构，其特征在于，所述第二射频芯片（2）上设置有控制电路。
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