CN117594442B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：提供第一基底，包括若干有源区；提供第二基底，具有相对的第一面与第二面；在第一面上形成晶体管，晶体管包括：位于第一面上的集电层、位于集电层上的基层以及位于基层上的发射层，集电层、基层以及发射层的材料与第一基底的材料不同；去除第二基底；将晶体管与第一基底进行第一接合处理，第一接合处理后的晶体管位于有源区。一方面，在第二基底上形成晶体管再将晶体管转至第一基底，避免了第一基底与第二基底的尺寸不匹配，导致转移后的晶体管外延层的边缘超出第一基底，而无法对外延层进行刻蚀的问题；另一方面，选择导热系数大的材料作为第一基底的材料，提升半导体器件的散热性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种半导体器件及其形成方法。
背景技术
射频前端是智能手机里的核心器件之一，主要由四大模块组成：功率放大器、开关、滤波器和低噪声放大器。功率放大器按照晶体管类型分为双极结型晶体管(BipolarJunction Transistor，BJT)、异质结双极型晶体管(Hetero-junctionBipolarTransistor，HBT)以及高电子迁移率晶体管(High Electron MobilityTransistor，HEMT)。异质结双极晶体管是一种双极结晶体管，发射区和基区具有两种不同的半导体材料，具有不同的能带隙。异质结双极晶体管因其基极电阻低、截止频率高、效率高、设计灵活性大、成本低等优点而在工业中得到广泛应用。
然而，目前的异质结双极晶体管结构仍存在诸多问题。
发明内容
本发明解决的技术问题是提供一种半导体器件及其形成方法，以提升异质结双极晶体管结构的散热性能以及集成度。
为解决上述技术问题，本发明实施例提供一种半导体器件的形成方法，包括：提供第一基底，所述第一基底包括若干有源区；提供第二基底，所述第二基底具有相对的第一面与第二面；在所述第二基底的所述第一面上形成晶体管，所述晶体管包括：位于所述第一面上的集电层、位于集电层上的基层以及位于基层上的发射层，所述集电层、基层以及发射层的材料与所述第一基底的材料不同；去除所述第二基底；在去除所述第二基底之后，将所述晶体管与所述第一基底进行第一接合处理，所述第一接合处理后的晶体管位于所述有源区。
可选的，所述第二基底的材料包括砷化镓；所述第一基底的材料包括硅、碳化硅或氮化镓。
可选的，形成所述晶体管还包括：在所述第二基底与集电层之间形成第一阻挡层，所述第一阻挡层的刻蚀速率小于所述第二基底的刻蚀速率，所述第一阻挡层与所述第一基底接合。
可选的，去除所述第二基底的方法包括：提供载片，在所述晶体管表面形成粘合层，将所述载片与所述粘合层进行第二接合处理，翻转第二接合处理后的结构，对所述第二基底进行减薄处理；对减薄处理后的第二基底进行刻蚀处理，直至暴露出所述第一阻挡层的表面。
可选的，所述刻蚀处理的方法包括湿法刻蚀；所述第二基底材料的蚀刻速率与所述第一阻挡层材料的蚀刻速率比例范围为10:1~20:1。
可选的，所述第一接合处理为键合处理，在去除第二基底之后，在第一接合处理之前，还包括：在所述第一阻挡层上形成第一键合层；在所述第一基底表面形成第二键合层，所述第一接合处理将所述第一键合层与第二键合层键合连接。
可选的，还包括：对集电层进行离子掺杂或刻蚀处理，在所述集电层内形成若干隔离区。
相应的，本发明技术方案中还提供一种半导体器件，包括：第一基底，所述第一基底包括若干有源区；接合于所述有源区表面的晶体管，所述晶体管包括：位于第一基底上的第一阻挡层、位于所述第一阻挡层上的集电层、位于集电层上的基层以及位于基层上的发射层，所述第一阻挡层的材料与所述集电层的材料不同，所述第一阻挡层用于保护所述集电层，所述集电层、所述基层以及所述发射层的材料与所述第一基底的材料不同。
可选的，所述第一阻挡层材料包括本征态的磷化铟镓、或本征态的砷化铝镓。
可选的，所述第一基底材料的导热系数大于所述集电层材料、所述基层材料以及所述发射层材料的导热系数。
可选的，所述第一基底材料包括硅、碳化硅或氮化镓。
可选的，所述集电层的材料包括砷化镓；所述基层的材料包括砷化镓；所述发射层的材料包括砷化镓或铟镓砷。
可选的，所述接合包括键合，所述半导体器件还包括：位于所述第一阻挡层与所述第一基底之间的键合层，所述第一阻挡层与所述第一基底通过所述键合层相互键合；所述键合层的材料包括氮化硅、氧化硅或氮氧化硅。
可选的，所述集电层中具有若干隔离区，所述隔离区用于隔离相邻的所述有源区；所述隔离区包括通过对所述集电层进行掺杂处理形成的隔离掺杂区，或，通过对所述集电层进行刻蚀处理形成的隔离开口。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本发明技术方案的半导体器件的形成方法中，首先，在所述第二基底上形成晶体管后再将所述晶体管转移到第一基底上，提高了晶体管的制备工艺的可操作性，避免了第一基底的尺寸与用于形成所述晶体管的外延层的第二基底尺寸不匹配，导致接合转移后用于形成晶体管的外延层的边缘超出第一基底，而无法对位于第一基底上的外延层进行刻蚀作业形成晶体管的问题，增加了工艺的选择，适用于不同尺寸的基底之间的晶体管转移，适用范围广；其次，在所述第二基底与集电层之间形成第一阻挡层，所述第一阻挡层的材料与所述第二基底的材料不同，且第一阻挡层的刻蚀速率小于第二基底的刻蚀速率，在后续去除第二基底时，所述第一阻挡层作为刻蚀第二基底过程中的蚀刻阻挡层，保护所述集电层不被损坏，进而保证晶体管器件的性能；再次，所述第一基底的材料与所述集电层、基层或发射层的材料不同，可以选择导热系数较大的材料作为所述第一基底的材料，使得第一接合处理后的半导体器件的散热性能大大提升，且所述晶体管从第二基底转移到第一基底的有源区，使得晶体管能够与低噪声放大器、滤波器、开关集成于第一基底上，提升了半导体射频器件的集成度。
进一步，所述第一基底的材料包括硅、碳化硅或氮化镓。在制备晶体管和无源器件时，所采用的导电层的材料包括铝或铜。铝和铜作为导电层材料不会在第一基底的材料中发生扩散，且铜和铝的价格低廉，可根据生产需要调节导电层的厚度，提升无源器件的性能。
本发明技术方案的半导体器件中，一方面，所述第一阻挡层位于所述第一基底与所述集电层之间，且所述第一阻挡层与所述集电层的材料不同，所述第一阻挡层可以保护所述集电层不被损坏；另一方面，所述第一基底的材料与所述集电层材料、基层材料以及发射层材料不同，可选择将晶体管接合于导热系数较大的第一基底的材料上，使得半导体器件的散热性能大大提升，且晶体管能够与低噪声放大器、滤波器、开关集成于所述第一基底上，提升了半导体射频器件的集成度。
进一步，所述第一基底的材料包括硅、碳化硅或氮化镓。在制备晶体管和无源器件时，所采用的导电层的材料包括铝或铜。铝和铜作为导电层材料不会在第一基底的材料中发生扩散，且铜和铝的价格低廉，可根据生产需要调节导电层的厚度，提升无源器件的性能。
附图说明
图1至图21是本发明实施例的半导体器件的形成方法各步骤结构示意图。
具体实施方式
如背景技术所述，现有技术的异质结双极晶体管仍存在诸多问题。
在一种半导体器件的实施例中，提供基底，所述基底的材料为砷化镓。在所述基底上形成晶体管，所述晶体管的材料包括砷化镓。然而，首先，砷化镓作为基底材料的散热性能较差；其次，晶体管形成于砷化镓衬底上，无法与硅基器件集成在一起，造成所述半导体器件中不同模块的集成度较差；再次，在晶体管表面形成导电层时，以金做导电层材料，会使得半导体器件的成本提升。
在此基础上，本发明的技术方案提供一种半导体器件及其形成方法，首先，在所述第二基底上形成晶体管后再将所述晶体管转移到第一基底上，提高了晶体管的制备工艺的可操作性，避免了第一基底的尺寸与用于形成晶体管的外延层的第二基底尺寸不匹配，导致接合转移后用于形成晶体管的外延层的边缘超出第一基底，而无法对位于第一基底上的外延层进行刻蚀作业形成晶体管的问题，增加了工艺的选择，适用于不同尺寸的基底之间的晶体管转移，适用范围广；其次，在所述第二基底与集电层之间形成第一阻挡层，所述第一阻挡层的材料与所述第二基底的材料不同，且第一阻挡层的刻蚀速率小于第二基底的刻蚀速率，在后续去除第二基底时，所述第一阻挡层作为刻蚀第二基底过程中的蚀刻第一阻挡层，保护所述集电层不被损坏，进而保证晶体管器件的性能；再次，所述第一基底的材料与所述集电层、基层或发射层的材料不同，可以选择导热系数较大的材料作为所述第一基底的材料，使得第一接合处理后的半导体器件的散热性能大大提升。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图1至图21是本发明实施例的半导体器件的形成过程的结构示意图。
请参考图1，提供第二基底100，所述第二基底100具有相对的第一面与第二面。
所述第二基底100的材料包括砷化镓（GaAs）。
所述第二基底100的厚度范围为：600μm~800μm。
所述第二基底100材料的导热系数为：45W/mk~52 W/mk。
所述第二基底100为形成晶体管提供结构基础。
后续将晶体管从第二基底100上转移至第一基底114上可以使得半导体器件的散热性能大大提升。
在所述第二基底100的所述第一面上形成晶体管，所述晶体管包括：位于所述第一面上的集电层109、位于集电层109上的基层108以及位于基层108上的发射层106，所述集电层109、基层108以及发射层106的材料与所述第一基底114的材料不同。形成所述晶体管还包括：在所述第二基底100与所述集电层109之间形成第一阻挡层101，所述第一阻挡层101与所述第一基底114接合。具体请参考图2至图9。
请参考图2，在所述第二基底100的所述第一面上形成第一阻挡层101，第一阻挡层101的刻蚀速率小于第二基底100的刻蚀速率。
所述第一阻挡层101的材料与后续形成的集电层109、基层108以及发射层106的材料不同。
所述第一阻挡层101的材料包括：本征态的磷化铟镓（lnGaP）或本征态的砷化铝镓（AlGaAs）。具体的，在本实施例中，所述第一阻挡层101材料为本征态的ln0.49Ga0.51P。
所述第一阻挡层101的厚度范围为：20 nm~0.5μm。
所述第一阻挡层101的作用在于作为后续刻蚀去除第二基底100的刻蚀第一阻挡层101，保护晶体管不被损耗。
所述第一阻挡层101的形成方法包括化学气相沉积（MOCVD）以及原子层沉积(MBE)。
所述晶体管的形成方法包括：在所述第一阻挡层101上形成初始集电层102；在所述初始集电层102上形成基层108，所述基层108暴露所述初始集电层102的部分表面；刻蚀所述初始集电层102暴露出的部分表面，形成所述集电层109。具体请参考图3至图9。
请参考图3，在所述第一阻挡层101上依次形成初始集电层102、初始基层103以及初始发射层104。
所述初始集电层102的掺杂类型与所述初始基层103的掺杂类型相反；所述初始基层103的掺杂类型与所述初始发射层104的掺杂类型相反。
所述初始集电层102的材料包括砷化镓（GaAs）。
所述初始集电层102为后续形成集电层109提供结构基础。
所述初始集电层102材料的导热系数为：45W/mk~52 W/mk。
所述初始集电层102的厚度范围为：1μm~1.5μm。
所述初始集电层102的掺杂离子为N型掺杂，所述初始集电层102的掺杂离子浓度为1.0×1015atom/cm3至1.0×1018atom/cm3。
所述初始集电层102包括单层结构或多层堆叠结构。具体的，在本实施例中，所述初始集电层102为多层堆叠结构，所述初始集电层102各层的掺杂离子浓度沿第一面向第二面的方向依次增加。
在本实施例中，所述初始集电层102具有4层，沿第一面向第二面的方向分别为：初始第一集电层（未图示）、初始第二集电层（未图示）、初始第三集电层（未图示）、以及初始第四集电层（未图示）。
所述初始第一集电层的掺杂离子浓度为1.0×1015atom/cm3。
所述初始第二集电层的掺杂离子浓度为1.0×1015atom/cm3至1.0×1016atom/cm3。
所述初始第三集电层的掺杂离子浓度为1.0×1016atom/cm3至1.0×1017atom/cm3。
所述初始第四集电层的掺杂离子浓度为1.0×1017atom/cm3至1.0×1018atom/cm3。
所述初始集电层102各层的掺杂离子浓度沿第一面向第二面的方向依次增加，增加了初始集电层102中的空间电荷区的宽度，提高载流子收集效率；同时，所述初始集电层102沿第一面向第二面的方向导电率逐渐增大，提高了电子的迁移率，进而提高晶体管的性能。
在其他实施例中，初始集电层各层的掺杂离子浓度为其他数值。
所述初始基层103的材料包括砷化镓（GaAs）。
所述初始基层103为后续形成基层108提供结构基础。
所述初始基层103材料的导热系数为：45W/mk~52 W/mk。
所述初始基层103的厚度范围为：40 nm~80 nm。
所述初始基层103的掺杂离子为P型掺杂，所述初始基层103的掺杂离子浓度为1.0×1019atom/cm3至5.5×1019atom/cm3。
所述初始基层103包括单层结构或多层堆叠结构。具体的，在本实施例中，所述初始基层103为单层结构。
在所述初始发射层104与所述初始基层103之间，还具有：初始第二阻挡层（未图示）。
所述初始第二阻挡层的材料包括：磷化铟镓（lnGaP）。
在本实施例中，所述初始第二阻挡层材料为N型掺杂的ln0.49Ga0.51P。
所述初始第二阻挡层的作用在于：在后续刻蚀初始发射层104形成发射层106的过程中，保护初始基层103。
所述初始发射层104的材料包括：砷化镓（GaAs）和铟镓砷（InGaAs）。
所述初始发射层104为后续形成发射层106提供结构基础。
所述初始发射层104材料的导热系数为：45W/mk~52 W/mk。
所述初始发射层104的厚度范围为：0.2μm ~ 0.3μm。
所述初始发射层104的掺杂离子为N型掺杂，所述初始发射层104的掺杂离子浓度为1.0×1017atom/cm3至2.0×1019atom/cm3。
所述初始发射层104包括单层结构或多层堆叠结构。具体的，在本实施例中，所述初始发射层104为多层堆叠结构，所述初始发射层104各层的掺杂离子浓度沿第一面向第二面的方向依次减少。
在本实施例中，所述初始发射层104具有3层，沿第一面向第二面的方向分别为：初始第一发射层（未图示）、初始第二发射层（未图示）、以及初始第三发射层（未图示）。
所述初始第三发射层的掺杂离子浓度为1.0×1017atom/cm3，所述初始第三发射层的材料为砷化镓（GaAs）。所述初始第二发射层的掺杂离子浓度为1.0×1019atom/cm3，所述初始第二发射层的材料为砷化镓（GaAs）。所述初始第一发射层的掺杂离子浓度为2.0×1019atom/cm3，所述初始第一发射层的材料为铟镓砷（ln0.6Ga0.4As）。所述初始发射层104沿第一面向第二面的方向依次减少，以使得增加发射的载流子数量的同时，控制所述初始发射层104的空间电荷区宽度不能过大，减小载流子的损失。
在其他实施例中，初始发射层各层的掺杂离子浓度可以为其他数值。
请参考图4，在所述初始发射层104上形成发射极105。
所述发射极105与所述初始发射层104之间为欧姆接触。
在本实施例中，所述发射极105为钛、铂和金的多层堆叠结构。
所述发射极105的形成方法包括：金属沉积或金属溅镀。
在其他实施例中，发射极还可以为单金属结构。
请参考图5，对所述初始发射层104（如图4所示）进行刻蚀，直至暴露出所述初始基层103的部分表面，形成发射层106。在刻蚀初始发射层104形成发射层106的过程中，初始第二阻挡层保护初始基层103。
所述发射层106的形成方法包括：在所述初始发射层104表面形成第一掩膜层，所述第一掩膜层暴露出初始发射层104的部分表面；以所述第一掩膜层为掩膜，刻蚀所述初始发射层104，直至暴露出初始基层103的部分表面，形成所述发射层106。
在刻蚀初始发射层104形成发射层106时，所述初始第二阻挡层随初始发射层104一起被刻蚀，以形成第二阻挡层。所述第二阻挡层位于所述发射层106与所述初始基层103之间。所述刻蚀方法包括：湿法蚀刻以及干法蚀刻。
所述发射层106的材料包括：砷化镓（GaAs）和铟镓砷（lnGaAs）。
所述发射层106材料的导热系数为：45W/mk~52W/mk。
所述发射层106的厚度范围为：0.2μm ~ 0.3μm。
所述发射层106的掺杂离子为N型掺杂，所述发射层106的掺杂离子浓度为1.0×1017atom/cm3至2.0×1019atom/cm3。
所述发射层106包括单层结构或多层堆叠结构。具体的，在本实施例中，所述发射层106为多层堆叠结构；所述发射层106各层的掺杂离子浓度沿第一面向第二面的方向依次减少。
在本实施例中，所述发射层106具有3层，沿第一面向第二面的方向分别为：第一发射层（未图示）、第二发射层（未图示）、以及第三发射层（未图示）。
所述第三发射层的掺杂离子浓度为1.0×1017atom/cm3，所述第三发射层的材料为砷化镓（GaAs）。所述第二发射层的掺杂离子浓度为1.0×1019atom/cm3，所述第二发射层的材料为砷化镓（GaAs）。所述第一发射层的掺杂离子浓度为2.0×1019atom/cm3，所述第一发射层的材料为铟镓砷（ln0.6Ga0.4As）。所述发射层106沿第一面向第二面的方向依次减少，以使得增加发射的载流子数量的同时，控制所述发射层106的空间电荷区宽度不能过大，减小载流子的损失。
在其他实施例中，发射层各层的掺杂离子浓度可以为其他数值。
请参考图6，在所述初始基层103上形成基电极107。
所述基电极107与所述初始基层103之间为欧姆接触。
在本实施例中，所述基电极107为钛、铂和金的多层堆叠结构。
所述基电极107的形成方法包括：金属沉积或金属溅镀。
在其他实施例中，基电极还可以为单层金属结构。
请参考图7，对所述初始基层103（如图6所示）进行刻蚀，直至暴露出所述初始集电层102的部分表面，形成基层108。
所述基层108的形成方法包括：在所述初始基层103表面形成第二掩膜层，所述第二掩膜层暴露出初始基层103的部分表面；以所述第二掩膜层为掩膜，刻蚀所述初始基层103，直至暴露出初始集电层102的部分表面，形成所述基层108。
所述刻蚀方法包括：湿法蚀刻以及干法蚀刻。
所述基层108的材料包括砷化镓（GaAs）。
所述基层108材料的导热系数为：45W/mk~52W/mk。
所述基层108的厚度范围为：40 nm~80 nm。
所述基层108的掺杂离子为P型掺杂，所述基层108的掺杂离子浓度为1.0×1019atom/cm3至5.5×1019atom/cm3。
所述基层108包括单层结构或多层堆叠结构。具体的，在本实施例中，所述基层108为单层结构。
请参考图8，在形成基层108后，对所述初始集电层102（如图7所示）进行刻蚀，形成集电层109。
所述集电层109的形成方法包括：在所述初始集电层102表面形成第三掩膜层，所述第三掩膜层暴露出初始集电层102的部分表面；以所述第三掩膜层为掩膜，刻蚀所述初始集电层102，形成所述集电层109，集电层109具有引出区 I与器件区II，所述器件区II的表面高于所述引出区 I的表面。
所述引出区 I用于后续形成集电极110；所述基层108位于所述器件区II上。
所述初始集电层102为多层堆叠结构，所述初始集电层102各层的掺杂离子浓度沿第一面向第二面的方向依次增加。所述初始集电层102靠近所述基层108一侧的掺杂浓度低，容易形成空间电荷区，即不导电的区域，若在所述初始集电层102上形成集电极110，集电极110会与所述空间电荷区接触，集电极110与所述初始集电层102无法形成欧姆接触；所述初始集电层102靠近所述第一阻挡层101一侧的掺杂浓度高，刻蚀所述初始集电层102，使得形成的集电层109具有引出区I，后续在所述引出区 I上形成集电极110，可使得集电极110接触到集电层109掺杂浓度较高的区域，保证了所述晶体管的正常工作。
所述引出区I的厚度小于0.8μm。
所述刻蚀方法包括：湿法蚀刻以及干法蚀刻。
所述集电层109的材料包括砷化镓（GaAs）。
所述集电层109材料的导热系数为：45W/mk~52W/mk。
所述器件区II的厚度范围为：1μm~1.5μm。
所述集电层109的掺杂离子为N型掺杂，所述集电层109的掺杂离子浓度为1.0×1015atom/cm3至1.0×1018atom/cm3。
所述集电层109包括单层结构或多层堆叠结构。具体的，在本实施例中，所述集电层109为多层堆叠结构，所述集电层109各层的掺杂离子浓度沿第一面向第二面的方向依次增加。
所述集电层109的掺杂类型与所述基层108的掺杂类型相反；所述基层108的掺杂类型与所述发射层106的掺杂类型相反。
请参考图9，在形成所述集电层109后，在所述引出区 I上形成集电极110。
所述集电极110的形成方法包括：金属沉积或金属溅镀。
在本实施例中，所述集电极110为金、镍和铈的多层堆叠结构。
在其他实施例中，集电极还可以为单金属结构。
在本实施例中，在所述第二基底100上形成晶体管，后续再将所述晶体管转移到第一基底114上，提高了晶体管的制备工艺的可操作性，避免了第一基底114的尺寸与第二基底100的尺寸不匹配（例如第一基底114的面积小于第二基底100的面积），导致接合转移后用于形成晶体管的外延层的边缘超出第一基底，而无法对位于第一基底114上的晶体管的外延层进行刻蚀作业形成晶体管的问题，增加了工艺的选择，适用于不同尺寸的基底之间的晶体管转移，适用范围广。
在其他实施例中，当所述第二基底的尺寸小于所述第一基底的尺寸（例如第二基底的面积小于第一基底的面积）时，所述晶体管的形成方法还包括：在所述第二基底上形成第一阻挡层以及位于所述第一阻挡层上的外延层结构，所述外延层结构包括：位于所述第一阻挡层上的初始发射层、位于所述初始发射层上的初始基层、以及位于所述初始基层上的初始集电层；在所述外延层结构表面形成第一键合层；提供第一基底，所述第一基底的材料与所述初始集电层、初始基层以及初始发射层的材料不同；在所述第一基底表面形成第二键合层；将第一键合层与第二键合层进行键合处理，使所述外延层结构与第一基底键合连接；去除所述第二基底；对所述外延层结构进行刻蚀处理，形成位于所述第一基底上的晶体管。
请参考图10，提供载片111，在所述晶体管表面形成粘合层112，将所述载片111与所述粘合层112进行第二接合处理。
所述载片111的材料包括碳化硅。
所述粘合层112的材料包括石蜡。
所述第二接合处理的方法包括：将石蜡加热到140度，使得石蜡软化后嵌入器件；将石蜡冷却，使得粘合层与载片接合。
所述粘合层112的厚度范围为15μm ~25μm；所述粘合层112的厚度取决于要保护的器件的高度。
所述载片111的作用在于为所述晶体管提供支撑，使得晶体管从第二基底100转移到第一基底114上。
在第二接合处理后，去除所述第二基底100。去除所述第二基底100的方法包括：翻转第二接合处理后的结构，将所述第二基底100自第二面向第一面方向减薄处理；对减薄处理后的第二基底100进行刻蚀处理，直至暴露出所述第一阻挡层101的表面。具体请参考图11至图12。
请参考图11，翻转第二接合处理后的结构，将所述第二基底100自第二面向第一面方向减薄处理。
所述减薄处理的目的在于去除第二基底100。
所述减薄处理的方法包括：机械抛光法、化学抛光法、流体抛光法、以及化学机械抛光法等。具体的，在本实施例中，所述减薄处理的方法为化学机械抛光法。区别于传统的纯机械或纯化学的抛光方法，化学机械抛光法通过化学和机械的综合作用，避免了单纯机械抛光造成的表面损伤和单纯化学抛光造成的抛光速度慢、表面平整度和抛光一致性差等缺点。
所述减薄处理后的第二基底100的厚度为5μm。
请参考图12，对减薄处理后的第二基底100（如图11所示）进行刻蚀处理，直至暴露出所述第一阻挡层101的表面。
所述刻蚀处理的目的在于去除第二基底100。
所述刻蚀处理的方法包括湿法刻蚀；所述湿法刻蚀中所述第二基底100材料的蚀刻速率与所述第一阻挡层101材料的蚀刻速率比例范围为10:1~20:1。
在刻蚀去除第二基底100的过程中，所述第一阻挡层101作为刻蚀停止层，保护集电层109不受损害，进而保护所述晶体管不受损耗。
在去除所述第二基底100之后，将所述晶体管与所述第一基底114进行第一接合处理，所述第一接合处理后的晶体管位于所述有源区IV。本实施例中，第一接合处理为键合处理，具体请参考图13至图16。
请参考图13，在所述第一阻挡层101上形成第一键合层113。
所述第一键合层113的材料包括氧化硅、氮氧化硅或氮化硅。
所述第一键合层113的厚度为50nm。
所述第一键合层113的作用在于使晶体管与第一基底114的材料键合。
请参考图14，提供第一基底114，所述第一基底114包括若干有源区IV和若干无源区V。
后续第一接合处理后的晶体管位于所述有源区IV上。
所述无源区V为后续形成无源器件提供结构基础。
所述无源器件包括：电容、电感以及电阻中的至少一种。
将所述晶体管从第二基底100转移到第一基底114上，可以使得晶体管与低噪声放大器、开关以及滤波器集成于第一基底114上，提升了半导体射频器件的集成度。
所述第一基底114的材料包括硅、碳化硅或氮化镓。
所述第一基底114材料的导热系数为：149W/mk~380W/mk。
所述第一基底114材料的导热系数大于所述集电层109的材料、所述基层108的材料以及所述发射层106的材料的导热系数。
所述第一基底114材料的导热系数大于所述第二基底100材料的导热系数。
将所述晶体管从第二基底100上转移至第一基底114上可以使得半导体器件的散热性能大大提升。
请参考图15，在所述第一基底114表面形成第二键合层115。
所述第二键合层115的材料包括氧化硅、氮氧化硅或氮化硅。
所述第二键合层115的厚度为50nm。
所述第二键合层115的作用在于：提升后续晶体管与第一基底114的键合性能。
请参考图16，将第一键合层113与第二键合层115进行第一接合处理，使晶体管与第一基底114键合连接，第一接合处理后的晶体管位于第一基底114的有源区IV上。
所述第一接合处理的参数包括：键合温度200℃；键合时长20小时。
所述第一接合处理的目的在于：将所述晶体管转移到所述第一基底114的有源区IV上，第一基底114的材料的导热系数较大，使得第一接合处理后的半导体器件的散热性能大大提升。
在本实施例中，在所述第二基底100上形成晶体管，再将所述晶体管转移到第一基底114上，提高了晶体管的制备工艺的可操作性，避免了第一基底114的尺寸与第二基底100的尺寸不匹配（例如第一基底114的面积小于第二基底100的面积），导致键合转移后用于形成晶体管的外延层的边缘超出第一基底，而无法对位于第一基底114上的外延层进行刻蚀作业形成晶体管的问题，增加了工艺的选择，适用于不同尺寸的基底之间的晶体管转移，适用范围广。
请参考图17，在第一接合处理之后，去除所述载片111（如图16所示）。
具体的，在本实施例中，还包括去除所述粘合层112（如图16所示）。
去除所述载片111与粘合层112的方法包括：加热石蜡到140度直至石蜡软化，取出晶体管器件。
去除所述载片111之后，所述晶体管接合于所述第一基底114的有源区IV上。
所述集电层109中具有若干隔离区III，所述隔离区III用于隔离相邻的所述有源区IV；所述隔离区III的形成方法包括：对所述集电层109进行离子掺杂处理，或，对所述集电层109进行刻蚀处理形成隔离开口116。
在本实施例中，请参考图18，在去除所述载片111之后，在集电层109内形成若干隔离开口116。
在本实施例中，所述隔离开口的形成方法包括：在所述集电层109表面形成第四掩膜层，所述第四掩膜层暴露出集电层109的部分表面；以所述第四掩膜层为掩膜，对所述集电层109进行刻蚀，直至暴露出第一基底114的表面，形成所述隔离开口116。
在另一实施例中，所述隔离开口的形成方法包括：在所述集电层表面形成第五掩膜层，所述第五掩膜层暴露出集电层的部分表面；以所述第五掩膜层为掩膜，对所述集电层进行刻蚀，直至暴露出第一阻挡层的表面，形成所述隔离开口。
在又一实施例中，所述隔离开口的形成方法包括：在所述集电层表面形成第六掩膜层，所述第六掩膜层暴露出集电层的部分表面；以所述第六掩膜层为掩膜，对所述集电层进行刻蚀，直至暴露出第一键合层的表面，形成所述隔离开口。
所述隔离开口116的目的在于：避免有源器件与无源器件之间的电学串扰、以及相邻有源器件之间的电学串扰。
在本实施例中，晶体管为两个，所述两个晶体管中间不设置隔离开口116，所述两个晶体管之间依旧电性连接，所述两个晶体管器件并联作为一个有源器件，以增加所述有源器件的电流。
在其他实施例中，还可以在一个晶体管的两侧设置隔离开口，将一个晶体管作为一个有源器件。
在另一实施例中，对集电层进行离子掺杂处理，在所述集电层内形成隔离区。
离子掺杂处理包括：对所述集电层进行离子注入；所述离子注入的类型为隔离注入，所述离子注入的能量范围为：160KeV~250KeV。
所述隔离区内的掺杂离子包括：氢或氩，所述掺杂离子的掺杂浓度为：6×1013atom/cm3。
所述隔离区的目的在于：避免有源器件与无源器件之间的电学串扰、以及相邻有源器件之间的电学串扰。
当采用对集电层进行离子掺杂处理以形成隔离区的方法时，由于隔离区的集电层未被去除，后续在隔离区上形成无源器件，所述无源器件形成于集电层上，而集电层的材料为砷化镓，铝和铜容易在砷化镓中发生扩散，故而无法直接在隔离区上沉积铜或铝，需要以金作为无源器件靠近隔离区集电层表面的第一层材料，或，在隔离区的集电层表面形成一层介质层，后续在所述介质层上形成无源器件，以防止铜或铝直接形成于隔离区的集电层上而导致有源区IV上的晶体管短路。
在又一实施例中，还包括：提供第一基底，所述第一基底包括若干有源区和无源区；提供第二基底，所述第二基底具有相对的第一面与第二面；在第二基底的所述第一面上形成晶体管，所述晶体管包括：位于所述第一面上的集电层、位于集电层上的基层以及位于基层上的发射层，所述集电层、基层以及发射层的材料与所述第一基底的材料不同；对集电层进行离子掺杂处理，在所述集电层内形成隔离区；去除所述第二基底；在去除所述第二基底之后，将所述晶体管与所述第一基底进行第一接合处理，所述第一接合处理后的晶体管位于所述有源区，所述第一接合处理后的隔离区位于所述无源区上。
当采用对集电层进行离子掺杂处理以形成隔离区的方法时，由于隔离区的集电层未被去除，第一接合处理后的隔离区位于所述第一基底的无源区上，后续在隔离区上形成无源器件，所述无源器件形成于集电层上，而集电层的材料为砷化镓，铝和铜容易在砷化镓中发生扩散，故而无法直接在隔离区上沉积铜或铝，需要以金作为无源器件靠近隔离区集电层表面的第一层材料，或，在隔离区的集电层表面形成一层介质层，后续在所述介质层上形成无源器件，以防止铜或铝直接形成于隔离区的集电层上而导致有源区上的晶体管短路。
在形成隔离开口116（如图18所示）之后，在所述发射极105表面、基电极107表面、以及集电极110的表面形成若干导电层117；在所述隔离开口116暴露出的第一基底114上形成无源器件，所述无源器件包括电容、电感以及电阻中的至少一个。所述导电层117包括第一金属层118以及位于第一金属层118上的第二金属层121。具体请参考图19至图21。
请参考图19，在所述发射极105表面、基电极107表面、集电极110的表面、以及隔离开口116暴露出的第一基底114上形成第一金属层118；在所述第一基底114表面、无源区V的第一金属层118表面、以及晶体管表面形成初始第一介质层119。
所述初始第一介质层119的材料包括氮化硅。
所述第一金属层118的材料包括铝或铜。
所述第一金属层118与所述发射极105、所述第一金属层118与所述基电极107以及所述第一金属层118与所述集电极110之间还具有扩散阻挡层（未图示）。
所述扩散阻挡层用于将所述发射极105、基电极107以及集电极110分别与所述第一金属层118隔开，避免所述第一金属层118的材料（如铝、铜）通过所述发射极105、基电极107以及集电极110扩散至所述发射层106、基层108以及集电层109。
在第二基底100的材料上形成第一金属层118时，若以铝和铜做第一金属层118的材料，铝和铜容易在砷化镓中发生扩散；若以金做第一金属层118的材料，使得半导体器件的成本提升。而在第一基底114的材料上形成第一金属层118时，铝和铜不会在第一基底114的材料中发生扩散，且铜和铝的价格低廉，可根据生产需要调节第一金属层118的厚度，提升无源区V上的无源器件的性能。
具体的，在本实施例中，所述无源器件为电容。
在其他实施例中，无源器件可以为电阻或电感。
在本实施例中，所述无源区V上的电容的第一金属层118与所述有源区IV上发射极105表面、基电极107表面、以及集电极110表面的第一金属层118同时形成。
请参考图20，刻蚀去除所述发射极105表面、基电极107表面、以及集电极110的表面的初始第一介质层119，形成第一介质层120。
所述刻蚀方法包括：干法刻蚀或湿法刻蚀。
当采用湿法刻蚀时，刻蚀溶液采用缓冲氧化物刻蚀液（Buffered Oxide Etch，BOE）。
所述第一介质层120的材料包括氮化硅。
刻蚀去除所述发射极105表面、基电极107表面、以及集电极110的表面的初始第一介质层119，使得后续在发射极105、基电极107以及集电极110上形成与第一金属层118电连接的第二金属层121。
请参考图21，在第一金属层118上形成第二金属层121；在所述第一介质层120表面、第二金属层121上形成第二介质层122。
具体的，在本实施例中，发射极105、基电极107以及集电极110上的第一金属层118与发射极105、基电极107以及集电极110上的第二金属层121电连接；无源区V上的第一金属层118与无源区V上的第二金属层121之间具有第一介质层120，第一金属层118、第一介质层120与第二金属层121构成电容。
所述第二金属层121的材料包括铝或铜。
在本实施例中，无源器件为电容，可根据生产需要调节第二金属层121的厚度，提升电容的性能。
在本实施例中，所述无源区V上的第二金属层121与有源区IV的第二金属层121同时形成。
在其他实施例中，所述无源区V上无源器件可以形成于所述导电层117之后。
所述第二介质层122的材料包括氮化硅。
所述第二介质层122的厚度范围为：0.3μm ~0.8μm。
所述第二介质层122的作用在于：保护器件不被外部环境所污染以及防止水汽入侵。
相应的，本发明的实施例还提供一种半导体器件，请参考图21，包括：第一基底114，所述第一基底114包括若干有源区IV；接合于所述有源区IV表面的晶体管，所述晶体管包括：位于第一基底114上的第一阻挡层101、位于所述第一阻挡层101上的集电层109、位于集电层109上的基层108以及位于基层108上的发射层106，所述第一阻挡层101的材料与所述集电层109的材料不同，第一阻挡层101用于保护集电层109，所述集电层109、所述基层108以及所述发射层106的材料与所述第一基底114的材料不同。
所述第一阻挡层101的材料与所述基层108以及发射层106的材料不同。
所述第一阻挡层101材料包括本征态的磷化铟镓（lnGaP）或本征态的砷化铝镓（AlGaAs）。
所述第一基底114还包括若干无源区V，所述无源区V表面具有无源器件。
所述无源器件包括：电容、电感以及电阻中的至少一个。
所述第一基底114材料包括硅、碳化硅或氮化镓。
所述第一基底114材料的导热系数大于所述集电层109材料、所述基层108材料以及所述发射层106材料的导热系数。
所述第一基底114材料的导热系数为：149W/mk~380W/mk。
所述集电层109的材料包括砷化镓；所述基层108的材料包括砷化镓；所述发射层106的材料包括砷化镓和铟镓砷（InGaAs）。
所述集电层109材料的导热系数为：45W/mk~52W/mk；所述基层108材料的导热系数为：45W/mk~52W/mk；所述发射层106材料的导热系数为：45W/mk~52W/mk。
所述集电层109的厚度范围为：1μm~1.5μm；所述基层108的厚度范围为：40nm~80nm；所述发射层106的厚度范围为：0.2μm ~ 0.3μm。
所述集电层109包括单层结构或多层堆叠结构。具体的，在本实施例中，所述集电层109为多层堆叠结构，所述集电层109各层的掺杂离子浓度沿靠近第一基底114的方向依次增加。
在本实施例中，所述集电层109具有4层，沿靠近第一基底114的方向分别为：第一集电层（未图示）、第二集电层（未图示）、第三集电层（未图示）、以及第四集电层（未图示）。
所述第一集电层的掺杂离子浓度为1.0×1015atom/cm3。
所述第二集电层的掺杂离子浓度为1.0×1015atom/cm3至1.0×1016atom/cm3。
所述第三集电层的掺杂离子浓度为1.0×1016atom/cm3至1.0×1017atom/cm3。
所述第四集电层的掺杂离子浓度为1.0×1017atom/cm3至1.0×1018atom/cm3。
在其他实施例中，集电层各层的掺杂离子浓度可以为其他数值。
所述基层108包括单层结构或多层堆叠结构。具体的，在本实施例中，所述基层108为单层结构，基层108的掺杂离子浓度为1.0×1019atom/cm3至5.5×1019atom/cm3。
所述晶体管还包括：位于所述发射层106与所述基层108之间第二阻挡层（未图示）。
所述第二阻挡层的材料包括：磷化铟镓（lnGaP）。
所述发射层106包括单层结构或多层堆叠结构。具体的，在本实施例中，所述发射层106为多层堆叠结构；所述发射层106各层的掺杂离子浓度沿靠近第一基底114的方向依次减少。
在本实施例中，所述发射层106具有3层，沿靠近第一基底114的方向分别为：第一发射层（未图示）、第二发射层（未图示）、以及第三发射层（未图示）。
所述第三发射层的掺杂离子浓度为1.0×1017atom/cm3。所述第三发射层的材料为砷化镓。
所述第二发射层的掺杂离子浓度为1.0×1019atom/cm3。所述第二发射层的材料为砷化镓。
所述第一发射层的掺杂离子浓度为2.0×1019atom/cm3。所述第一发射层的材料为铟镓砷（In0.6Ga0.4As）。
所述集电层109的掺杂类型与所述基层108的掺杂类型相反；所述基层108的掺杂类型与所述发射层106的掺杂类型相反。
所述集电层109的掺杂离子为N型掺杂；所述基层108的掺杂离子为P型掺杂；所述发射层106的掺杂离子为N型掺杂。
所述集电层109具有引出区I与器件区II，所述器件区II的表面高于所述引出区I的表面。
所述基层108位于所述器件区II上。
所述引出区I的厚度小于0.8μm。
所述器件区II的厚度范围为：1μm~1.5μm。
所述晶体管还包括：位于所述发射层106上的发射极105。
在本实施例中，所述发射极105为钛、铂和金的多层堆叠结构。
在其他实施例中，发射极还可以为单金属结构。
所述晶体管还包括：位于所述基层108上的基电极107。
在本实施例中，所述基电极107为钛、铂和金的多层堆叠结构。
在其他实施例中，基电极还可以为单层金属结构。
所述晶体管还包括：位于所述集电层109上的集电极110。
所述集电极110位于所述引出区 I上。
在本实施例中，所述集电极110为金、镍和铈的多层堆叠结构。
在其他实施例中，集电极还可以为单金属结构。
所述半导体器件还包括：位于所述第一阻挡层101与所述第一基底114之间的键合层，所述第一阻挡层101与所述第一基底114通过所述键合层相互键合；所述键合层的材料包括氮化硅、氧化硅或氮氧化硅。
所述键合层包括单层结构或多层堆叠结构。具体的，在本实施例中，所述键合层包括第一键合层113和第二键合层115。
所述集电层109中具有若干隔离区III，所述隔离区III用于隔离相邻的所述有源区IV；所述隔离区III包括通过对所述集电层109进行掺杂处理形成的隔离掺杂区，或，通过对所述集电层109进行刻蚀处理形成的隔离开口116（如图18所示）。
在本实施例中，所述隔离开口116暴露出第一基底114的部分表面。
在另一实施例中，所述隔离开口暴露出第一阻挡层的部分表面。
在又一实施例中，所述隔离开口暴露出键合层的部分表面。
在另一实施例中，所述隔离掺杂区内的掺杂离子包括：氢或氩，所述掺杂离子的掺杂浓度为：6×1013atom/cm3。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (15)

1.一种半导体器件的形成方法，其特征在于，包括：
提供第一基底，所述第一基底包括若干有源区和若干无源区，所述第一基底的材料包括硅、碳化硅或氮化镓；
提供第二基底，所述第二基底具有相对的第一面与第二面；
在所述第二基底的所述第一面上形成晶体管，所述晶体管包括：位于所述第一面上的集电层、位于集电层上的基层以及位于基层上的发射层、位于所述发射层上的发射极、位于所述基层上的基电极以及位于所述集电层上的集电极，所述集电层、基层以及发射层的材料与所述第一基底的材料不同；
去除所述第二基底；
在去除所述第二基底之后，将所述晶体管与所述第一基底进行第一接合处理，所述第一接合处理后的晶体管位于所述有源区；
形成若干隔离开口，所述隔离开口贯穿所述晶体管，所述隔离开口位于所述无源区；
在所述发射极表面、基电极表面以及集电极表面形成导电层，在所述隔离开口中形成无源器件，所述无源器件的金属层与所述导电层同时形成，所述无源器件的金属层与所述导电层的材料均包括铜或铝。
2.如权利要求1所述的半导体器件的形成方法，其特征在于，形成若干隔离开口，包括：对所述集电层进行刻蚀，形成所述隔离开口，所述隔离开口暴露出所述第一基底的表面。
3.如权利要求1所述的半导体器件的形成方法，其特征在于，所述第二基底的材料包括砷化镓。
4.如权利要求1所述的半导体器件的形成方法，其特征在于，形成所述晶体管还包括：在所述第二基底与集电层之间形成第一阻挡层，所述第一阻挡层的刻蚀速率小于所述第二基底的刻蚀速率，所述第一阻挡层与所述第一基底接合。
5.如权利要求4所述的半导体器件的形成方法，其特征在于，去除所述第二基底的方法包括：提供载片，在所述晶体管表面形成粘合层，将所述载片与所述粘合层进行第二接合处理，翻转第二接合处理后的结构，对所述第二基底进行减薄处理；对减薄处理后的第二基底进行刻蚀处理，直至暴露出所述第一阻挡层的表面。
6.如权利要求5所述的半导体器件的形成方法，其特征在于，所述刻蚀处理的方法包括湿法刻蚀；所述第二基底材料的蚀刻速率与所述第一阻挡层材料的蚀刻速率比例范围为10:1~20:1。
7.如权利要求4所述的半导体器件的形成方法，其特征在于，所述第一接合处理为键合处理，在去除第二基底之后，在第一接合处理之前，还包括：在所述第一阻挡层上形成第一键合层；在所述第一基底表面形成第二键合层，所述第一接合处理将所述第一键合层与第二键合层键合连接。
8.如权利要求7所述的半导体器件的形成方法，其特征在于，形成若干隔离开口，包括：对所述集电层进行刻蚀，形成所述隔离开口，所述隔离开口暴露出所述第一键合层的表面。
9.一种半导体器件，其特征在于，包括：
第一基底，所述第一基底包括若干有源区和若干无源区，所述第一基底的材料包括硅、碳化硅或氮化镓；
接合于所述有源区表面的晶体管，所述晶体管包括：位于所述第一基底上的第一阻挡层、位于所述第一阻挡层上的集电层、位于集电层上的基层以及位于基层上的发射层、位于所述发射层上的发射极、位于所述基层上的基电极以及位于所述集电层上的集电极，所述第一阻挡层的材料与所述集电层的材料不同，所述第一阻挡层用于保护所述集电层，所述集电层、所述基层以及所述发射层的材料与所述第一基底的材料不同；
贯穿所述晶体管的若干隔离开口，所述隔离开口位于所述无源区；
位于所述发射极表面、基电极表面以及集电极表面的导电层，以及位于所述隔离开口的无源器件，所述无源器件的金属层与所述导电层同时形成，所述无源器件的金属层与所述导电层的材料均包括铜或铝。
10.如权利要求9所述的半导体器件，其特征在于，所述隔离开口暴露出所述第一基底的表面。
11.如权利要求9所述的半导体器件，其特征在于，所述第一阻挡层材料包括本征态的磷化铟镓、或本征态的砷化铝镓。
12.如权利要求9所述的半导体器件，其特征在于，所述第一基底材料的导热系数大于所述集电层材料、所述基层材料以及所述发射层材料的导热系数。
13.如权利要求12所述的半导体器件，其特征在于，所述集电层的材料包括砷化镓；所述基层的材料包括砷化镓；所述发射层的材料包括砷化镓或铟镓砷。
14.如权利要求9所述的半导体器件，其特征在于，所述接合包括键合，所述半导体器件还包括：位于所述第一阻挡层与所述第一基底之间的键合层，所述第一阻挡层与所述第一基底通过所述键合层相互键合；所述键合层的材料包括氮化硅、氧化硅或氮氧化硅。
15.如权利要求14所述的半导体器件，其特征在于，所述隔离开口暴露出所述键合层的表面。
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