CN117559992A - 时钟数据恢复电路及芯片 - Google Patents

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Abstract

本发明公开了一种时钟数据恢复电路及芯片。为了提升时钟数据恢复电路的锁定频率范围，本发明在时钟数据恢复电路的鉴频器中，设置一个延迟模块，其延迟信号的下降沿，但不延迟信号的上升沿。本发明在不会影响系统及时锁频的前提下，让锁相环路有更长的响应时间。本发明以延迟模块为技术手段，提升了时钟数据恢复电路的稳定性，覆盖更广的工艺角芯片和环境温度。本发明适于高速芯片互联领域。

Description

时钟数据恢复电路及芯片
技术领域
本发明涉及一种时钟数据恢复电路及芯片，具体涉及一种用于增强时钟数据恢复电路锁定鲁棒性的电路及芯片。
背景技术
时钟数据恢复（Clock Data Recover，CDR）电路常应用于高速互联芯片中。信号经过信道衰减后，需要通过CDR电路将数据恢复出来并整形送到下级模块。而CDR电路通过检测输入数据速率，自动调整压控振荡器（Voltage Controlled Oscillator，VCO）时钟频率，通过VCO将数据采样输出。
CDR电路没有参考时钟，需要根据输入数据自动调整VCO频率，通常包括鉴频器（Frequency Detector，FD）组成的鉴频环路和由鉴相器（Phase Detector，PD）组成的鉴相环路。
参考图1，其展示了常规CDR电路的结构框图。数据（data）和VCO输出的时钟（clock）在鉴频器和鉴相器中分别进行频率比较（鉴频）和相位比较（鉴相），并分别进入锁频环路和锁相环路。
锁相环路通常由鉴相器、电荷泵、低通滤波器、压控振荡器组成；锁频环路通常由鉴频器、电荷泵、低通滤波器和压控振荡器组成。最终时钟的时钟频率和数据的速率相同，且时钟和数据的上升沿或者下降沿互相对齐，再通过对齐的时钟将数据采用输出，即能整形恢复出信号质量很好的数据。此外，鉴频器还输出锁频指示信号（Loss OF Lock，LOL）。
参考图2，其展示了产生锁频指示信号的常规鉴频器电路结构框图。其工作原理为：通过对输入数据对时钟进行采样，再进行与门逻辑，并通过带失调的比较器模块输出锁频指示信号。其中，与门的输入为x，y，输出为z。
参考图3，其展示了鉴频器的电路工作时序。在频率锁定过程中，时钟频率慢慢增大，信号x和y逐渐从低到高。当时钟和数据很接近时，这段时间信号x和y将会出现长时间的高电平，经过与门输出得到高电平z。如果VCO频率继续增大，则信号z将输出低电平。所以该锁频器的锁频范围就是信号z输出高电平的时间所对应的频率范围。在这个频率范围内，锁相环路也相应地锁定。如果在锁频范围内，锁相环路波动较大，就会导致VCO频率超过数据速率，使得锁频环路失锁。
然而，对于某些工艺角（Corner）芯片，或者芯片受到外部环境（比如温度）波动时，锁频指示信号可能翻转触发失锁，从而锁频环路鲁棒性不够健壮。
发明内容
为了缓解或部分缓解上述技术问题，本发明的解决方案如下所述：
一种时钟数据恢复电路，其输入包括时钟和数据，其包括鉴频环路和鉴相环路，且鉴频环路包括鉴频器，所述鉴频器包括第一D触发器和第二D触发器，并且所述时钟作为第一D触发器的D端和第二D触发器的D端的输入，所述数据作为第一D触发器的CP端的输入，所述数据的反相数据作为第二D触发器的CP端的输入；所述第一D触发器的Q输出端和所述第二D触发器的Q输出端分别作为与门的输入端；所述与门的输出信号作为延迟模块的输入，通过延迟模块后，所述与门的输出信号的下降沿被延迟，所述与门的输出信号的上升沿未被延迟；所述延迟模块输出延迟输出信号，所述延迟输出信号经过比较器后，输出锁频指示信号。
在某实施例中，所述比较器为带失调的比较器。
在某实施例中，所述延迟模块包括电阻、电容以及或门；所述延迟模块的输入信号作为所述或门的第一输入；所述延迟模块的输入信号接入所述电阻的第一端，所述电阻的第二端连接所述电容的第一端，且作为所述或门的第二输入，且所述电容的第二端接地。
在某实施例中，所述鉴频环路包括依次耦接的鉴频器、第一电荷泵和第一低通滤波器，第一低通滤波器的输出耦接至压控振荡器。
在某实施例中，所述鉴相环路包括依次耦接的鉴相器、第二电荷泵和第二低通滤波器，第二低通滤波器的输出耦接至所述压控振荡器。
在某实施例中，所述时钟是所述压控振荡器的输出时钟；所述压控振荡器的输出时钟作为所述鉴频器的第一输入，也作为鉴相器的第一输入。
在某实施例中，所述数据是待恢复输入数据；所述鉴频器的第二输入为待恢复输入数据，所述鉴相器的第二输入也为待恢复输入数据。
在某实施例中，所述压控振荡器的输出时钟经过分频后，作为所述鉴频器的第一输入。
在某实施例中，所述压控振荡器的输出时钟经过分频后，作为所述鉴相器的第一输入。
一种芯片，该芯片包括如前任一项所述的时钟数据恢复电路。
本发明技术方案，具有如下有益的技术效果之一或多个：
1）提升了时钟数据恢复电路的稳定性，提升了环路锁定的鲁棒性。
2）提升了CDR电路的锁定频率范围。
3）覆盖更广的工艺角芯片和环境温度。
此外，本发明还具有的其它有益效果将在具体实施例中提及。
附图说明
图1是常规CDR电路的结构框图；
图2是常规鉴频器电路结构框图；
图3是鉴频器的电路工作时序；
图4是本发明所提出鉴频器的电路框图；
图5是本发明CDR电路的鉴频器的工作时序图；
图6是延迟电路图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明中的附图，对本发明中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
其中，在本发明的描述中，除非另有说明，“/”表示前后关联的对象是一种“或”的关系，例如，A/B可以表示A或B；本发明中的“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况，其中A，B可以是单数或者复数。
在本发明的描述中，除非另有说明，“多个”是指两个或多于两个。“以下至少一项(个)”或其类似表达，是指的这些项中的任意组合，包括单项(个)或复数项(个)的任意组合。例如，a，b，或c中的至少一项(个)，可以表示：a，b，c，a-b，a-c，b-c，或a-b-c，其中a，b，c可以是单个，也可以是多个。
另外，为了便于清楚描述本发明实施例的技术方案，在本发明的实施例中，采用了“第一”、“第二”等字样对功能和作用基本相同的相同项或相似项进行区分。本领域技术人员可以理解“第一”、“第二”等字样并不对数量和执行次序进行限定，并且“第一”、“第二”等字样也并不限定一定不同。
在本发明实施例中，“示例地”、“例如”等词用于表示作例子、例证或说明。本发明实施例中被描述为“示例地”、“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例地”、“例如”等词旨在以具体方式呈现相关概念，便于理解。
为了更好的说明本发明，在下文的具体实施方式中给出了众多的具体细节。本领域技术人员应当理解，没有某些具体细节，本发明同样可以实施。在一些实例中，对于本领域技术人员熟知的方法、手段、元件和电路未作详细描述，以便于凸显本发明的主旨。
一种时钟数据恢复（CDR）电路，其包括鉴频环路和鉴相环路，且鉴频环路包括鉴频器。
所述鉴频环路包括依次耦接的鉴频器、第一电荷泵和第一低通滤波器，第一低通滤波器的输出耦接至压控振荡器；所述鉴相环路包括依次耦接的鉴相器、第二电荷泵和第二低通滤波器，第二低通滤波器的输出耦接至所述压控振荡器。
此外，所述压控振荡器的输出时钟作为所述鉴频器的第一输入，也作为鉴相器的第一输入。所述鉴频器的第二输入为待恢复输入数据，所述鉴相器的第二输入也为待恢复输入数据。这里的待恢复输入数据，在本发明中也简称数据（data），而鉴频器的第一输入和鉴相器第一输入，被称为时钟（clock）。
在某类实施例中，所述压控振荡器的输出时钟经过分频后，作为所述鉴频器的第一输入。所述压控振荡器的输出时钟经过分频后，作为所述鉴相器的第一输入。
然而，本发明的改进主要集中在CDR电路中的鉴频器中，故而本发明对时钟数据恢复电路的具体实现方式或细节，不作限定。
参考图4，其是本发明所提出鉴频器的电路框图。时钟数据恢复电路的时钟和数据均分别作为第一D触发器和第二D触发器（D Flip-Flop，DFF）的输入。其中，时钟（clock）作为第一D触发器和第二D触发器的D端输入，数据（data）作为第一D触发器的CP端的输入，所述数据的反相数据作为第二D触发器的CP端的输入。第一D触发器和第二D触发器的Q输出端分别输出x信号和y信号。换言之，此处用数据（data）下降沿和上升沿分别对时钟（clock）进行采样。
x信号和y信号经过与门后，输出z信号。而z信号经过比较器后，比如通过带失调的比较器判断频率是否锁定，输出信号在经过一个延迟模块，输出锁频指示信号（LOL）。该延迟模块仅仅用于延迟电平信号的下降沿，并不延迟电平信号的上升沿，这有利于延长锁定时间。
参考图5，其是本发明CDR电路的鉴频器的工作时序图。本发明的延迟模块仅仅用于延迟下降沿，而不用于延迟上升沿。如图5所示，增加延迟后的z信号的上升沿并未受到延迟模块的影响，但其下降沿相比于传统方案有一定的延迟。
基于本发明的改进，这一延迟延长了锁频时间，增大了锁频范围。而z信号的上升沿并未受到影响，即本发明不会影响系统及时锁频，同时让锁相环路有更长的响应时间，跟踪锁相过程。
参考图6，其作为一个延迟电路图示例。延迟模块的输入信号（即z信号）作为或门的第一输入。此外，延迟模块的输入信号接入电阻的第一端，该电阻的第二端连接电容第一端，且作为所述或门的第二输入，而电容的第二端则接地。或门的输出信号，即下降沿被延迟、上升沿不被延迟的输入信号。
基于本发明上述技术方案，CDR电路环路锁定的鲁棒性将变得更强，CDR的锁定过程将更加稳定。
最后，本发明还披露一种芯片，该芯片包括前述任意一种CDR电路。举例地，该芯片是一种高速互联芯片。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (10)

1.一种时钟数据恢复电路，其输入包括时钟和数据，其包括鉴频环路和鉴相环路，且鉴频环路包括鉴频器，其特征在于：
所述鉴频器包括第一D触发器和第二D触发器，并且所述时钟作为第一D触发器的D端和第二D触发器的D端的输入，所述数据作为第一D触发器的CP端的输入，所述数据的反相数据作为第二D触发器的CP端的输入；
所述第一D触发器的Q输出端和所述第二D触发器的Q输出端分别作为与门的输入端；
所述与门的输出信号作为延迟模块的输入，通过延迟模块后，所述与门的输出信号的下降沿被延迟，所述与门的输出信号的上升沿未被延迟；
所述延迟模块输出延迟输出信号，所述延迟输出信号经过比较器后，输出锁频指示信号。
2.根据权利要求1所述的时钟数据恢复电路，其特征在于：
所述比较器为带失调的比较器。
3.根据权利要求1所述的时钟数据恢复电路，其特征在于：
所述延迟模块包括电阻、电容以及或门；
所述延迟模块的输入信号作为所述或门的第一输入；所述延迟模块的输入信号接入所述电阻的第一端，所述电阻的第二端连接所述电容的第一端，且作为所述或门的第二输入，且所述电容的第二端接地。
4.根据权利要求1所述的时钟数据恢复电路，其特征在于：
所述鉴频环路包括依次耦接的鉴频器、第一电荷泵和第一低通滤波器，第一低通滤波器的输出耦接至压控振荡器。
5.根据权利要求4所述的时钟数据恢复电路，其特征在于：
所述鉴相环路包括依次耦接的鉴相器、第二电荷泵和第二低通滤波器，第二低通滤波器的输出耦接至所述压控振荡器。
6.根据权利要求5所述的时钟数据恢复电路，其特征在于：
所述时钟是所述压控振荡器的输出时钟；
所述压控振荡器的输出时钟作为所述鉴频器的第一输入，也作为鉴相器的第一输入。
7.根据权利要求6所述的时钟数据恢复电路，其特征在于：
所述数据是待恢复输入数据；
所述鉴频器的第二输入为待恢复输入数据，所述鉴相器的第二输入也为待恢复输入数据。
8.根据权利要求5所述的时钟数据恢复电路，其特征在于：
所述压控振荡器的输出时钟经过分频后，作为所述鉴频器的第一输入。
9.根据权利要求5所述的时钟数据恢复电路，其特征在于：
所述压控振荡器的输出时钟经过分频后，作为所述鉴相器的第一输入。
10.一种芯片，其特征在于：
该芯片包括如权利要求1-9任一项所述的时钟数据恢复电路。
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