CN117558755A - 半导体结构及其形成方法 - Google Patents
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Abstract
一种半导体结构及其形成方法，半导体结构包括：衬底；鳍部，位于所述衬底上；介电层，位于所述鳍部的底部和所述衬底之间，且被所述鳍部覆盖。本发明在鳍部和衬底之间设置介电层，介电层有利于抑制源漏掺杂区之间的穿通，相应减小源漏掺杂区之间漏电流，从而能够改善短沟道效应的问题，进而提高了半导体结构的性能。
Description
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体工艺技术的逐步发展，半导体工艺节点遵循摩尔定律的发展趋势不断减小。为了适应工艺节点的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthresholdleakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。
因此，为了更好的适应器件尺寸按比例缩小的要求，半导体工艺逐渐开始从平面MOSFET向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应晶体管(Fin Field-Effect Transistor，FinFET)。FinFET中，栅极至少可以从两侧对超薄体(鳍部)进行控制，与平面MOSFET相比，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有集成电路制造具有更好的兼容性。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：衬底；鳍部，位于所述衬底上；介电层，位于所述鳍部的底部和所述衬底之间，且被所述鳍部覆盖。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供衬底；在所述衬底上形成分立的介电层；形成位于所述衬底上且覆盖所述介电层的鳍部。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，在鳍部和衬底之间设置介电层，介电层掩埋于鳍部中，有利于抑制源漏掺杂区之间的穿通，相应减小源漏掺杂区之间漏电流，从而能够改善短沟道效应的问题，进而提高了半导体结构的性能。
附图说明
图1是一种半导体结构的示意图；
图2是本发明半导体结构一实施例的结构示意图；
图3至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
鳍式场效应晶体管虽然能够很好的抑制短沟道效应，但目前半导体结构的性能仍有待提高。现结合一种半导体结构，分析其性能仍有待提高的原因。
参考图1，图1是一种半导体结构的示意图。
半导体结构包括：基底，包括衬底10以及凸立于衬底10上的鳍部20；隔离层30，位于鳍部20侧部的衬底10上，并覆盖鳍部20的部分侧壁，其中，鳍部20中被隔离层30露出的部分作为顶部鳍部22，被隔离层30覆盖的部分作为底部鳍部21。
为了进一步改善短沟道效应，一种方式是在底部鳍部21中(如图1中虚线框所示的位置处)形成防穿通(punch through)掺杂区，以抑制源漏掺杂区之间的穿通。
但是，被隔离层30覆盖的部分作为底部鳍部21，受到隔离层30的高度均一性的影响，容易导致器件性能的稳定性不佳；而且，受到离子注入工艺的掺杂剂量的影响，也容易导致器件性能的稳定性不佳。
为了解决技术问题，本发明实施例提供一种半导体结构，包括：衬底；鳍部，位于衬底上；介电层，位于鳍部的底部和衬底之间，且被鳍部覆盖。
本发明实施例在鳍部和衬底之间设置介电层，介电层掩埋于鳍部中，有利于抑制源漏之间的穿通，相应减小源漏之间漏电流，从而能够改善短沟道效应的问题，进而提高了半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明半导体结构一实施例的结构示意图。
半导体结构包括：衬底200；鳍部260，位于衬底200上；介电层240，位于鳍部260的底部和衬底200之间，且被鳍部260覆盖。
衬底200用于为半导体结构的形成提供工艺平台。
本实施例中，衬底200的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，衬底200包括用于形成鳍部的鳍部区200A。
半导体结构通常还包括横跨鳍部260的栅极结构、以及位于栅极结构两侧的鳍部中的源漏掺杂区，介电层240掩埋于鳍部260中，有利于抑制源漏掺杂区之间的穿通，相应减小源漏掺杂区之间漏电流，从而能够改善短沟道效应的问题，进而提高了半导体结构的性能。
具体地，半导体结构还包括：空气隙270，由鳍部260的底部和介电层240的表面围成。具体地，空气隙270由鳍部260和介电层240中未与鳍部260相接触的表面围成。
相比于介电材料，空气的介电常数更小，结合介电层240和空气隙270，有利于减小寄生电容，从而进一步提高半导体结构的性能。
本实施例中，介电层240的材料为非金属介电材料，从而能够与前段制程相兼容。
具体地，介电层240的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，介电层240的材料为氧化硅，氧化硅的介电常数较小。
需要说明的是，介电层240的厚度不宜过小，也不宜过大。如果介电层240的厚度过小，则容易导致介电层240用于改善短沟道效应的效果不佳；如果介电层240的厚度过大，则在形成鳍部260的过程中，鳍部260的材料难以在介电层240的顶部上方发生接触(merge)，从而增大鳍部260覆盖介电层240的难度，或者，即使鳍部260的材料在介电层240的顶部上方发生接触，但容易产生晶格错位的问题，或者，在隔离层280的厚度一定，且鳍部260和介电层240围成空气隙270的情况下，容易导致空气隙270的位置距离衬底200过远，从而对器件沟道产生不良影响。为此，本实施例中，介电层240的厚度为3nm至10nm。
本实施例中，介电层240位于鳍部区200A的衬底200上，从而能够被鳍部260覆盖。因此，在与鳍部260延伸方向相垂直的方向上，介电层240的宽度小于鳍部260的底部宽度。
本实施例中，鳍部260的底部宽度为第一宽度w1，介电层240的宽度为第二宽度w2，第二宽度w2和第一宽度w1的比值不宜过小，也不宜过大。如果第二宽度w2和第一宽度w1的比值过小，则容易导致介电层240用于改善短沟道效应的效果不佳；如果第二宽度w2和第一宽度w1的比值过大，则为了使得鳍部260能够覆盖介电层240，容易导致鳍部260的底部宽度过大，从而导致鳍部260在衬底200上的占用面积过大。为此，本实施例中，第二宽度w2和第一宽度w1的比值为1/4至1/3。
需要说明的是，本实施例中，介电层240形成在衬底200上，介电层240与形成所述半导体结构的工艺制程的兼容性较高，且介电层240的设置，对现有制程的影响较小。此外，介电层240形成在衬底200上，鳍部260覆盖介电层240，介电层240与衬底200之间的结合力较强，介电层240和鳍部260之间的结合力较强，有利于进一步提高半导体结构的良率。
本实施例中，半导体结构为鳍式场效应晶体管(FinFET)，靠近鳍部260顶部的部分高度的鳍部260用于提供鳍式场效应晶体管的沟道。
本实施例中，鳍部260选取能够在衬底200上进行生长的材料。具体地，鳍部260的材料包括硅、锗化硅、锗和Ⅲ-Ⅴ族半导体材料中的一种或多种，鳍部260的材料根据晶体管的沟道导电类型和性能需求而定。作为一种示例，鳍部260的材料为硅。
本实施例中，鳍部260具有有效高度。其中，有效高度指的是：鳍部260中用于作为沟道的部分的高度。
本实施例中，鳍部260包括底部鳍部260b以及位于底部鳍部260b上方的顶部鳍部260t，在与鳍部260延伸方向相垂直的方向上，底部鳍部260b的宽度大于顶部鳍部260t的宽度，且顶部鳍部260t的高度大于有效高度。
通过使底部鳍部260b的宽度大于顶部鳍部260t的宽度，使底部鳍部260b的宽度较大，从而提高底部鳍部260b的机械强度，进而降低底部鳍部260b发生倒塌的风险。
具体到本实施例中，由于鳍部260和介电层240围成空气隙270，也就是说，鳍部260底部的部分区域为中空，因此，增大底部鳍部260b的宽度，有利于弥补空气隙270对底部鳍部260b的机械强度的影响。
而且，介电层240被鳍部260所覆盖，而鳍部260通常通过对鳍部材料层进行图形化的方式形成，因此，增大底部鳍部260b的宽度，有利于在确保鳍部260能够覆盖介电层240的同时，降低在图形化鳍部材料层的过程中对套刻精度的要求，从而增大图形化鳍部材料层所采用的光刻工艺的工艺窗口。
此外，顶部鳍部260t的高度大于鳍部260的有效高度，从而避免宽度更大的底部鳍部260b用于作为沟道，因此，增大底部鳍部260b的宽度对器件性能的影响较小。
本实施例中，鳍部260的底部宽度为第一宽度w1，鳍部260的中间宽度为第三宽度w3，为了使得提高底部鳍部260b的机械强度的效果较佳，第一宽度w1和第三宽度w3的比值大于1/3。其中，中间宽度为鳍部260的二分之一高度位置处的宽度。
本实施例中，底部鳍部260b的顶面和顶部鳍部260t的底面相接触。具体地，底部鳍部260b和顶部鳍部260t为一体结构。
本实施例中，半导体结构还包括：隔离层280，位于鳍部260侧部的衬底200上，并覆盖鳍部260的部分侧壁。
在一个具体实施例中，隔离层280覆盖底部鳍部260b以及部分高度的顶部鳍部260t。
隔离层280用于实现不同器件之间的电隔离。具体地，隔离层280为浅沟槽隔离(STI)结构。
隔离层280的材料为绝缘材料。作为一种示例，隔离层280的材料为氧化硅。氧化硅具有较好的绝缘性，且氧化硅产生的应力也较小，有利于提高工艺可靠性。在其他实施例中，隔离层的材料还可以为氮氧化硅等适用的绝缘材料。
需要说明的是，被隔离层280露出的鳍部260作为有效鳍部(未标示)，有效鳍部用于提供晶体管的沟道，有效鳍部的高度即为鳍部260的有效高度。隔离层280还覆盖部分高度的顶部鳍部260t，从而确保宽度更大的底部鳍部260b能够被掩埋于隔离层280中。
需要说明的是，介电层240顶部至隔离层280顶部的距离d不宜过小，也不宜过大。如果介电层240顶部至隔离层280顶部的距离d过小，则容易导致隔离层280的厚度过小，从而容易增大栅极结构产生漏电的概率；如果介电层240顶部至隔离层280顶部的距离d过大，则容易导致源漏掺杂区至介电层240的距离过大，从而容易导致介电层240用于改善短沟道效应的效果不佳。为此，本实施例中，介电层240顶部至隔离层280顶部的距离d为10nm至15nm。
还需要说明的是，被隔离层280露出的鳍部260作为有效鳍部，由于介电层240顶部至隔离层280顶部的距离d不会过大，且介电层240的厚度也不会过大，因此通过合理控制介电层240顶部至隔离层280顶部的距离d、以及介电层240的厚度，使得介电层240位于隔离层280中，从而降低介电层240占据部分器件沟道的概率，同理，在存在空气隙270的情况下，也有利于降低空气隙270位于有效鳍部中的概率，从而使得有效鳍部作为沟道的作用得到保障。
图3至图8是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图3，提供衬底100。
衬底100用于为半导体结构的形成提供工艺平台。
本实施例中，衬底100的材料为硅。在其他实施例中，衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，衬底还能够为绝缘体上的硅基底或者绝缘体上的锗基底等其他类型的基底。
本实施例中，衬底100包括鳍部区100A，鳍部区100A用于形成鳍部。
结合参考图3至图5，在衬底100上形成分立的介电层140。
在半导体结构的形成过程中，通常还形成横跨鳍部的栅极结构、以及位于栅极结构两侧的鳍部中的源漏掺杂区，后续形成位于衬底100上且覆盖介电层140的鳍部，介电层140掩埋于鳍部中，有利于抑制源漏掺杂区之间的穿通，相应减小源漏掺杂区之间漏电流，从而能够改善短沟道效应的问题，进而提高了半导体结构的性能。
本实施例中，介电层140的材料为非金属介电材料，从而能够与前段制程相兼容。
具体地，介电层140的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。作为一种示例，介电层140的材料为氧化硅，氧化硅的介电常数较小。
需要说明的是，介电层140的厚度不宜过小，也不宜过大。如果介电层140的厚度过小，则容易导致介电层140用于改善短沟道效应的效果不佳；如果介电层140的厚度过大，则后续形成鳍部的过程中，鳍部的材料难以在介电层140的顶部上方发生接触(merge)，从而增大鳍部覆盖介电层140的难度，或者，即使鳍部的材料在介电层140的顶部上方发生接触，但容易产生晶格错位的问题，或者，在隔离层的厚度一定，且鳍部和介电层140围成空气隙的情况下，容易导致空气隙的位置距离衬底100过远，从而对器件沟道产生不良影响。为此，本实施例中，介电层140的厚度为3nm至10nm。
本实施例中，介电层140形成于鳍部区100A的衬底100上，从而使得介电层140能够被后续形成的鳍部覆盖。因此，在与鳍部260延伸方向相垂直的方向上，介电层140的宽度小于鳍部的底部宽度。
本实施例中，鳍部的底部宽度为第一宽度，介电层240的宽度为第二宽度w2，第二宽度w2和第一宽度的比值不宜过小，也不宜过大。如果第二宽度w2和第一宽度的比值过小，则容易导致介电层240用于改善短沟道效应的效果不佳；如果第二宽度w2和第一宽度的比值过大，则为了使得鳍部能够覆盖介电层240，容易导致鳍部的底部宽度过大，从而导致鳍部在衬底100上的占用面积过大。为此，本实施例中，第二宽度w2和第一宽度的比值为1/4至1/3。
具体地，形成介电层140的步骤包括：如图3所示，形成覆盖衬底100的介电材料层110；图形化介电材料层110，形成分立设置于衬底100上的介电层140。
作为一种示例，采用各向异性的干法刻蚀工艺，图形化介电材料层110，以提高介电层140的剖面形貌质量和尺寸精度。
如图3所示，图形化介电材料层110之前，还包括：形成覆盖介电材料层110的掩膜材料层(未标示)。
本实施例中，掩膜材料层包括由下而上依次堆叠的抗反射涂层120以及光刻胶层130。
抗反射涂层120用于提高曝光均匀性，以保障图形转移的精度。
作为一种示例，抗反射涂层120的材料为Si-ARC。Si-ARC层有利于增加光刻工艺过程中的曝光景深(DOF)，有利于提高曝光均匀性，而且，Si-ARC层中富含硅，因此还有利于提高抗反射涂层120的硬度，从而有利于进一步提高图形的转移精度。
相应的，图形化光刻胶层130后，以图形化后的光刻胶层130为掩膜，依次图形化抗反射涂层120和介电材料层110。
本实施例中，采用双层结构的掩膜材料层，有利于简化工艺步骤，提高制造效率。
如图4所示，作为一种示例，在图形化介电材料层110后，图形化后的剩余光刻胶层130被去除，介电层140顶部的剩余抗反射涂层120被保留。
相应的，如图5所示，形成介电层140后，形成方法还包括：去除剩余的抗反射涂层120。
可以理解的是，即使在图形化介电材料层110的过程中，图形化后的剩余光刻胶层130被去除，图形化后的剩余抗反射涂层120仍能够继续起到掩膜的作用。
需要说明的是，形成介电层140后，形成鳍部之前，还包括：对衬底100进行预清洗处理。
预清洗处理用于去除衬底100表面的自然氧化层和/或杂质，从而为后续形成鳍部提供良好界面。
本实施例中，预清洗处理的工艺包括SiCoNi刻蚀工艺，SiCoNi刻蚀工艺采用的反应气体包括H2和NF3。SiCoNi刻蚀工艺具有较佳的各向同性刻蚀特性，有利于快速去除衬底100表面的自然氧化层和/或杂质。而且，SiCoNi刻蚀工艺的刻蚀量易于控制，这有利于在确保去除自然氧化层和/或杂质的效果较佳的同时，减小对介电层140的损伤，从而使得介电层140的作用得到保障。
在其他实施例中，根据工艺需求，也可以采用氢氟酸湿法清洗的方式进行预清洗处理。
需要说明的是，本实施例中，介电层140形成在衬底100上，介电层140与形成所述半导体结构的工艺制程的兼容性较高，且介电层140的设置，对现有制程的影响较小。
此外，介电层140形成在衬底上，且后续形成位于衬底100上且覆盖介电层140的鳍部，介电层140与衬底100之间的结合力较强，介电层140和鳍部之间的结合力较强，有利于进一步提高半导体结构的良率。
结合参考图6和图7，形成位于衬底100上且覆盖介电层140的鳍部160。
本实施例中，半导体结构为鳍式场效应晶体管，靠近鳍部160顶部的部分高度的鳍部160用于提供鳍式场效应晶体管的沟道。
本实施例中，鳍部160具有有效高度。其中，有效高度指的是：鳍部160中用于作为沟道的部分的高度。
本实施例中，鳍部160选取能够在衬底100上进行生长的材料。
具体地，鳍部160的材料包括硅、锗化硅、锗和Ⅲ-Ⅴ族半导体材料中的一种或多种，鳍部160的材料根据晶体管的沟道导电类型和性能需求而定。作为一种示例，鳍部160的材料为硅。
本实施例中，形成鳍部160的步骤中，鳍部160的底部和介电层140的表面围成空气隙170。具体地，空气隙170由鳍部160和介电层140中未与鳍部160相接触的表面围成。
相比于介电材料，空气的介电常数更小，结合介电层140和空气隙170，有利于减小寄生电容，从而进一步提高半导体结构的性能。
本实施例中，形成鳍部160的步骤包括：在衬底100和介电层140上方形成鳍部材料层150；图形化鳍部材料层150，形成位于衬底100上且覆盖介电层140的鳍部160。
鳍部材料层150用于形成鳍部。
具体地，形成鳍部材料层150的步骤包括：选择性地在介电层140露出的衬底100上形成鳍部材料层150，介电层140四周的鳍部材料层150在介电层140的顶部上方发生接触，以覆盖介电层140的顶部。
介电层140形成在鳍部区100A的衬底100上，并未完全覆盖衬底100，因此仍能够以介电层140露出的衬底100作为生长基础来形成鳍部材料层150，相应的，介电层140的设置，对鳍部材料层150的形成影响较小。
由于鳍部材料层150选择性地形成在介电层140露出的衬底100上，则在鳍部材料层150的形成过程中，当鳍部材料层150的生长厚度大于介电层140的厚度时，则在继续生长的过程中，鳍部材料层150会向各个方向生长，因此，介电层140四周的鳍部材料层150能够在介电层140的顶部上方发生接触。
本实施例中，选择性地在介电层140露出的衬底100上形成鳍部材料层150的步骤中，鳍部材料层150和介电层140的表面围成空气隙170。
由于介电层140四周的鳍部材料层150在介电层140的顶部上方发生接触，因此，在鳍部材料层150未完全覆盖介电层140的顶部之前，介电层140四周的鳍部材料层150通常会先在介电层140的顶部上方发生接触，从而易于形成空气隙170。
因此，选择性地在介电层140露出的衬底100上形成鳍部材料层150，易于形成空气隙170。
相应的，图形化鳍部材料层150的步骤中，鳍部160的底部和介电层140之间的空气隙170被保留。
本实施例中，选择性地在介电层140露出的衬底100上形成鳍部材料层150的步骤包括：在衬底100上外延生长鳍部材料层150，且在外延生长的过程中向反应腔室中通入氢气。
鳍部材料层150能够在衬底100上进行外延生长，而难以在介电材料上进行外延生长，从而能够选择性地形成在介电层140露出的衬底100上。
而且，通过选择性外延生长法得到的薄膜纯度高、缺陷少，有利于提高鳍部材料层150的形成质量，从而有利于提高半导体结构的性能。
此外，在外延生长的过程中向反应腔室中通入氢气，有利于在外延生长的过程中，减少鳍部材料层150中的缺陷(例如，晶格缺陷或者孔洞缺陷)，从而提高鳍部材料层150的形成质量，相应提高了鳍部160的质量和性能。
需要说明的是，外延生长的工艺温度不宜过低，也不宜过高。如果外延生长工艺的工艺温度过低，则容易导致生长速率过慢，不利于提高制造效率；如果外延生长工艺的工艺温度过高，则容易增大已形成膜层的晶格被破坏的概率，从而影响其他膜层的质量和性能，例如，容易对介电层140用于改善短沟道效应的作用产生不良影响。为此，本实施例中，外延生长工艺的工艺温度为700摄氏度至900摄氏度。
本实施例中，在形成鳍部材料层150后，还包括：对鳍部材料层150进行平坦化处理。
介电层140和衬底100之间具有顶面高度差，因此，对鳍部材料层160进行平坦化处理，有利于减小介电层140的存在对鳍部材料层150的顶面平坦度的影响，从而提高鳍部材料层150的顶面平坦度。
具体地，平坦化处理的工艺为化学机械研磨工艺。
本实施例中，图形化鳍部材料层150的步骤中，鳍部160包括底部鳍部160b以及位于底部鳍部160b上方的顶部鳍部160t，在与鳍部160延伸方向相垂直的方向上，底部鳍部160b的宽度大于顶部鳍部160t的宽度，且顶部鳍部160t的高度大于有效高度。
通过使底部鳍部160b的宽度大于顶部鳍部160t的宽度，使底部鳍部160b的宽度较大，从而提高底部鳍部160b的机械强度，进而降低底部鳍部260b发生倒塌的风险。
具体到本实施例中，由于鳍部160和介电层140围成空气隙170，也就是说，鳍部160底部的部分区域为中空，因此，增大底部鳍部160b的宽度，有利于弥补空气隙170对底部鳍部160b的机械强度的影响。
而且，介电层140被鳍部160所覆盖，因此，增大底部鳍部160b的宽度，有利于在确保鳍部160能够覆盖介电层140的同时，降低在图形化鳍部材料层150的过程中对套刻精度的要求，从而增大图形化鳍部材料层150所采用的光刻工艺的工艺窗口。
此外，顶部鳍部160t的高度大于鳍部160的有效高度，从而避免宽度更大的底部鳍部160b用于作为沟道，因此，增大底部鳍部160b的宽度对器件性能的影响较小。
本实施例中，鳍部160的底部宽度为第一宽度w1，鳍部160的中间宽度为第三宽度w3，为了使得提高底部鳍部160b的机械强度的效果较佳，第一宽度w1和第三宽度w3的比值大于1/3。其中，中间宽度为鳍部160的二分之一高度位置处的宽度。
本实施例中，底部鳍部160b的顶面和顶部鳍部160t的底面相接触。具体地，底部鳍部160b和顶部鳍部160t为一体结构。
具体地，图形化鳍部材料层150的步骤包括：对预设部分厚度的鳍部材料层150进行第一刻蚀，形成顶部鳍部160t，预设部分厚度的值大于有效高度的值；调节刻蚀参数，对顶部鳍部160t露出的剩余厚度的鳍部材料层150进行第二刻蚀，形成位于顶部鳍部160t下方的底部鳍部160b，底部鳍部160b的宽度大于顶部鳍部160t的宽度。
通过调节刻蚀参数的方式来调整底部鳍部160b的宽度，可以省去额外形成掩膜层的步骤，从而简化图形化鳍部材料层150的工艺步骤。
可以理解的是，在刻蚀鳍部材料层150时，能够通过调节干法刻蚀工艺的刻蚀参数，从而在沿鳍部160的高度方向上，调节鳍部160的各高度位置处的宽度。例如，可以调节偏置电压和气体流量中的一种或多种。
参考图8，形成方法还包括：在鳍部160侧部的衬底100上形成隔离层180，隔离层180覆盖鳍部160的部分侧壁。
在一个具体实施例中，隔离层180覆盖底部鳍部160b以及部分高度的顶部鳍部160t。
隔离层180用于实现不同器件之间的电隔离。具体地，隔离层180为浅沟槽隔离)结构。
隔离层180的材料为绝缘材料。作为一种示例，隔离层180的材料为氧化硅。氧化硅具有较好的绝缘性，且氧化硅产生的应力也较小，有利于提高工艺可靠性。在其他实施例中，隔离层的材料还可以为氮氧化硅等适用的绝缘材料。
需要说明的是，被隔离层180露出的鳍部160作为有效鳍部(未标示)，有效鳍部的高度即为鳍部160的有效高度，隔离层180还覆盖部分高度的顶部鳍部160t，从而确保宽度更大的底部鳍部160b能够被掩埋于隔离层180中。
需要说明的是，介电层140顶部至隔离层180顶部的距离d不宜过小，也不宜过大。如果介电层140顶部至隔离层180顶部的距离d过小，则容易导致隔离层180的厚度过小，从而容易增大栅极结构产生漏电的概率；如果介电层140顶部至隔离层180顶部的距离d过大，则容易导致源漏掺杂区至介电层140的距离过大，从而容易导致介电层140用于改善短沟道效应的效果不佳。为此，本实施例中，介电层140顶部至隔离层180顶部的距离d为10nm至15nm。
还需要说明的是，被隔离层180露出的鳍部160作为有效鳍部，由于介电层140顶部至隔离层180顶部的距离d不会过大，且介电层140的厚度也不会过大，因此通过合理控制介电层140顶部至隔离层180顶部的距离d、以及介电层140的厚度，使得介电层140位于隔离层180中，从而降低介电层140占据部分器件沟道的概率，同理，在存在空气隙170的情况下，也有利于降低空气隙170位于有效鳍部中的概率，从而使得有效鳍部作为沟道的作用得到保障。
此外，本实施例中，为了增大形成介电层140和鳍部160的工艺窗口，在形成介电层140的步骤中，沿鳍部的延伸方向，相邻鳍部区100A的介电层相连，在形成鳍部160的步骤中，沿鳍部的延伸方向，相邻鳍部区100A的鳍部160相连。相应的，形成鳍部160后，形成方法还包括：进行鳍切处理，用于沿鳍部160的延伸方向，去除相邻鳍部区100A之间的鳍部160和介电层140。
在其他实施例中，在形成介电层的步骤中，介电层也可以仅形成在鳍部区的衬底上。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体结构，其特征在于，包括：
衬底；
鳍部，位于所述衬底上；
介电层，位于所述鳍部的底部和所述衬底之间，且被所述鳍部覆盖。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：空气隙，由所述鳍部的底部和所述介电层的表面围成。
3.如权利要求1所述的半导体结构，其特征在于，所述鳍部的底部宽度为第一宽度，所述介电层的宽度为第二宽度，所述第二宽度和第一宽度的比值为1/4至1/3。
4.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：隔离层，位于所述鳍部侧部的衬底上，并覆盖所述鳍部的部分侧壁；所述介电层顶部至所述隔离层顶部的距离为10nm至15nm。
5.如权利要求1～4中任一项所述的半导体结构，其特征在于，所述鳍部具有有效高度；所述鳍部包括底部鳍部以及位于所述底部鳍部上的顶部鳍部，所述底部鳍部的宽度大于所述顶部鳍部的宽度，且所述顶部鳍部的高度大于所述有效高度；
所述半导体结构还包括：隔离层，位于所述鳍部侧部的衬底上，并覆盖所述底部鳍部以及部分高度的顶部鳍部。
6.如权利要求5所述的半导体结构，其特征在于，所述鳍部的底部宽度为第一宽度，所述鳍部的中间宽度为第三宽度，所述第一宽度和第三宽度的比值大于1/3；其中，所述中间宽度为所述鳍部的二分之一高度位置处的宽度。
7.如权利要求1～4中任一项所述的半导体结构，其特征在于，所述鳍部的材料包括硅、锗化硅、锗和Ⅲ-Ⅴ族半导体材料中的一种或多种。
8.如权利要求1～4中任一项所述的半导体结构，其特征在于，所述介电层的材料为非金属介电材料，所述介电层的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。
9.如权利要求1～4中任一项所述的半导体结构，其特征在于，所述介电层的厚度为3nm至10nm。
10.一种半导体结构的形成方法，其特征在于，包括：
提供衬底；
在所述衬底上形成分立的介电层；
形成位于所述衬底上且覆盖所述介电层的鳍部。
11.如权利要求10所述的半导体结构的形成方法，其特征在于，形成位于所述衬底上且覆盖所述介电层的鳍部的步骤中，所述鳍部的底部和所述介电层的表面围成空气隙。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述鳍部的步骤包括：选择性地在所述介电层露出的衬底上形成鳍部材料层，所述介电层四周的鳍部材料层在所述介电层的顶部上方发生接触，且所述鳍部材料层和所述介电层的表面围成空气隙；
图形化所述鳍部材料层，形成位于所述衬底上且覆盖所述介电层的鳍部，所述鳍部的底部和所述介电层之间的空气隙被保留。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，选择性地在所述介电层露出的衬底上形成鳍部材料层的步骤包括：在所述衬底上外延生长鳍部材料层，且在所述外延生长的过程中向反应腔室中通入氢气。
14.如权利要求12所述的半导体结构的形成方法，其特征在于，在图形化所述鳍部材料层之前，还包括：对所述鳍部材料层进行顶部平坦化处理。
15.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述衬底上形成分立的介电层后，形成所述鳍部之前，还包括：对所述衬底进行预清洗处理。
16.如权利要求15所述的半导体结构的形成方法，其特征在于，所述预清洗处理的工艺包括SiCoNi刻蚀工艺，所述SiCoNi刻蚀工艺采用的反应气体包括H2和NF3。
17.如权利要求10所述的半导体结构的形成方法，其特征在于，在所述衬底上形成分立的介电层的步骤包括：形成覆盖所述衬底的介电材料层；图形化所述介电材料层，形成分立设置于所述衬底上的介电层。
18.如权利要求10所述的半导体结构的形成方法，其特征在于，所述鳍部材料层用于形成鳍部，且所述鳍部具有有效高度；
形成位于所述衬底上且覆盖所述介电层的鳍部的步骤中，所述鳍部包括底部鳍部以及位于所述底部鳍部上的顶部鳍部，所述底部鳍部的宽度大于所述顶部鳍部的宽度，且所述顶部鳍部的高度大于所述有效高度；
所述形成方法还包括：在所述鳍部侧部的衬底上形成隔离层，所述隔离层覆盖所述底部鳍部以及部分高度的顶部鳍部。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，形成所述鳍部的步骤包括：在所述衬底和所述介电层上方形成鳍部材料层；
图形化所述鳍部材料层，包括：对预设部分厚度的所述鳍部材料层进行第一刻蚀，形成顶部鳍部，所述预设部分厚度的值大于所述有效高度的值；调节刻蚀参数，对所述顶部鳍部露出的剩余厚度的所述鳍部材料层进行第二刻蚀，形成位于所述顶部鳍部下方的底部鳍部，且所述底部鳍部的宽度大于所述顶部鳍部的宽度。
20.如权利要求10所述的半导体结构的形成方法，其特征在于，所述衬底包括用于形成鳍部的鳍部区；
在所述衬底上形成分立的介电层的步骤中，沿所述鳍部的延伸方向，相邻鳍部区的介电层相连；
形成所述鳍部的步骤中，沿所述鳍部的延伸方向，相邻鳍部区的鳍部相连；
形成所述鳍部后，所述形成方法还包括：进行鳍切处理，用于沿所述鳍部的延伸方向，去除相邻鳍部区之间的鳍部和介电层。
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