CN117542398A - 移位寄存器、栅极驱动电路及显示装置 - Google Patents

Abstract

本公开提供一种移位寄存器、栅极驱动电路及显示装置，属于显示技术领域。本公开的移位寄存器中，第一输入子电路被配置为响应于第一时钟信号，将输入信号传输至第一控制节点；第二输入子电路被配置为响应于第一时钟信号，将第二电平信号传输至第二控制节点；第一输出子电路被配置为响应于第一控制节点的电压，将第二时钟信号传输至第一输出信号线；第二输出子电路被配置为响应于第二控制节点的电压，将第一电平信号传输至第一输出信号线；选通子电路被配置为响应于选通信号，将第三电平信号或第二时钟信号传输至第二输出信号线；第三电平信号与第一电平信号的极性相同，且第三电平信号的电压小于第一电平信号的电压。

Description

移位寄存器、栅极驱动电路及显示装置

技术领域

本公开属于显示技术领域，具体涉及一种移位寄存器、栅极驱动电路及显示装置。

背景技术

随着显示技术的不断发展，近些年的显示器发展逐渐呈现出了高集成度，低成本的发展趋势。其中一项非常重要的技术就是阵列基板行驱动(Gate Driver on Array，GOA)技术的量产化的实现。

利用GOA技术将薄膜晶体管(Thin Film Transistor，TFT)组成的移位寄存器电路集成在显示面板的阵列基板上以形成对显示面板的扫描驱动，从而可以省掉栅极驱动集成电路部分，其不仅可以从材料成本和制作工艺两方面降低产品成本，而且显示基板可以做到显示面板窄边框的美观设计。

发明内容

本公开旨在至少解决现有技术中存在的技术问题之一，提供了一种移位寄存器、栅极驱动电路及显示装置。

第一方面，本公开实施例提供了一种移位寄存器，其中，所述移位寄存器包括：第一输入子电路、第二输入子电路、第一控制子电路、第二控制子电路、第一输出子电路、第二输出子电路和选通子电路；

所述第一输入子电路被配置为响应于第一时钟信号，将输入信号传输至第一控制节点；

所述第二输入子电路被配置为响应于第一时钟信号，将第二电平信号传输至第二控制节点；

所述第一控制子电路被配置为响应于第二控制节点的电压和第二时钟信号，将第一电平信号传输至第一控制节点；

所述第二控制子电路被配置为响应于第一控制节点的电压，将第一时钟信号传输至第二控制节点；

所述第一输出子电路被配置为响应于第一控制节点的电压，将第二时钟信号传输至第一输出信号线；

所述第二输出子电路被配置为响应于第二控制节点的电压，将第一电平信号传输至第一输出信号线；

所述选通子电路被配置为响应于选通信号，将第三电平信号或第二时钟信号传输至第二输出信号线；所述第三电平信号与所述第一电平信号的极性相同，且所述第三电平信号的电压小于所述第一电平信号的电压。

在一些实施例中，所述第一输入子电路包括：第一晶体管；

所述第一晶体管的控制极连接第一时钟信号线，第一极连接输入信号线，第二极连接第一控制节点。

在一些实施例中，所述第二输入子电路包括：第二晶体管；

所述第二晶体管的控制极连接第一时钟信号线，第一极连接第二电平信号线，第二极连接第二控制节点。

在一些实施例中，所述第一控制子电路包括：第三晶体管和第四晶体管；

所述第三晶体管的控制极连接第二控制节点，第一极连接第一电平信号线，第二极连接所述第四晶体管的第一极；

所述第四晶体管的控制极连接第二时钟信号线，第一极连接所述第三晶体管的第二极，第二极连接第一控制节点。

在一些实施例中，所述第二控制子电路包括：第五晶体管；

所述第五晶体管的控制极连接第一控制节点，第一极连接第一时钟信号线，第二极连接第二控制节点。

在一些实施例中，所述第一输出子电路包括：第六晶体管、第七晶体管和第一电容；

所述第六晶体管的控制极连接第二电平信号线，第一极连接第一控制节点，第二极连接所述第七晶体管的控制极和所述第一电容的一端；

所述第七晶体管的控制极连接所述第六晶体管的第二极和所述第一电容的一端，第一极连接第二时钟信号线，第二极连接第一输出信号线；

所述第一电容的一端连接所述第六晶体管的第二极和所述第七晶体管的控制极，另一端连接第一输出信号线。

在一些实施例中，所述第二输出子电路包括：第八晶体管和第二电容；

所述第八晶体管的控制极连接第二控制节点，第一极连接第一电平信号线，第二极连接第一输出信号线；

所述第二电容的一端连接第二控制节点，另一端连接第一电平信号线。

在一些实施例中，本级所述移位寄存器的所述第一输出信号线连接下一级所述移位寄存器的输入信号线。

在一些实施例中，所述选通子电路包括：第九晶体管和第十晶体管；所述第九晶体管和所述第十晶体管的类型不同；

所述第九晶体管的控制极连接选通信号线，第一极连接第三电平信号线，第二极连接第二输出信号线；

所述第十晶体管的控制极连接选通信号线，第一极连接第一输出信号线，第二极连接第二输出信号线。

在一些实施例中，所述第二输出信号线连接像素电路中的第一扫描信号线。

第二方面，本公开实施例提供了一种栅极驱动电路，其特征在于，所述栅极驱动电路包括级联的多个如上述提供的移位寄存器；

本级所述移位寄存器的输入信号线连接上一级所述移位寄存器的第一输出信号线。

第三方面，本公开实施例提供了一种显示装置，其特征在于，所述显示装置包括如上述提供的栅极驱动电路。

第四方面，本公开实施例提供了一种移位寄存器的驱动方法，所述移位寄存器的驱动方法包括：

第一阶段：第一时钟信号和输入信号均为第二电平信号，第二时钟信号为第一电平信号，第一输入子电路和第二输入子电路在第一时钟信号的控制下，分别向第一控制节点和第二控制节点写入第二电平信号；第一输出子电路在第一控制节点的电压控制下，第二输出子电路在第二节点的电压控制下，均向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路；其中，所述第一电平信号为无效电平信号，所述第二电平信号为有效电平信号，所述第三电平信号与所述第一电平信号的极性相同，且所述第三电平信号的电压小于所述第一电平信号的电压；

第二阶段：第一时钟信号和输入信号均为第一电平信号，第二时钟信号为第二电平信号，第一输出子电路利用自举效应，向第一输出信号线输出第二电平信号；选通子电路在选通信号的控制下，将第二时钟信号经过第二输出信号线传输至像素电路；

第三阶段：第一时钟信号为第二电平信号，输入信号和第二时钟信号均为第一电平信号，第一输入子电路和第二输入子电路在第一时钟信号的控制下，分别向第一控制节点和第二控制节点写入第一电平信号和第二电平信号；第二输出子电路在第二控制节点的电压控制下，向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路；

第四阶段：第一时钟信号和输入信号均为第一电平信号，第二时钟信号为第二电平信号，第二输出子电路在第二控制节点的电压控制下，向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路；

第五阶段：第一时钟信号为第二电平信号，输入信号和第二时钟信号均为第一电平信号，第一输入子电路和第二输入子电路在第一时钟信号的控制下，分别向第一控制节点和第二控制节点写入第一电平信号和第二电平信号；第二输出子电路在第二控制节点的电压控制下，向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路。

附图说明

图1为一种示例性的显示面板的结构示意图。

图2为图1所示的显示面板中的一种示例性像素电路的结构示意图。

图3a为图2所示的像素电路在显示刷新帧时的时序图。

图3b为图2所示的像素电路在保持帧时的时序图。

图4为本公开实施例提供的一种移位寄存器的结构示意图。

图5为图4所示的移位寄存器的时序图。

图6为本公开实施例提供的另一种移位寄存器的结构示意图。

具体实施方式

为使本领域技术人员更好地理解本公开的技术方案，下面结合附图和具体实施方式对本公开作进一步详细描述。

除非另外定义，本公开使用的技术术语或者科学术语应当为本公开所属领域内具有一般技能的人士所理解的通常意义。本公开中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。同样，“一个”、“一”或者“该”等类似词语也不表示数量限制，而是表示存在至少一个。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接，而是可以包括电性的连接，不管是直接的还是间接的。“上”、“下”、“左”、“右”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。

在此需要说明的是，本公开实施例中采用的晶体管均可以为薄膜晶体管或场效应管或其他特性相同的器件。在本实施例中，每个晶体管的漏极和源极的耦接方式可以互换，因此，本公开实施例中各晶体管的漏极、源极实际是没有区别的。这里，仅仅是为了区分晶体管除控制极(即栅极)之外的两极，而将其中一极称为漏极，另一极称为源极。本公开实施例中移位寄存器中采用的薄膜晶体管均为P型晶体管。其控制极可以是栅极，第一极可以是源极，第二极可以是漏极。对于P型晶体管而言，栅极输入低电平信号时，源极和漏极之间导通，栅极输入高电平信号时，源极和漏极之间关闭。对于N型晶体管，其工作原理相反，其工作原理将不再进行详述，可以理解的是，N型晶体管组成的移位寄存器也在本公开实施例所保护的范围之内。

在本公开实施例中，第一电平信号是指高电平信号，第二电平信号是指低电平信号，第一时钟信号和第二时钟信号均为具有一定占空比的脉冲信号，其中第一时钟信号中的高电平信号与第二时钟信号的低电平信号相对应，在同一阶段，第一时钟信号和第二时钟信号的电压极性相反。第三电平信号为与第一电平信号极性相同的信号，即第三电平信号为高电平信号。

由于LTPO显示面板可以实现超刷新频率显示，目前已经广泛应用于各个领域。图1为一种示例性的显示面板的结构示意图，如图1所示，该显示面板具有显示区、设置于显示区至少一侧的侧周边区；显示面板包括：位于显示区阵列排布的多个像素单元101、位于周边区的多个移位寄存器102和选通电路103；每个移位寄存器102通过选通电路103与一行像素单元101连接。

选通电路103连接选通信号线GE，可以通过控制选通信号来不同显示区域的移位寄存器102中的输出信号在一定时间内是否进入显示区中的像素单元101，来控制各个显示区域的刷新频率。显示区划分有第一动态显示区A1、第二动态显示区A2和第三动态显示区A3，其中，第一动态显示区A1中的像素单元101的刷新频率可以为120Hz，可以保持高频刷新，第二动态显示区A2中的像素单元101的刷新频率可以为40Hz，可以保持低频刷新，第三动态显示区A3中的像素单元101的刷新频率可以为120Hz，可以保持高频刷新，从而实现分区变频显示，以节约能耗。在此需要说明的是，此处的一个显示周期具体可以为1秒，第一动态显示区A1和第三动态显示区A3在1秒内可以显示120帧显示画面，第二动态显示区A2在1秒内可以显示40帧显示画面，静态保持区A3在1秒内可以显示1帧显示画面。其中各个显示区域的刷新频率也可以根据需要进行设置，将不再进行一一列举。

像素单元101中设置有像素电路，像素电路可以采用7T1C(7个薄膜晶体管和1个存储电容)或8T1C(8个薄膜晶体管和1个存储电容)的电路结构。由于8T1C的电路结构具有第三初始刷信号进行调节，具有更佳优良的频率切换效果和避免闪烁的效果，一般采用8T1C的电路结构。

图2为图1所示的显示面板中的一种示例性像素电路的结构示意图，如图2所示，该像素电路包括：第一初始化晶体管T1、阈值补偿晶体管T2、驱动晶体管T3、数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6、第二初始化晶体管T7、第三初始化晶体管T8、存储电容Cst和发光器件OLED。

驱动晶体管T3的栅极连接第一节点N1，源极连接第二节点N2，漏极连接第三节点N3。数据写入晶体管T4的栅极连接第一扫描信号线Gate-P，源极连接数据信号线Vdata，漏极连接第二节点N2。阈值补偿晶体管T2的栅极连接第二扫描信号线Gate-N，源极连接第三节点N3，漏极连接第一节点N1。存储电容Cst的一端连接第一节点N1，另一端连接第一电源信号线VDD。第一发光控制晶体管T5的栅极连接发光控制信号线EM，源极连接第一电源信号线VDD，漏极连接第二节点N2。第二发光控制晶体管T6的栅极连接发光控制信号线EM，源极连接第三节点N3，漏极连接发光器件OLED的阳极。第一初始化晶体管T1的栅极连接第一复位信号线H-Reset，源极连接第一初始化信号线Vinit1，漏极连接第三节点N3。第二初始化晶体管T7的栅极连接第二复位信号线P-Reset，源极连接第二初始化信号线Vinit2，漏极连接发光器件OLED的阳极。第三初始化晶体管T8的栅极连接第三复位信号线P-Reset，源极连接第三初始化信号线Vinit3，漏极连接第二节点N2。发光器件OLED的阳极连接第二发光控制晶体管T6的漏极，阴极连接第二电源信号线VSS。

其中，阈值补偿晶体管T2为N型晶体管，例如，阈值补偿晶体管T2可以为N型金属氧化物薄膜晶体管，金属氧化物薄膜晶体管具有较小的漏电流，从而可以避免发光阶段，第一节点N通过阈值补偿晶体管T2发生漏电。同时，第一初始化晶体管T1、驱动晶体管T3、数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6、第二初始化晶体管T7、第三初始化晶体管T8为P型晶体管，例如，第一初始化晶体管T1、驱动晶体管T3、数据写入晶体管T4、第一发光控制晶体管T5、第二发光控制晶体管T6、第二初始化晶体管T7、第三初始化晶体管T8为P型低温多晶硅薄膜晶体管，低温多晶硅薄膜晶体管具有较高的载流子迁移率，从而有利于实现高分辨率、高反应速度、高像素密度、高开口率的显示面板。第一初始化信号线Vinit1、第二初始化信号线Vinit2、第三初始化信号线Vinit3可以根据实际情况输出相同或者不同的电压信号。

图3a为图2所示的像素电路在显示刷新帧时的时序图，图3b为图2所示的像素电路在保持帧时的时序图，下面结合图3a和图3b对图2所示的像素电路的工作原理进行进一步描述。

如图3a所示，在刷新帧时间内，第一复位信号线H-Reset输出低电平信号，第一初始化晶体管T1导通，第一初始化信号线Vinit1向第三节点N3输入初始信号。第一扫描信号线Gate-P输出低电平信号，第二扫描信号线Gate-N输出高电平信号，数据写入晶体管T4、阈值补偿晶体管T2导通，同时数据信号线Vdata输出驱动信号以向第一节点N1写入电压Vdata+Vth，其中Vdata为驱动信号的电压，Vth为驱动晶体管T3的阈值电压。第二复位信号线P-Reset输出高电平信号，第二初始化晶体管T7导通，第二初始化信号线Vinit2向发光器件OLED的阳极输入初始信号。同时，第三初始化晶体管T8导通，第三初始化信号线Vinit3向第二节点N2输入初始信号。发光控制信号线EM输出高电平信号，第一发光控制晶体管T5、第二发光控制晶体管T6导通，驱动晶体管T3在电容Cts存储的电压Vdata+Vth作用下发光。如图3b所示，在保持帧时间内，与上述的时序类似，只是不进行数据写入、阈值补偿以及第三节点N3的复位，可以参考上述描述，在此不再进行赘述。

选通信号线GE输出的选通信号可以控制第一扫描信号、第二扫描信号、第一复位信号在一定时间内是否传输至像素电路，从而控制像素电路中的数据刷新。目前，对于不同显示区域内，所输入的第一扫描信号、第二扫描信号和第一复位信号的时序是相同的，由于不同显示区的刷新频率不同，在刷新帧和保持帧时间内，像素电路中的数据写入、阈值补偿及第三节点N3复位次数不同，使得刷新帧和保持帧的亮度存在一定的差异，直接导致刷新频率不同的显示区域的亮度存在一定的差异，即刷新频率高的显示区域的亮度高于刷新频率低的显示区域的亮度，容易造成闪烁等不良。

为了至少解决上述的技术问题之一，本公开实施例提供了一种移位寄存器、栅极驱动电路及显示装置，下面将结合附图及具体实施方式，对本公开实施例提供的移位寄存器、栅极驱动电路及显示装置进行进一步详细描述。

第一方面，本公开实施例提供了一种移位寄存器，图4为本公开实施例提供的一种移位寄存器的结构示意图，如图4所示，该移位寄存器包括：第一输入子电路401、第二输入子电路402、第一控制子电路403、第二控制子电路404、第一输出子电路405、第二输出子电路406和选通子电路407。第一输入子电路401被配置为响应于第一时钟信号，将输入信号传输至第一控制节点S1。第二输入子电路402被配置为响应于第一时钟信号，将第二电平信号传输至第二控制节点S2。第一控制子电路403被配置为响应于第二控制节点S2的电压和第二时钟信号，将第一电平信号传输至第一控制节点S1。第二控制子电路404被配置为响应于第一控制节点S1的电压，将第一时钟信号传输至第二控制节点S2。第一输出子电路405被配置为响应于第一控制节点S1的电压，将第二时钟信号传输至第一输出信号线Gout1。第二输出子电路406被配置为响应于第二控制节点S2的电压，将第一电平信号传输至第一输出信号线Gout1。选通子电路407被配置为响应于选通信号，将第三电平信号或第二时钟信号传输至第二输出信号线Gout2；第三电平信号与第一电平信号的极性相同，且第三电平信号的电压小于第一电平信号的电压。

在此需要说明的是，对于输入像素电路中的不同类型晶体管所输入的控制信号的极性不同，第一初始化晶体管T1、数据写入晶体管T4、第二初始化化晶体管T7均为P型晶体管，其输入的栅极信号的极性相同，下面将以数据写入晶体管T4的栅极所连接的移位寄存器及栅极驱动电路为例进行说明。

第一输入子电路401、第二输入子电路402、第一控制子电路403、第二控制子电路404、第一输出子电路405、第二输出子电路406可以在第一时钟信号、第二时钟信号、第一电平信号和第二电平信号的控制下，将第一电平信号线VGH传输的第一电平信号传输至第一输出信号线Gout1，或者将第二时钟信号传输至第一输出信号线Gout1，第一电平信号和第二时钟信号可以形成第一输出信号。第一输出信号线Gout1传输的第一输出信号仅作为级联信号，并不传输至像素电路中。

选通子电路407可以在选通信号的控制下，在第一输出信号为第二时钟信号时，向第二输出信号线Gout2传输第二时钟信号，即向像素电路传输第二时钟信号，并在第一输出信号为第一电平信号时，向第二输出信号线Gout2传输第三电平信号。其中第三电平信号与第一电平信号的极性相同，即二者均为高电平信号，并且第三电平信号的电压小于第一电平信号的电压。

以移位寄存器向像素电路中的数据写入晶体管T4的栅极输入第一扫描信号为例，在保持帧时，第三电平信号的电压较低，数据写入晶体管T4可以产生一定的漏电流，可以吸引像素电路中第二节点N2的电子，造成第二节点N2的电压升高，由于第二节点N2的电压升高，可以增大驱动晶体管T3的栅源电压Vgs，提高驱动晶体管T3的驱动能力，使得经过驱动晶体管T3的驱动电流增大，因此可以在保持帧仍可以保持较高的亮度，从而可以减小高刷新频率区域和低刷新频率的亮度差异，进而可以提高显示效果，提升用户的使用体验。

具体地，如图4所示，第一输入子电路401包括：第一晶体管M1；第一晶体管M1的栅极连接第一时钟信号线CK，源极连接输入信号线Input，漏极连接第一控制节点S1。第二输入子电路402包括：第二晶体管M2；第二晶体管M2的栅极连接第一时钟信号线CK，源极连接第二电平信号线VGL，漏极连接第二控制节点S2。第一控制子电路403包括：第三晶体管M3和第四晶体管M4；第三晶体管M3的栅极连接第二控制节点S2，源极连接第一电平信号线VGH，漏极连接第四晶体管M4的源极；第四晶体管M4的栅极连接第二时钟信号线CB，源极连接第三晶体管M3的漏极，漏极连接第一控制节点S1。第二控制子电路404包括：第五晶体管M5；第五晶体管M5的栅极连接第一控制节点S1，源极连接第一时钟信号线CK，漏极连接第二控制节点S2。第一输出子电路405包括：第六晶体管M6、第七晶体管M7和第一电容C1；第六晶体管M6的栅极连接第二电平信号线VGL，源极连接第一控制节点S1，漏极连接第七晶体管M7的栅极和第一电容C1的一端；第七晶体管M7的栅极连接第六晶体管M6的漏极和第一电容C1的一端，源极连接第二时钟信号线CB，漏极连接第一输出信号线Gout1；第一电容C1的一端连接第六晶体管M6的漏极和第七晶体管M7的栅极，另一端连接第一输出信号线Gout1。第二输出子电路406包括：第八晶体管M8和第二电容C2；第八晶体管M8的栅极连接第二控制节点S2，源极连接第一电平信号线VGH，漏极连接第一输出信号线Gout1；第二电容C2的一端连接第二控制节点S2，另一端连接第一电平信号线VGH。本级移位寄存器的第一输出信号线Gout1连接下一级移位寄存器的输入信号线Input。选通子电路407包括：第九晶体管M9和第十晶体管M10；第九晶体管M9和第十晶体管M10的类型不同；第九晶体管M9的栅极连接选通信号线GE，源极连接第三电平信号线VGH’，漏极连接第二输出信号线Gout2；第十晶体管M10的栅极连接选通信号线GE，源极连接第一输出信号线Gout1，漏极连接第二输出信号线Gout2。第二输出信号线Gout2连接像素电路中的第一扫描信号线Gate-P。

在此需要说明的是，本公开实施例提供的移位寄存器中的第二输出信号线Gout2所连接的像素电路与图2所示的像素电路的结构相同，像素电路的工作原理可以参考上述的描述，在此不再进行详述。上述的移位寄存器中第一晶体管M1至第八晶体管M8均为P型晶体管，第九晶体管M9与上述各个晶体管的类型不同，即第九晶体管M9为P型晶体管，相应地，第十晶体管M10为N型晶体管。

图5为图4所示的移位寄存器的时序图，下面将结合图5所示的时序图，对图4所示的移位寄存器的工作原理进行进一步详细描述。如图5所示，该移位寄存器的工作过程分为第一阶段、第二阶段、第三阶段、第四阶段和第五阶段。

第一阶段：第一时钟信号和输入信号(上一级的第一输出信号)均为低电平(有效电平)，第二时钟信号为高电平(无效电平)，第一晶体管M1和第二晶体管M2在第一时钟信号的控制下导通，上一级的第一输出信号通过第一晶体管M1的漏极导出，向第一控制节点S1写入低电平信号，第六晶体管M6在低电平信号的控制下导通，第一控制节点S1写入的低电平信号继续传输，从而使得第七晶体管M7开启。第二时钟信号(高电平)通过第七晶体管M7的漏极导出，此时移位寄存单元的第一输出信号线Gout1输出高电平信号。同时低电平信号通过第二晶体管M2的漏极导出，向第二控制节点S2写入低电平信号，使得第八晶体管M8开启，高电平信号通过第八晶体管M8的漏极导出，第二控制节点S2为低电平，第三晶体管M3开启，同时第二时钟信号为高电平，第四晶体管M4关闭，此时移位寄存单元的第一输出信号线Gout1输出高电平信号(第一电平信号)。选通信号线GE传输高电平信号，第九晶体管M9开启，第十晶体管M10关闭，第一输出信号线Gout1传输的高电平信号不会经过第二输出信号线Gout2传输至像素单元，第三电平信号线VGH’传输的第三电平信号经过第二输出信号线Gout2传输至像素单元。

第二阶段：第一时钟信号和输入信号(上一级的第一输出信号)均为高电平(无效电平)，第二时钟信号为低电平(有效电平)，因为第七晶体管M7的栅极(可以在第一电容C1的作用下)保持着第一阶段的低电平，第七晶体管M7维持开启，在第二时钟信号切换之后，移位寄存单元的第一输出信号线Gout1此时输出低电平信号。同时，由于第一控制节点S1(可以在第一电容C1的作用下)保持着第一阶段的低电平，第五晶体管M5开启，第一时钟信号通过第五晶体管M5的漏极导出，写入第二控制节点S2，将第二控制节点S2的电压拉高，使得第八晶体管M8和第三晶体管M3关闭。选通信号线GE传输低电平信号，第九晶体管M9关闭，第十晶体管M10开启，第一输出信号线Gout1传输的低电平信号经过第二输出信号线Gout2传输至像素单元，第三电平信号线VGH’传输的第三电平信号不会经过第二输出信号线Gout2传输至像素单元。

第三阶段：第一时钟信号为低电平(有效电平)，输入信号(上一级的第一输出信号)和第二时钟信号均为高电平(无效电平)，第一晶体管M1和第二晶体管M2在第一时钟信号的控制下导通，上一级的第一输出信号通过第一晶体管M1的漏极导出，向第一控制节点S1写入高电平信号，第七晶体管M7关闭。同时低电平信号通过第二晶体管M2的漏极导出，向第二控制节点S2写入低电平信号，使得第八晶体管M8开启，高电平信号通过第八晶体管M8的漏极导出，此时移位寄存单元的第一输出信号线Gout1输出高电平信号。选通信号线GE传输高电平信号，第九晶体管M9开启，第十晶体管M10关闭，第一输出信号线Gout1传输的高电平信号不会经过第二输出信号线Gout2传输至像素单元，第三电平信号线VGH’传输的第三电平信号经过第二输出信号线Gout2传输至像素单元。

第四阶段：第一时钟信号和输入信号(上一级的第一输出信号)均为高电平(无效电平)，第二时钟信号为低电平(有效电平)，因为第一控制节点S1保持着第三阶段的高电平(第一电容C1的作用)，所以第七晶体管M7和第五晶体管M5都是关闭的，第二控制节点S2保持着第三阶段的低电平(第二电容C2的作用)，第八晶体管M8开启，高电平信号通过第八晶体管M8的漏极导出，此时移位寄存单元的第一输出信号线Gout1输出高电平信号。选通信号线GE传输高电平信号，第九晶体管M9开启，第十晶体管M10关闭，第一输出信号线Gout1传输的高电平信号不会经过第二输出信号线Gout2传输至像素单元，第三电平信号线VGH’传输的第三电平信号经过第二输出信号线Gout2传输至像素单元。

第五阶段：第一时钟信号为低电平(有效电平)，输入信号(上一级的第一输出信号)和第二时钟信号均为高电平(无效电平)，第一晶体管M1和第二晶体管M2在第一时钟信号的控制下导通，上一级的第一输出信号通过第一晶体管M1的漏极导出，向第一控制节点S1写入高电平信号，第七晶体管M7关闭。同时低电平信号通过第二晶体管M2的漏极导出，向第二控制节点S2输入低电平信号，使得第八晶体管M8开启，高电平信号通过第八晶体管M8的漏极导出，此时移位寄存单元的第一输出信号线Gout1输出高电平信号。选通信号线GE传输高电平信号，第九晶体管M9开启，第十晶体管M10关闭，第一输出信号线Gout1传输的高电平信号不会经过第二输出信号线Gout2传输至像素单元，第三电平信号线VGH’传输的第三电平信号经过第二输出信号线Gout2传输至像素单元。

第二输出信号线Gout2传输的第三电平信号的高低对显示亮度的影响可以参照下表。

第三电平信号的电压	255灰阶值对应的亮度
		7	2.26
8	2.15
		9	2.05
10	1.96
		11	1.84

由上表可以看出，第三电平信号的电压越低，其对应的显示亮度越高。在保持帧时，第三电平信号的电压较低，数据写入晶体管T4可以产生一定的漏电流，可以吸引像素电路中第二节点N2的电子，造成第二节点N2的电压升高，由于第二节点N2的电压升高，可以增大驱动晶体管T3的栅源电压Vgs，提高驱动晶体管T3的驱动能力，使得经过驱动晶体管T3的驱动电流增大，因此可以在保持帧仍可以保持较高的亮度，从而可以减小高刷新频率区域和低刷新频率的亮度差异，进而可以提高显示效果，提升用户的使用体验。

图6为本公开实施例提供的另一种移位寄存器的结构示意图，如图6所示，该移位寄存器与上述图4所示的移位寄存器的不同之处在于，图6所示的移位寄存器向像素电路中的数据阈值补偿晶体管T2的栅极输入第二扫描信号，其有效电平为高电平。移位寄存器中的第四晶体管T4的源极连接第四电平信号线VGL’，第五晶体管T5的源极连接第一时钟信号线CK。第四电平信号与第二电平信号的极性相同，且第四电平信号的电压小于第二电平信号的电压。其工作原理与上述图4所示的移位寄存器的工作原理类似，在此不再进行详述。

第二输出信号线Gout2传输的第四电平信号的高低对显示亮度的影响可以参照下表。

第四电平信号的电压	255灰阶值对应的亮度
		-7.5	2.05
8	2.15
		-8.5	2.27
-9	2.42
		-9.5	2.57

由上表可以看出，第四电平信号的电压越低，其对应的显示亮度越高。在保持帧时，第四电平信号的电压较低，阈值补偿晶体管T2可以完全关闭不会产生漏电流，可以吸引像素电路中第一节点N1的空穴，造成第一节点N1的电压降低，由于第一节点N1的电压降低，可以增大驱动晶体管T3的栅源电压Vgs，提高驱动晶体管T3的驱动能力，使得经过驱动晶体管T3的驱动电流增大，因此可以在保持帧仍可以保持较高的亮度，从而可以减小高刷新频率区域和低刷新频率的亮度差异，进而可以提高显示效果，提升用户的使用体验。

第二方面，本公开实施例提供了一种栅极驱动电路，该栅极驱动电路包括级联的多个如上述任一实施例提供的移位寄存器，本级所述移位寄存器的输入信号线Input连接上一级所述移位寄存器的第一输出信号线Output1。其实现原理与上述的移位寄存器的工作原理类似，在此不再进行赘述。

第三方面，本公开实施例提供了一种显示装置，该显示装置包括如上述任一实施例提供的栅极驱动电路，该显示装置可以为电视机、手机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件。其实现原理与上述的移位寄存器及栅极驱动电路的实现原理类似，在此不再赘述。

第四方面，本公开实施例提供了一种移位寄存器的驱动方法，移位寄存器的驱动方法包括：

第一阶段：第一时钟信号和输入信号均为第二电平信号，第二时钟信号为第一电平信号，第一输入子电路和第二输入子电路在第一时钟信号的控制下，分别向第一控制节点和第二控制节点写入第二电平信号；第一输出子电路在第一控制节点的电压控制下，第二输出子电路在第二节点的电压控制下，均向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路；其中，第一电平信号为无效电平信号，第二电平信号为有效电平信号，第三电平信号与第一电平信号的极性相同，且第三电平信号的电压小于第一电平信号的电压；

第二阶段：第一时钟信号和输入信号均为第一电平信号，第二时钟信号为第二电平信号，第一输出子电路利用自举效应，向第一输出信号线输出第二电平信号；选通子电路在选通信号的控制下，将第二时钟信号经过第二输出信号线传输至像素电路；

第三阶段：第一时钟信号为第二电平信号，输入信号和第二时钟信号均为第一电平信号，第一输入子电路和第二输入子电路在第一时钟信号的控制下，分别向第一控制节点和第二控制节点写入第一电平信号和第二电平信号；第二输出子电路在第二控制节点的电压控制下，向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路；

第四阶段：第一时钟信号和输入信号均为第一电平信号，第二时钟信号为第二电平信号，第二输出子电路在第二控制节点的电压控制下，向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路；

第五阶段：第一时钟信号为第二电平信号，输入信号和第二时钟信号均为第一电平信号，第一输入子电路和第二输入子电路在第一时钟信号的控制下，分别向第一控制节点和第二控制节点写入第一电平信号和第二电平信号；第二输出子电路在第二控制节点的电压控制下，向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路。

在此需要说明的是，本公开实施例提供的移位寄存器的驱动方法可以用于驱动上述任一实施例提供的移位寄存器，其工作时序可以参考上述图5所示的时序图，其工作原理可以参考上述的对移位寄存器的工作原理的描述，在此不再进行详述。

可以理解的是，以上实施方式仅仅是为了说明本公开的原理而采用的示例性实施方式，然而本公开并不局限于此。对于本领域内的普通技术人员而言，在不脱离本公开的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本公开的保护范围。

Claims (13)

1.一种移位寄存器，其中，所述移位寄存器包括：第一输入子电路、第二输入子电路、第一控制子电路、第二控制子电路、第一输出子电路、第二输出子电路和选通子电路；

所述第一输入子电路被配置为响应于第一时钟信号，将输入信号传输至第一控制节点；

所述第二输入子电路被配置为响应于第一时钟信号，将第二电平信号传输至第二控制节点；

所述第一控制子电路被配置为响应于第二控制节点的电压和第二时钟信号，将第一电平信号传输至第一控制节点；

所述第二控制子电路被配置为响应于第一控制节点的电压，将第一时钟信号传输至第二控制节点；

所述第一输出子电路被配置为响应于第一控制节点的电压，将第二时钟信号传输至第一输出信号线；

所述第二输出子电路被配置为响应于第二控制节点的电压，将第一电平信号传输至第一输出信号线；

所述选通子电路被配置为响应于选通信号，将第三电平信号或第二时钟信号传输至第二输出信号线；所述第三电平信号与所述第一电平信号的极性相同，且所述第三电平信号的电压小于所述第一电平信号的电压。

2.根据权利要求1所述的移位寄存器，其特征在于，所述第一输入子电路包括：第一晶体管；

所述第一晶体管的控制极连接第一时钟信号线，第一极连接输入信号线，第二极连接第一控制节点。

3.根据权利要求1所述的移位寄存器，其特征在于，所述第二输入子电路包括：第二晶体管；

所述第二晶体管的控制极连接第一时钟信号线，第一极连接第二电平信号线，第二极连接第二控制节点。

4.根据权利要求1所述的移位寄存器，其特征在于，所述第一控制子电路包括：第三晶体管和第四晶体管；

所述第三晶体管的控制极连接第二控制节点，第一极连接第一电平信号线，第二极连接所述第四晶体管的第一极；

所述第四晶体管的控制极连接第二时钟信号线，第一极连接所述第三晶体管的第二极，第二极连接第一控制节点。

5.根据权利要求1所述的移位寄存器，其特征在于，所述第二控制子电路包括：第五晶体管；

所述第五晶体管的控制极连接第一控制节点，第一极连接第一时钟信号线，第二极连接第二控制节点。

6.根据权利要求1所述的移位寄存器，其特征在于，所述第一输出子电路包括：第六晶体管、第七晶体管和第一电容；

所述第六晶体管的控制极连接第二电平信号线，第一极连接第一控制节点，第二极连接所述第七晶体管的控制极和所述第一电容的一端；

所述第七晶体管的控制极连接所述第六晶体管的第二极和所述第一电容的一端，第一极连接第二时钟信号线，第二极连接第一输出信号线；

所述第一电容的一端连接所述第六晶体管的第二极和所述第七晶体管的控制极，另一端连接第一输出信号线。

7.根据权利要求1所述的移位寄存器，其特征在于，所述第二输出子电路包括：第八晶体管和第二电容；

所述第八晶体管的控制极连接第二控制节点，第一极连接第一电平信号线，第二极连接第一输出信号线；

所述第二电容的一端连接第二控制节点，另一端连接第一电平信号线。

8.根据权利要求6或7所述的移位寄存器，其特征在于，本级所述移位寄存器的所述第一输出信号线连接下一级所述移位寄存器的输入信号线。

9.根据权利要求1所述的移位寄存器，其特征在于，所述选通子电路包括：第九晶体管和第十晶体管；所述第九晶体管和所述第十晶体管的类型不同；

所述第九晶体管的控制极连接选通信号线，第一极连接第三电平信号线，第二极连接第二输出信号线；

所述第十晶体管的控制极连接选通信号线，第一极连接第一输出信号线，第二极连接第二输出信号线。

10.根据权利要求8所述的移位寄存器，其特征在于，所述第二输出信号线连接像素电路中的第一扫描信号线。

11.一种栅极驱动电路，其特征在于，所述栅极驱动电路包括级联的多个如权利要求1至10任一项所述的移位寄存器；

本级所述移位寄存器的输入信号线连接上一级所述移位寄存器的第一输出信号线。

12.一种显示装置，其特征在于，所述显示装置包括权利要求11所述的栅极驱动电路。

13.一种移位寄存器的驱动方法，其特征在于，所述移位寄存器的驱动方法包括：

第一阶段：第一时钟信号和输入信号均为第二电平信号，第二时钟信号为第一电平信号，第一输入子电路和第二输入子电路在第一时钟信号的控制下，分别向第一控制节点和第二控制节点写入第二电平信号；第一输出子电路在第一控制节点的电压控制下，第二输出子电路在第二节点的电压控制下，均向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路；其中，所述第一电平信号为无效电平信号，所述第二电平信号为有效电平信号，所述第三电平信号与所述第一电平信号的极性相同，且所述第三电平信号的电压小于所述第一电平信号的电压；

第二阶段：第一时钟信号和输入信号均为第一电平信号，第二时钟信号为第二电平信号，第一输出子电路利用自举效应，向第一输出信号线输出第二电平信号；选通子电路在选通信号的控制下，将第二时钟信号经过第二输出信号线传输至像素电路；

第三阶段：第一时钟信号为第二电平信号，输入信号和第二时钟信号均为第一电平信号，第一输入子电路和第二输入子电路在第一时钟信号的控制下，分别向第一控制节点和第二控制节点写入第一电平信号和第二电平信号；第二输出子电路在第二控制节点的电压控制下，向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路；

第四阶段：第一时钟信号和输入信号均为第一电平信号，第二时钟信号为第二电平信号，第二输出子电路在第二控制节点的电压控制下，向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路；

第五阶段：第一时钟信号为第二电平信号，输入信号和第二时钟信号均为第一电平信号，第一输入子电路和第二输入子电路在第一时钟信号的控制下，分别向第一控制节点和第二控制节点写入第一电平信号和第二电平信号；第二输出子电路在第二控制节点的电压控制下，向第一输出信号线传输第一电平信号；选通子电路在选通信号的控制下，将第三电平信号经过第二输出信号线传输至像素电路。