CN117501440A - 微电子装置及相关存储器装置及电子系统 - Google Patents

微电子装置及相关存储器装置及电子系统 Download PDF

Info

Publication number
CN117501440A
CN117501440A CN202280042450.XA CN202280042450A CN117501440A CN 117501440 A CN117501440 A CN 117501440A CN 202280042450 A CN202280042450 A CN 202280042450A CN 117501440 A CN117501440 A CN 117501440A
Authority
CN
China
Prior art keywords
contact
structures
stadium
horizontal
microelectronic device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202280042450.XA
Other languages
English (en)
Inventor
I·V·恰雷
罗双强
徐丽芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN117501440A publication Critical patent/CN117501440A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Geometry (AREA)
  • Semiconductor Memories (AREA)
  • Connector Housings Or Holding Contact Members (AREA)

Abstract

一种微电子装置包括堆叠结构、接触结构及额外接触结构。所述堆叠结构包括布置成层级的导电材料及绝缘材料的竖直交替序列。所述堆叠结构分成各自包括体育场结构的块，所述体育场结构包含包括所述层级的水平端的梯级。所述接触结构在所述体育场结构的水平区域内且竖直延伸穿过所述堆叠结构。所述额外接触结构在所述体育场结构的至少一些所述梯级上且耦合到所述接触结构。还公开存储器装置及电子装置。

Description

微电子装置及相关存储器装置及电子系统
优先权主张
本申请案主张2021年6月16日申请的题为“微电子装置及相关电子系统及方法(Microelectronic Devices,and Related Electronic Systems and Methods)”的序列号为17/349,158的美国专利申请案的申请日权益，所述案的全部公开内容特此以引用方式并入本文中。
技术领域
在各种实施例中，本公开大体上涉及微电子装置设计及制造领域。更明确来说，本公开涉及在体育场结构的水平区域内包含接触结构的微电子装置及相关电子系统及方法。
背景技术
微电子工业的持续目标是增加例如非易失性存储器装置(例如，NAND快闪存储器装置)的存储器装置的存储器密度(例如，每存储器裸片的存储器胞元的数目)。增加非易失性存储器装置中的存储器密度的一种方式是利用竖直存储器阵列(也称为“三维(3D)存储器阵列”)架构。常规竖直存储器阵列包含延伸穿过包含导电材料及绝缘材料的层级的一或多个层面(例如，堆叠结构)中的开口的竖直存储器串。每一竖直存储器串可包含串联耦合到竖直堆叠的存储器胞元的串联组合的至少一个选择装置。相较于具有晶体管的常规平面(例如，二维)布置的结构，此配置通过在裸片上向上(例如，竖直)建构阵列而允许将较大数量的切换装置(例如，晶体管)定位于单位裸片面积(即，所消耗的有源表面的长度及宽度)中。
竖直存储器阵列架构大体上包含层面控制逻辑装置(例如，串驱动器)的层级的导电结构之间的电连接，使得竖直存储器阵列的存储器胞元可经唯一选择用于写入、读取或擦除操作。形成此电连接的一种方法包含在存储器装置的层面的层级的边缘(例如，水平端)处形成所谓的“阶梯”(或“楼梯”)结构。阶梯结构包含界定层级的导电材料的接触区的个别“梯级”，导电接触结构可定位于所述“梯级”上以提供对导电材料的电接入。又可采用额外导电结构(例如，额外导电接触结构、导电路由结构)来将导电接触结构耦合到控制逻辑装置。然而，额外导电结构可占用存储器装置内的有价值水平空间，此可能限制装置性能增强及/或尺寸缩减。
发明内容
在一些实施例中，一种微电子装置包括堆叠结构、接触结构及额外接触结构。所述堆叠结构包括布置成层级的导电材料及绝缘材料的竖直交替序列。所述堆叠结构分成各自包括体育场结构的块，所述体育场结构包含包括所述层级的水平端的梯级。所述接触结构在所述体育场结构的水平区域内且竖直延伸穿过所述堆叠结构。所述额外接触结构在所述体育场结构的至少一些所述梯级上且耦合到所述接触结构。
在额外实施例中，一种存储器装置包括堆叠结构、第一接触结构、第二接触结构、路由结构及存储器胞元串。所述堆叠结构包括布置成层级的导电材料及绝缘材料的竖直交替序列。所述堆叠结构具有通过电介质狭槽结构彼此分离的块。所述块中的每一者包括体育场结构，所述体育场结构个别地包括相对阶梯结构，所述阶梯结构各自具有包括所述堆叠结构的所述层级的边缘的梯级。所述第一接触结构在至少一些所述体育场结构的所述相对阶梯结构的水平边界内。所述第一接触结构竖直延伸穿过所述堆叠结构而到所述堆叠结构下方的导电结构。所述第二接触结构在所述至少一些所述体育场结构中的每一者的所述相对阶梯结构中的至少一者的所述梯级上。所述路由结构水平延伸于所述第一接触结构与所述第二接触结构之间且将所述第一接触结构耦合到所述第二接触结构。所述存储器胞元串竖直延伸穿过所述堆叠结构且耦合到所述第二接触结构。
在另外实施例中，一种电子系统包括输入装置、输出装置、可操作地连接到所述输入装置及所述输出装置的处理器装置，及可操作地连接到所述处理器装置的存储器装置。所述存储器装置包括堆叠结构、第一接触结构、第二接触结构、第三接触结构及控制逻辑电路系统。所述堆叠结构包括布置成层级的导电材料及绝缘材料的竖直交替序列。所述堆叠结构包括具有梯级的体育场结构，所述梯级包括所述层级的所述导电材料的部分。所述第一接触结构竖直延伸穿过所述堆叠结构且在所述体育场结构的水平区域内。所述第二接触结构竖直延伸穿过所述堆叠结构且在所述体育场结构的所述水平区域内。所述第三接触结构在所述体育场结构的所述梯级上。所述第三接触结构与所述第一接触结构电连通且与所述第二接触结构电隔离。所述控制逻辑电路系统下伏于所述堆叠结构且与所述第一接触结构电连通。
附图说明
图1是根据本公开的实施例的说明微电子装置的微电子装置结构的简化部分透视图；
图2A是图1中所展示的微电子装置结构的部分A的简化纵向横截面视图。图2B是围绕图2A中所展示的虚线B-B的图2A中所展示的微电子装置结构的部分的简化部分纵向横截面视图。图2C是图1中所展示的微电子装置结构的部分A的简化部分平面图；
图3A、3B及3C是根据本公开的额外实施例的描绘图1中所展示的微电子装置结构的部分A内的不同接触配置选项的简化部分平面图；
图4A、4B及4C是根据本公开的实施例的描绘图1中所展示的微电子装置结构的部分A内的不同接触及路由配置选项的简化部分平面图；
图5是根据本公开的实施例的微电子装置的简化部分剖面透视图；及
图6是根据本公开的实施例的说明电子系统的示意性框图。
具体实施方式
本文所包含的说明并不希望为任何特定系统、微电子结构、微电子装置或其集成电路的实际视图，而仅仅为用于描述本文中的实施例的理想化表示。图之间所共有的元件及特征可保留相同数子标号，除了为了便于以下描述，元件符号以在其上引入或最全面地描述元件的图式的编号开始。
以下描述提供例如材料类型、材料厚度及处理条件的具体细节以便提供本文中描述的实施例的详尽描述。然而，所属领域的一般技术人员将了解，可在未采用这些具体细节的情况下实践本文中公开的实施例。实际上，可结合半导体产业中采用的常规制造技术来实践实施例。另外，本文中提供的描述未形成用于制造微电子装置(例如，半导体装置、存储器装置，例如NAND快闪存储器装置)、设备或电子系统、或完整微电子装置、设备或电子系统的完整过程流程。下文描述的结构未形成完整微电子装置、设备或电子系统。下文仅详细描述理解本文中描述的实施例所必需的工艺动作及结构。可通过常规技术执行由结构形成完整微电子装置、设备或电子系统的额外动作。
除非上下文另有指示，否则本文中所描述的材料可通过任何合适技术形成，包含但不限于旋涂、毯覆式涂覆、化学气相沉积(CVD)、等离子体增强型CVD(PECVD)、原子层沉积(ALD)、等离子体增强型ALD(PEALD)、物理气相沉积(PVD)(例如，溅镀)或外延生长。所属领域的一般技术人员可取决于待形成的特定材料来选择用于沉积或生长材料的技术。另外，除非上下文另有指示，否则本文中所描述的材料的移除可通过任何合适技术完成，包含但不限于蚀刻(例如，干式蚀刻、湿式蚀刻、蒸气蚀刻)、离子铣削、磨料平坦化(例如，化学机械平坦化(CMP))或其它已知方法。
如本文中所使用，术语“纵向”、“竖直”、“横向”及“水平”是参考不一定由地球引力场定义的结构的主平面。“水平”或“横向”方向是基本上平行于结构的主平面的方向，而“竖直”或“纵向”方向是基本上垂直于结构的主平面的方向。结构的主平面是由相较于结构的其它表面具有相对较大面积的结构的表面定义。参考图，“水平”或“横向”方向可垂直于所指示“Z”轴，且可平行于所指示“X”轴及/或平行于所指示“Y”轴；且“竖直”或“纵向”方向可平行于所指示“Z”轴，可垂直于所指示“X”轴，且可垂直于所指示“Y”轴。
如本文中所使用，关于给定参数、性质或条件的术语“基本上”意味着并包含所属领域的一般技术人员将理解的给定参数、性质或条件在一定程度的偏差下(例如在可接受容差内)的满足程度。举例来说，取决于基本上满足的特定参数、性质或条件，所述参数、性质或条件可至少90.0％满足、至少95.0％满足、至少99.0％满足、至少99.9％满足或甚到100.0％满足。
如本文中所使用，关于特定参数的数值的“约”或“近似”包含所述数值及所属领域的一般技术人员将理解的在特定参数的可接受容差内的与所述数值的一定程度的偏差。例如，关于数值的“约”或“近似”可包含在从数值的90.0％到110.0％的范围内，例如在从数值的95.0％到105.0％的范围内、在从数值的97.5％到102.5％的范围内、在从数值的99.0％到101.0％的范围内、在从数值的99.5％到100.5％的范围内或在从数值的99.9％到100.1％的范围内的额外数值。
如本文中所使用，为了便于描述，空间相对术语，例如“下面”、“下方”、“下”、“底部”、“上方”、“上”、“顶部”、“前方”、“后方”、“左”、“右”及类似者可用于描述一个元件或特征与另一(些)元件或特征的关系，如图中所说明。除非另有指定，否则空间相对术语希望涵盖除图中所描绘的定向之外的不同材料定向。例如，如果图中的材料被倒置，那么被描述为“在其它元件或特征下方”或“在其它元件或特征下面”或“在其它元件或特征下”或“在其它元件或特征的底部上”的元件将被定向为“在其它元件或特征上方”或“在其它元件或特征的顶部上”。因此，术语“下方”取决于使用所述术语的上下文而可包含上方及下方两个定向，此对于所属领域的一般技术人员来说将是显而易见的。材料可以其它方式定向(例如，旋转90度、倒置、翻转等)且相应地解释本文中所使用的空间相对描述词。
如本文中所使用，被描述为彼此“相邻”的特征(例如，区、材料、结构、装置)意味着并包含彼此最靠近(例如，最接近)定位的所公开身份(或若干身份)的特征。与“相邻”特征的所公开身份(或若干身份)不匹配的额外特征(例如，额外区、额外材料、额外结构、额外装置)可经安置于“相邻”特征之间。换句话说，“相邻”特征可彼此直接相邻地定位，使得“相邻”特征之间不存在其它特征中介物；或“相邻”特征可彼此间接相邻地定位，使得具有不同于与至少一个“相邻”特征相关的身份的身份的至少一个特征定位于“相邻”特征之间。因此，被描述为彼此“竖直相邻”的特征意味着并包含彼此最竖直靠近(例如，最竖直接近)定位的所公开身份(或若干身份)的特征。此外，被描述为彼此“水平相邻”的特征意味着并包含彼此最水平靠近(例如，最水平接近)定位的所公开身份(或若干身份)的特征。
如本文中所使用，术语“存储器装置”意味着并包含展现存储器功能性但不一定限于存储器功能性的微电子装置。换句话说，且仅举例来说，术语“存储器装置”不仅意味着并包含常规存储器(例如，常规易失性存储器，例如常规动态随机存取存储器(DRAM)；常规非易失性存储器，例如常规NAND存储器)，而且包含专用集成电路(ASIC)(例如，系统单芯片(SoC))、组合逻辑及存储器的微电子装置及并入存储器的图形处理单元(GPU)。
如本文中所使用，单数形式“一”、及“所述”也希望包含复数形式，除非上下文另有明确指示。
如本文中所使用，“及/或”包含相关联所列项中的一或多者中的任何及所有组合。
如本文中所使用，词组“耦合到”指代彼此可操作地连接(例如通过直接欧姆连接或通过间接连接(例如，通过另一结构)电连接)的结构。
如本文中所使用，“导电材料”意味着并包含导电性材料，例如以下一或多者：金属(例如，钨(W)、钛(Ti)、钼(Mo)、铌(Nb)、钒(V)、铪(Hf)、钽(Ta)、铬(Cr)、锆(Zr)、铁(Fe)、钌(Ru)、锇(Os)、钴(Co)、铑(Rh)、铱(Ir)、镍(Ni)、钯(Pa)、铂(Pt)、铜(Cu)、银(Ag)、金(Au)、铝(Al))、合金(例如，Co基合金、Fe基合金、Ni基合金、Fe及Ni基合金、Co及Ni基合金、Fe及Co基合金、Co及Ni及Fe基合金、Al基合金、Cu基合金、镁(Mg)基合金、Ti基合金、钢、低碳钢、不锈钢)、含导电金属材料(例如，导电金属氮化物、导电金属硅化物、导电金属碳化物、导电金属氧化物)及导电掺杂半导体材料(例如，导电掺杂多晶硅、导电掺杂锗(Ge)、导电掺杂硅锗(SiGe))。另外，“导电结构”意味着并包含由导电材料形成并包含导电材料的结构。
如本文中所使用，“绝缘材料”意味着并包含电绝缘材料，以下中的此一或多者：至少一种电介质氧化物材料(例如，氧化硅(SiOx)、磷硅玻璃、硼硅玻璃、硼磷硅玻璃、氟硅玻璃、氧化铝(AlOx)、氧化铪(HfOx)、氧化铌(NbOx)、氧化钛(TiOx)、氧化锆(ZrOx)、氧化钽(TaOx)及氧化镁(MgOx)中的一或多者)、至少一种电介质氮化物材料(例如，氮化硅(SiNy))、至少一种电介质氮氧化物材料(例如，氮氧化硅(SiOxNy))及至少一种电介质碳氮化物材料(例如，氮氧化硅(SiOxCzNy))。本文中包含“x”、“y”及“z”中的一或多者的式(例如，SiOx、AlOx、HfOx、NbOx、TiOx、SiNy、SiOxNy、SiOxCzNy)表示针对另一元素(例如，Si、Al、Hf、Nb、Ti)的每个原子含有一种元素的“x”个原子、又一元素的“y”个原子及额外元素(如果有的话)的“z”个原子的平均比率的材料。由于式表示相对原子比率而非严格的化学结构，因此绝缘材料可包括一或多种化学计量化合物及/或一或多种非化学计量化合物，且“x”、“y”及“z”(如果有)的值可为整数或可为非整数。如本文中所使用，术语“非化学计量化合物”意味着并包含具有无法由明确定义的自然数的比率表示且违反定比定律的元素组合物的化合物。另外，“绝缘结构”意味着并包含由绝缘材料形成并包含绝缘材料的结构。
如本文中所使用，术语“同质”意味着包含于特征(例如，材料、结构)中的元素的相对量在特征的不同部分(例如，不同水平部分、不同竖直部分)各处不变。相反地，如本文中所使用，术语“异质”意味着包含于特征(例如，材料、结构)中的元素的相对量在特征的不同部分各处变化。如果特征是异质的，那么包含于特征中的一或多种元素的量可逐步变化(例如，突然改变)，或可在特征的不同部分各处连续变化(例如，渐进地(例如线性地，拋物线地)改变)。特征可例如由至少两种不同材料的堆叠形成且包含所述堆叠。
图1是根据本公开的实施例的说明微电子装置(例如，存储器装置，例如3D NAND快闪存储器装置)的微电子装置结构100的简化部分透视图。微电子装置结构100包含堆叠结构102，堆叠结构102包含与绝缘材料104竖直交替的导电材料134。如图1中所展示，堆叠结构102可具有层级108，层级108各自包含与绝缘材料104的层阶竖直相邻的导电材料134的层阶。在一些实施例中，绝缘材料104是由电介质氧化物材料(例如，SiOx，例如二氧化硅(SiO2))形成且包含所述电介质氧化物材料，且导电材料134是由W形成且包含W。
如图1中所展示，堆叠结构102可分成由狭槽结构142分离的块110。每一块110可包含由多个体育场结构114组成的体育场区。例如，个别块110可包含第一体育场结构114A、第二体育场结构114B、第三体育场结构114C及第四体育场结构114D。与第一体育场结构114A相比，第二体育场结构114B可相对竖直较低地(例如，在Z方向上)定位于块110内；与第二体育场结构114B相比，第三体育场结构114C可相对竖直较低地定位于块110内；且与第三体育场结构114C相比，第四体育场结构114D可相对竖直较低地定位于块110内。
在堆叠结构102的每一块110内，一或多个相对竖直较高层级108(例如，上层级)的导电材料134可用于形成块110的上选择晶体管(例如，漏极侧选择晶体管)的上选择栅极结构(例如，漏极侧选择栅极(SGD)结构)。所述相对竖直较高层级108的导电材料134可由一或多个经填充狭槽(例如，经填充SGD狭槽)分段，以形成块110的上选择栅极结构。在一些实施例中，在堆叠结构102的每一块110内，堆叠结构102的小于或等于八(8)个相对较高层级108(例如，从一(1)个相对竖直较高层级108到八(8)个相对竖直较高层级108)中的每一者的导电材料134用于形成块110的上选择栅极结构(例如，SGD结构)。另外，在堆叠结构102的每一块110内，竖直下伏于所述相对竖直较高层级108的至少一些相对竖直较低层级108的导电材料134可用于形成块110的存取线结构(例如，字线结构)，也如下文将进一步详细描述。此外，在堆叠结构102的每一块110内，至少一竖直最低层级108的导电材料134可用于形成为块110的下选择晶体管(例如，源极侧选择晶体管)的至少一个下选择栅极结构(例如，至少一个源极侧选择栅极(SGS)结构)。
体育场结构114可个别地包含由堆叠结构102的层级108的水平端(例如，边缘)界定的阶梯结构116。例如，每一体育场结构114可包含展现正斜率的正向阶梯结构116A、展现负斜率的反向阶梯结构116B、及水平地插入于正向阶梯结构116A与反向阶梯结构116B之间的中央区117。每一阶梯结构116可包含由至少一些层级108的水平端界定的梯级118。另外，部分由体育场结构114界定的开口可用电介质材料填充，以形成经填充沟槽120(更详细参见图2A及2B中)。
仍参考图1，堆叠结构102的每一块110进一步包含水平插入(例如，在X方向上)于水平相邻体育场结构114之间的顶区122(其也可称为“升高区”或“台地区”)。顶区122可界定堆叠结构102的层级108的未移除部分的水平边界(例如，在X方向及Y方向上)。如下文进一步详细描述，相较于常规微电子装置内所采用的顶区，顶区122可个别地展现减小的水平尺寸(例如，在X方向上)(及因此减小的水平面积)。在一些实施例中，堆叠结构102的个别块110的个别顶区122在X方向上展现小于约1微米(μm)(例如小于或等于约500纳米(nm)，或小于或等于约100nm)的宽度。
如下文关于图2A到2C进一步详细描述，在体育场结构114的水平区域内，堆叠结构102的个别块110进一步包含接触结构。例如，在个别体育场结构114的水平区域内，第一接触结构可竖直延伸穿过堆叠结构102且可耦合到下伏于堆叠结构102的控制逻辑电路系统；第二接触结构可竖直延伸穿过堆叠结构102且可与控制逻辑电路系统电隔离；且第三接触结构(例如，字线接触结构)可接触(例如，物理接触，着陆于其上)堆叠结构102的层级108的导电材料134，且可通过额外导电结构(例如，额外接触结构、路由结构)耦合到第一接触结构。相较于包含在功能上对应于其顶区的水平区域内的第一接触结构的接触结构的常规配置，将第一接触结构包含于体育场结构114的水平区域内可促进堆叠结构102的块110的顶区122的水平尺寸(例如，在X方向上)的缩减。如下文进一步详细描述，个别体育场结构114的阶梯结构116的个别梯级118可具有与其相关联(例如，至少部分与其水平边界相关联)的一定数量的接触结构(例如，第一接触结构、第二接触结构、第三接触结构)。
仍参考图1，在堆叠结构102的个别块110内，与块110的至少一些其它体育场结构114(例如，第二体育场结构114B、第三体育场结构114C、第四体育场结构114D)相比，第一体育场结构114A可在其水平区域内展现不同接触结构及/或接触结构的不同布置。例如，相较于一或多个其它体育场结构114，第一体育场结构114A可在其水平边界内具有减少数目的至少第一接触结构。第一接触结构的减少的数目可与第一体育场结构114A用作所谓的SGD体育场相关联，且与一或多个经填充狭槽(例如，用于形成块110的上选择栅极结构(例如，SGD结构)的经填充SGD狭槽的位置相关联。与第一体育场结构114A相关联的至少一些第一接触结构可代替性地定位于与第一体育场结构114A水平相邻的顶区122中的至少一者的水平区域内，此可导致这些顶区122具有比块110内的其它顶区122相对更大的水平面积。在一些实施例中，第一体育场结构114A在其水平区域内不具有第一接触结构。在额外实施例中，第一体育场结构114A在其水平边界内包含一些第一接触结构。
图2A是图1中所描绘的微电子装置结构100的部分A(在图1中用虚线框识别)的简化纵向横截面视图。部分A涵盖堆叠结构102(图1)的个别块110(图1)的第二体育场结构114B。部分A也涵盖在X方向上与第二体育场结构114B水平相邻的顶区122的部分；及具有由第二体育场结构114B界定的边界的经填充沟槽120。虽然下文中关于微电子装置结构100的部分A来描述微电子装置结构100的额外特征(例如，结构、材料)，但此类额外特征也可形成且包含于微电子装置结构100的额外部分中，包含涵盖堆叠结构102(图1)的块110(图1)中的一或多者(例如，每一者)的额外体育场结构114及顶区122的部分的额外部分，及具有由额外体育场结构114界定的边界的经填充沟槽120。图2B是围绕图2A中所展示的虚线B-B的图1及2A的微电子装置结构100的部分的简化部分纵向横截面视图。图2C是图1中所描绘的微电子装置结构100的部分A的简化部分平面图。
共同参考图2A到2C，在第二体育场结构114B的水平区域内，第一接触结构140及第二接触结构141(图2B)形成为个别地竖直延伸穿过堆叠结构102，且第三接触结构165形成为在第二体育场结构114B的梯级118处着陆在层级108的导电材料134上。另外，如图2B中所展示，第一接触结构140可通过第一额外接触结构124、路由结构146及第二额外接触结构125耦合到第三接触结构165(及因此层级108的导电材料134)。第一额外接触结构124可定位于第一接触结构140上或上方，第二额外接触结构125可定位于第三接触结构165上或上方，且路由结构146可从第一额外接触结构124及第二额外接触结构125水平延伸且延伸于第一额外接触结构124与第二额外接触结构125之间。第一接触结构140也可耦合到竖直下伏于堆叠结构102的控制逻辑电路系统(例如，串驱动器电路系统)，如下文进一步详细描述。在一些实施例中，在个别块110内，第一接触结构140比第二接触结构141相对更靠近经填充狭槽结构112定位。第二接触结构141未耦合到第三接触结构165。在图2B中，用虚线描绘第三接触结构165，以指示第三接触结构165从第一接触结构140及第二接触结构141水平偏移(例如，在X方向上)。第一接触结构140、第二接触结构141及第三接触结构165竖直延伸穿过竖直上覆于第二体育场结构114B的经填充沟槽120。
第一接触结构140、第二接触结构141及第三接触结构165、第一额外接触结构124、第二额外接触结构125及路由结构146可个别地由导电材料形成且包含导电材料。在一些实施例中，第一接触结构140、第二接触结构141及第三接触结构165、第一额外接触结构124、第二额外接触结构125及路由结构146是由W及TiNy中的一或多者形成且包含W及TiNy中的一或多者。电介质衬层(例如，电介质氧化物衬层)可形成为水平插入于至少堆叠结构102的层级108的导电材料134与第一接触结构140及第二接触结构141(如果存在)之间。电介质衬层中的每一者可个别地具有水平厚度，其范围从约90nm到约120nm，例如约100nm。
第一接触结构140、第二接触结构141及第三接触结构165可相对于彼此及阶梯结构116的梯级118定位于所要位置处。参考图2C，在一些实施例中，每一第三接触结构165个别地基本上水平地(例如，在X方向上，在Y方向上)定位于阶梯结构116的梯级118中的一者中心。第一接触结构140及第二接触结构141可从第三接触结构165水平偏移。在其水平边界内具有第三接触结构165中的一者的个别梯级118也可至少部分在其水平边界内展现第一接触结构140中的一或多者，且任选地，至少部分在其水平边界内展现第二接触结构141中的一或多者。在一些实施例中，个别地包含第一接触结构140中的一或多者(例如，两者或更多者)及任选地包含第二接触结构141中的一或多者(例如，一者)的列在X方向上与第三接触结构165水平交替且在Y方向上水平延伸。个别列内的至少一些第一接触结构140可定位于彼此相同的梯级118的水平边界内。在每一列内，其第一接触结构140及第二接触结构141(如果存在)可在X方向上彼此基本上对准。另外，在一些实施例中，个别地包含一些第一接触结构140(例如，两者或更多者)及任选地一些第二接触结构141(例如，一或多者)的行可在Y方向上水平延伸。在每一行内，其第一接触结构140及第二接触结构141(如果存在)可在Y方向上彼此基本上对准。个别行内的至少一些第二接触结构141可至少部分定位于彼此不同的梯级118的水平边界内。
如图2C中所展示，在一些实施例中，在阶梯结构116中的一者的水平边界内，第三接触结构165的一(1)行在Y方向上插入于第一接触结构140的两(2)行之间；且第二接触结构141的一(1)行也在Y方向上插入于第一接触结构140的两(2)行之间。第三接触结构165的一(1)行可在Y方向上与第二接触结构141的一(1)行基本上对准。另外，在一些实施例中，在阶梯结构116中的一者的水平边界内，个别第三接触结构165在X方向上插入于两(2)列之间，所述两列各自个别地包含两(2)个第一接触结构140及在两(2)个第一接触结构140之间的一(1)个第二接触结构141。在添加实施例中，第一接触结构140、第二接触结构141(如果存在)及第三接触结构165的数量及/或布置不同于图2C中所描绘的其质量及/或布置，如下文关于图3A到3C及图4A到4C进一步详细描述。
因此，根据本公开的实施例，一种微电子装置包括堆叠结构、接触结构及额外接触结构。所述堆叠结构包括布置成层级的导电材料及绝缘材料的竖直交替序列。所述堆叠结构分成各自包括体育场结构的块，所述体育场结构包含包括所述层级的水平端的梯级。所述接触结构在所述体育场结构的水平区域内，且竖直延伸穿过所述堆叠结构。所述额外接触结构在所述体育场结构的至少一些所述梯级上且耦合到所述接触结构。
图3A展示根据本公开的额外实施例的描绘图1中所展示的微电子装置结构100的部分A内的不同接触配置的简化部分平面图。如图3A中所展示，第一接触结构140的水平位置可相对于图3C中所展示的水平位置移位。例如，第一接触结构140中的每一者可个别地基本上水平地限制在梯级118中的一者的水平区域内。第一接触结构140中的每一者可在X方向上从第二接触结构141中的每一者水平偏移。个别地包含一些(例如，两个)第一接触结构140的列可能未与第二接触结构141中的任何者共线。图3A中所展示的布置可提供第一接触结构140与第二接触结构141之间的较大分离。相对于图2C中所展示的布置，布置也可提供第一接触结构140与第三接触结构165之间的减小的分离。此减小的分离可减小个别第一接触结构140与个别第三接触结构165之间的相关联路由结构146的长度。
图3B展示根据本公开的额外实施例的描绘图1中所展示的微电子装置结构100的部分A内的不同接触配置的简化部分平面图。如图3B中所展示，阶梯结构116可包含第一接触结构140，但可不具有第二接触结构141(图2C)。在Y方向上平行地水平延伸的第一接触结构140的列可在X方向上与第三接触结构165水平地交替，且每一列可个别地包含四(4)个第一接触结构140。另外，平行于X方向水平延伸的第一接触结构140的行可各自在Y方向上从在X方向上水平延伸的第三接触结构165的行水平偏移。在额外实施例中，第一接触结构140的每一列包含不同数量(例如，小于四个，大于四个)的第一接触结构140，及/或第一接触结构140中的一或多者由一或多个第二接触结构141替换(图2C)。
图3C展示根据本公开的额外实施例的描绘图1中所展示的微电子装置结构100的部分A内的不同接触配置的简化部分平面图。如图3C中所展示，相较于先前关于图2C描述的配置，可存在相对减少数目的第一接触结构140及相对增加数目的第二接触结构141。在一些实施例中，至少一些第一接触结构140及第二接触结构141在第一接触结构140及第二接触结构141的水平相邻(例如，在X导向上)列内的位置彼此不同。例如，第一接触结构140及第二接触结构141的水平相邻列可具有第一接触结构140，第一接触结构140彼此靠近不同的狭槽结构112(及因此相关联块110(图1)的不同侧)定位。在X方向上延伸的第一接触结构140及第二接触结构141的至少一些行(例如，靠近狭槽结构112的行)可包含其第一接触结构140及第二接触结构141的交替序列。
图4A、4B及4B是描绘图1中所展示的微电子装置结构的部分A内的不同接触及路由配置的简化部分平面图。
参考图4A，在一些实施例中，路由结构146形成为在靠近狭槽结构112中的一者(及因此块110(图1)的一个侧)定位的第一接触结构140的单个(例如，仅一个)行内水平地延伸于第三接触结构165(及与其相关联的第二额外接触结构125)与第一接触结构140(及与其相关联的第一额外接触结构124)之间。每一第三接触结构165可个别地通过个别路由结构146(及个别第一额外接触结构124及个别第二额外接触结构125)耦合到一(1)个第一接触结构140。路由结构146可各自展现基本上相同的水平定向。例如，每一路由结构146可在XY平面内展现基本上相同的对角定向。在额外实施例中，路由结构146中的一或多者可耦合到第一接触结构140的不同行内的第一接触结构140中的一或多者，及/或路由结构146中的一或多者可展现与路由结构146的一或多个其它者不同的水平定向。
参考图4B，在额外实施例中，路由结构146形成为在Y方向上相对中心地定位于阶梯结构116(及因此包含阶梯结构116的块110(图1)内)的第一接触结构140的单个(例如，仅一个)行内水平地延伸于第三接触结构165(及与其相关联的第二额外接触结构125)与第一接触结构140(及与其相关联的第一额外接触结构124)之间。此配置可最小化路由结构146将第三接触结构165耦合到第一接触结构140的路径距离。路由结构146可各自展现基本上相同的水平定向。例如，每一路由结构146可在X方向上延伸于第三接触结构165与相关联于其第一接触结构140之间。
参考图4C，在另外实施例中，路由结构146形成为在于X方向上延伸的第一接触结构140的多个(例如，两个)行内水平地延伸于第三接触结构165(及与其相关联的第二额外接触结构125)与第一接触结构140(及与其相关联的第一额外接触结构124)之间。例如，对于至少两(2)个路由结构146可耦合到其的每一第三接触结构165，路由结构146在彼此不同的第一接触结构140的行内从第三接触结构165水平延伸到第一接触结构140。在一些实施例中，第一接触结构140的不同行靠近彼此不同的狭槽结构112(及因此靠近块110(图1)的不同侧)定位。在额外实施例中，路由结构146中的一或多者可耦合到第一接触结构140的不同行(例如第一接触结构140的相对中心定位的行(例如，在Y方向上))内的第一接触结构140中的一或多者。在个别第三接触结构165内耦合多个路由结构146促进设计中的冗余。预期其它变动。个别第三接触结构165可通过路由结构146(以及第一额外接触结构124及第二额外接触结构)电子连接到所要数量的第一接触结构140。
根据本公开的实施例的微电子装置结构可包含于本公开的微电子装置中。例如，根据本公开的实施例，图5说明包含微电子装置结构500的微电子装置501(例如，存储器装置，例如3D NAND快闪存储器装置)的部分的部分剖面透视图。微电子装置结构500可基本上类似于先前关于图1、2A到2C、3A到3C及4A到4C描述的微电子装置结构100中的一者。为清楚及易于理解图式及相关联描述，图5中未展示先前在本文中描述的微电子装置结构100的一些特征(例如，结构、材料)。然而，将理解，先前关于图1、2A到2C、3A到3C及4A到4C中的一或多者描述的微电子装置结构100的任何特征可包含于本文中关于图5描述的微电子装置501的微电子装置结构500中。
如图5中所展示，微电子装置501的微电子装置结构500可包含通过路由结构564(对应于本文中先前描述的路由结构146)耦合到第三接触结构565(对应于本文中先前描述的第三接触结构165)的第一接触结构540(对应于本文中先前描述的第一接触结构140)。第一接触结构540可定位于通过狭槽结构512(对应于本文中先前描述的狭槽结构112)彼此分离的堆叠结构502(对应于本文中先前描述的堆叠结构102)的块(对应于本文中先前描述的块110)内的体育场结构514(对应于本文中先前描述的体育场结构114)的水平区域内。第一接触结构540可竖直延伸穿过堆叠结构502而到在下伏于堆叠结构502的源极层级559的导电结构560(例如，导电岛结构)。导电结构560可耦合到基底结构568，基底结构568包含具有经配置以控制微电子装置501的其它特征(例如，存储器胞元554串)的各种操作的控制逻辑装置的至少一个控制逻辑区。在体育场结构514的水平区域内包含第一接触结构540可减少在水平相邻(例如，在X方向上)体育场结构514之间的顶区(例如，对应于本文中先前描述的顶区122)内的第一接触结构540的数目。
如图5中所展示，除先前在本文中关于微电子装置结构100(图1、2A到2C、3A到3C及4A到4C)中的一或多者描述的微电子装置结构500的特征之外，微电子装置501也可进一步包含竖直延伸穿过堆叠结构502的个别块的胞元支柱结构552。胞元支柱结构552可定位于从块内的体育场结构514水平偏移(例如，在X方向上)的块的区(例如，存储器阵列区)内。胞元支柱结构552与堆叠结构502的层级508的导电材料534的相交点形成竖直延伸穿过堆叠结构502的个别块的存储器胞元554串。对于每一存储器胞元554串，其存储器胞元554可彼此串联耦合。在个别块内，堆叠结构502的一些层级508的导电材料534可用作块内的存储器胞元554串的存取线结构(例如，字线结构)。在一些实施例中，在每一块内，形成于一些层级508的导电材料534与胞元支柱结构552的相交点处的存储器胞元554包括所谓的“MONOS”(金属-氧化物-氮化物-氧化物-半导体)存储器胞元。在额外实施例中，存储器胞元554包括所谓的“TANOS”(氮化钽-氧化铝-氮化物-氧化物-半导体)存储器胞元，或所谓的“BETANOS”(带/屏障工程设计TANOS)存储器胞元，其中的每一者是MONOS存储器胞元的子集。在另外实施例中，存储器胞元554包括所谓的“浮动栅极”存储器胞元，包含作为电荷存储结构的浮动栅极(例如，金属浮动栅极)。浮动栅极可水平介入于胞元支柱结构552的中心结构与堆叠结构502的不同层级508的导电材料534之间。
微电子装置501可进一步包含第一选择栅极556(例如，上选择栅极、漏极选择栅极(SGD))、选择线路由结构566、一或多个第二选择栅极558(例如，下选择栅极、源极选择栅极(SGS))、及数字线结构562。数字线结构562可竖直上覆于胞元支柱结构552(及因此存储器胞元554串)且耦合到胞元支柱结构552(及因此存储器胞元554串)。源极层级559内的至少一个源极结构可竖直下伏于胞元支柱结构552(及因此存储器胞元554串)且耦合到胞元支柱结构552(及因此存储器胞元554串)。另外，不同第三接触结构565(例如，耦合到层级508的导电材料534及一些第一接触结构540的一些第三接触结构565A；耦合到第一选择栅极556及一些其它第一接触结构540的一些其它第三接触结构565B)可将微电子装置501的各种特征彼此耦合，如所展示。
基底结构568的控制逻辑区可包含以下中的一或多者(例如，每一者)：电荷泵(例如，VCCP电荷泵、VNEGWL电荷泵、DVC2电荷泵)、延迟锁定环路(DLL)电路系统(例如，环形振荡器)、Vdd调节器、驱动器(例如，串驱动器)、页缓冲器、解码器(例如，本地层面解码器、列解码器、行解码器)、感测放大器(例如，均衡(EQ)放大器、隔离(ISO)放大器、NMOS感测放大器、PMOS感测放大器(PSA))、修复电路系统(例如，列修复电路系统、行修复电路系统)、I/O装置(例如，本地I/O装置)、存储器测试装置、MUX、错误检查及校正(ECC)装置、自刷新/损耗均衡装置及其它芯片/层面控制电路系统。基底结构568的控制逻辑区可耦合到源极层级559的各种导电结构(例如，至少一些导电结构560、至少一个源极结构)、路由结构564、选择线路由结构566及数字线结构562。在一些实施例中，基底结构568的控制逻辑区包含CMOS(互补金属-氧化物-半导体)电路系统。在此类实施例中，基底结构568的控制逻辑区域可特性化为具有“阵列下CMOS”(“CuA”)配置。
因此，根据本公开的实施例，一种存储器装置包括堆叠结构、第一接触结构、第二接触结构、路由结构及存储器胞元串。所述堆叠结构包括布置成层级的导电材料及绝缘材料的竖直交替序列。所述堆叠结构具有通过电介质狭槽结构彼此分离的块。所述块中的每一者包括体育场结构，所述体育场结构个别地包括相对阶梯结构，所述阶梯结构各自具有包括所述堆叠结构的所述层级的边缘的梯级。所述第一接触结构在至少一些所述体育场结构的所述相对阶梯结构的水平边界内。所述第一接触结构竖直延伸穿过所述堆叠结构而到所述堆叠结构下方的导电结构。所述第二接触结构在所述至少一些所述体育场结构中的每一者的所述相对阶梯结构中的至少一者的所述梯级上。所述路由结构水平延伸于所述第一接触结构与所述第二接触结构之间且将所述第一接触结构耦合到所述第二接触结构。所述存储器胞元串竖直延伸穿过所述堆叠结构且耦合到所述第二接触结构。
根据本公开的实施例的微电子装置结构(例如，先前关于图1、2A到2C、3A到3C及4A到4C描述的微电子装置结构100)及微电子装置(例如，先前关于图5描述的微电子装置501)可用于本公开的电子系统的实施例中。例如，图6是根据本公开的实施例的说明性电子系统600的框图。电子系统600可包括例如计算机或计算机硬件组件、服务器或其它联网硬件组件、蜂窝电话、数字相机、个人数字助理(PDA)、便携式媒体(例如，音乐)播放器、具备Wi-Fi或蜂窝功能的平板计算机，例如(举例来说)或/>平板计算机、电子书、导航装置等。电子系统600包含至少一个存储器装置602。存储器装置602可包括例如微电子装置结构(例如，先前关于图1、2A到2C、3A到3C及4A到4C描述的微电子装置结构100中的一者)及先前在本文中描述的微电子装置(例如，微电子装置501)中的一或多者。电子系统600可进一步包含至少一个电子信号处理器装置604(通常称为“微处理器”)。任选地，电子信号处理器装置604可包含微电子装置结构(例如，先前关于图1、2A到2C、3A到3C及4A到4C描述的微电子装置结构100中的一者)及先前在本文中描述的微电子装置(例如，微电子装置501)中的一或多者。虽然存储器装置602及电子信号处理器装置604在图6中被描绘为两(2)个单独装置，但在额外实施例中，具有存储器装置602及电子信号处理器装置604的功能性的单个(例如，仅一个)存储器/处理器装置包含于电子系统600中。在此类实施例中，存储器/处理器装置可包含微电子装置结构(例如，先前关于图1、2A到2C、3A到3C及4A到4C描述的微电子装置结构100中的一者)及先前在本文中描述的微电子装置(例如，微电子装置501)中的一或多者。电子系统600可进一步包含用于由用户将信息输入到电子系统600中的一或多个输入装置606，例如(举例来说)鼠标或其它指向装置、键盘、触摸板、按钮或控制面板。电子系统600可进一步包含用于向用户输出信息(例如，视觉或音频输出)的一或多个输出装置608，例如(举例来说)监视器、显示器、打印机、音频输出插孔、扬声器等。在一些实施例中，输入装置606及输出装置608包括单个触摸屏装置，其可用于将信息输入到电子系统600及向用户输出视觉信息两者。输入装置606及输出装置608可与存储器装置602及电子信号处理器装置604中的一或多者电连通。
因此，根据本公开的实施例，一种电子系统包括输入装置、输出装置、可操作地连接到所述输入装置及所述输出装置的处理器装置，及可操作地连接到所述处理器装置的存储器装置。所述存储器装置包括堆叠结构、第一接触结构、第二接触结构、第三接触结构及控制逻辑电路系统。所述堆叠结构包括布置成层级的导电材料及绝缘材料的竖直交替序列。所述堆叠结构包括具有梯级的体育场结构，所述梯级包括所述层级的所述导电材料的部分。所述第一接触结构竖直延伸穿过所述堆叠结构且在所述体育场结构的水平区域内。所述第二接触结构竖直延伸穿过所述堆叠结构且在所述体育场结构的水平区域内。所述第三接触结构在所述体育场结构的所述梯级上。所述第三接触结构与所述第一接触结构电连通，且与所述第二接触结构电隔离。所述控制逻辑电路系统下伏于所述堆叠结构且与所述第一接触结构电连通。
相较于常规结构、常规装置及常规系统，本公开的结构、装置及系统有利地促进改进的性能、降低的成本(例如制造成本、材料成本)、组件的增加的小型化及较大封装密度中的一或多者。例如，相较于常规设计，将本公开的第一接触结构(例如，第一接触结构140、540)包含于本公开的体育场结构(例如，体育场结构114、514)的水平边界内可减少插入于体育场结构之间的顶区(例如，顶区122)内所需的第一接触结构的数目。因此，本公开的顶区可相对于常规设计具有减小的水平尺寸。相较于常规微电子装置，本公开的顶区的相对减小的尺寸可促进本公开的微电子装置(例如，微电子装置501)内的存储器胞元的相对较大密度，及/或可促进本公开的微电子装置相对于常规微电子装置的相对减小的总尺寸。相较于常规结构、常规装置及常规系统，本公开的结构、装置及系统也可改进可扩缩性、效率及简单性。
下文陈述本公开的额外非限制性实例实施例。
实施例1：一种微电子装置，其包括：堆叠结构，其包括布置成层级的导电材料及绝缘材料的竖直交替序列，所述堆叠结构分成各自包括体育场结构的块，所述体育场结构包含包括所述层级的水平端的梯级；接触结构，其在所述体育场结构的水平区域内且竖直延伸穿过所述堆叠结构；及额外接触结构，其在所述体育场结构的至少一些所述梯级上且耦合到所述接触结构。
实施例2：根据实施例1所述的微电子装置，其进一步包括竖直延伸穿过所述堆叠结构且耦合到所述堆叠结构的所述层级的所述导电材料的存储器胞元串。
实施例3：根据实施例1及2中的一个实施例所述的微电子装置，其进一步包括在所述体育场结构的所述水平区域内且竖直延伸穿过所述堆叠结构的另外接触结构，所述另外接触结构与所述额外接触结构电隔离。
实施例4：根据实施例1到3中任一实施例所述的微电子装置，其中所述堆叠结构的所述块中的每一者进一步包括与所述体育场结构水平相邻且具有小于约1微米的水平宽度的顶区。
实施例5：根据实施例4所述的微电子装置，其中所述顶区的所述水平宽度小于或等于约100纳米。
实施例6：根据实施例1到5中任一实施例所述的微电子装置，其中：所述额外接触结构基本上水平地居中于所述体育场结构的所述至少一些所述梯级上；且所述接触结构至少部分定位于所述体育场结构的所述至少一些所述梯级的水平区域内。
实施例7：根据实施例6所述的微电子装置，其进一步包括至少部分定位于所述体育场结构的所述至少一些所述梯级的所述水平区域内的另外接触结构，所述另外接触结构与所述额外接触结构电隔离。
实施例8：根据实施例6所述的微电子装置，其中所述接触结构中的多于一者至少部分定位于所述体育场结构的所述至少一些所述梯级中的每一者的水平区域内。
实施例9：根据实施例1到8中任一实施例所述的微电子装置，其中所述额外接触结构中的每一者具有耦合到其的所述接触结构中的一者。
实施例10：根据实施例1到8中任一实施例所述的微电子装置，其中所述额外接触结构中的每一者具有耦合到其的所述接触结构中的至少两者。
实施例11：根据实施例1到10中任一实施例所述的微电子装置，其进一步包括：第一另外接触结构，其在所述接触结构上；第二另外接触结构，其在所述额外接触结构上；及路由结构，其从所述第一另外接触结构及所述第二另外接触结构水平延伸且延伸于所述第一另外接触结构与所述第二另外接触结构之间。
实施例12：根据实施例1到11中任一实施例所述的微电子装置，其中至少一行所述接触结构及至少一行所述额外接触结构各自在第一水平方向上延伸，且所述至少一行所述接触结构在与所述第一水平方向正交的第二水平方向上从所述至少一行所述额外接触结构偏移。
实施例13：根据实施例1到11中任一实施例所述的微电子装置，其中至少一行所述接触结构及至少一行所述额外接触结构各自在第一水平方向上延伸，且所述至少一行所述接触结构在与所述第一水平方向正交的第二水平方向上与所述至少一行所述额外接触结构基本上对准。
实施例14：一种存储器装置，其包括：堆叠结构，其包括布置成层级的导电材料及绝缘材料的竖直交替序列，所述堆叠结构具有通过电介质狭槽结构彼此分离的块，所述块中的每一者包括体育场结构，所述体育场结构个别地包括相对阶梯结构，所述阶梯结构各自具有包括所述堆叠结构的所述层级的边缘的梯级；第一接触结构，其在至少一些所述体育场结构的所述相对阶梯结构的水平边界内，所述第一接触结构竖直延伸穿过所述堆叠结构而到所述堆叠结构下方的导电结构；第二接触结构，其在所述至少一些所述体育场结构中的每一者的所述相对阶梯结构中的至少一者的所述梯级上；路由结构，其水平延伸于所述第一接触结构与所述第二接触结构之间且将所述第一接触结构耦合到所述第二接触结构；及存储器胞元串，其竖直延伸穿过所述堆叠结构且耦合到所述第二接触结构。
实施例15：根据实施例14所述的存储器装置，其进一步包括在所述至少一些所述体育场结构的所述相对阶梯结构的所述水平边界内的第三接触结构，所述第三接触结构竖直延伸穿过所述堆叠结构且与所述第二接触结构电隔离。
实施例16：根据实施例14及15中的一个实施例所述的存储器装置，其中所述导电结构耦合到在其之下的控制逻辑电路系统。
实施例17：根据实施例16所述的存储器装置，其中所述控制逻辑电路系统包括互补-金属-氧化物-半导体(CMOS)电路系统。
实施例18：根据实施例14到17中任一实施例所述的存储器装置，其中所述块中的每一者进一步包括在第一方向上水平插入于其所述体育场结构之间的顶区，所述顶区中的每一者在所述第一方向上具有小于或等于约100纳米的水平宽度。
实施例19：一种电子装置，其包括：输入装置；输出装置；处理器装置，其可操作地连接到所述输入装置及所述输出装置；及存储器装置，其可操作地连接到所述处理器装置，且包括：堆叠结构，其包括布置成层级的导电材料及绝缘材料的竖直交替序列，所述堆叠结构包括具有梯级的体育场结构，所述梯级包括所述层级的所述导电材料的部分；第一接触结构，其竖直延伸穿过所述堆叠结构且在所述体育场结构的水平区域内；第二接触结构，其竖直延伸穿过所述堆叠结构且在所述体育场结构的所述水平区域内；第三接触结构，其在所述体育场结构的所述梯级上，所述第三接触结构与所述第一接触结构电连通且与所述第二接触结构电隔离；及控制逻辑电路系统，其下伏于所述堆叠结构且与所述第一接触结构电连通。
实施例20：根据实施例19所述的电子装置，其进一步包括上覆于所述第一接触结构及所述第三接触结构的路由结构，所述路由结构中的每一者延伸于所述第一接触结构中的一者与所述第三接触结构中的一者之间且电连接所述第一接触结构中的所述一者及所述第三接触结构中的所述一者。
实施例21：根据实施例19及20中的一个实施例所述的电子装置，其进一步包括竖直延伸穿过所述堆叠结构且耦合到所述堆叠结构的所述层级的所述导电材料的存储器胞元串。
虽然本公开可接受各种修改及替代形式，但特定实施例已在图式中通过实例展示且已在本文中详细描述。然而，本公开不限于所公开的特定形式。实情是，本公开将涵盖落于随附权利要求书及其合法等效物的范围内的所有修改、等效物及替代例。例如，关于一个实施例公开的元件及特征可与关于本公开的其它实施例公开的元件及特征组合。

Claims (21)

1.一种微电子装置，其包括：
堆叠结构，其包括布置成层级的导电材料及绝缘材料的竖直交替序列，所述堆叠结构分成各自包括体育场结构的块，所述体育场结构包含包括所述层级的水平端的梯级；
接触结构，其在所述体育场结构的水平区域内且竖直延伸穿过所述堆叠结构；及
额外接触结构，其在所述体育场结构的至少一些所述梯级上且耦合到所述接触结构。
2.根据权利要求1所述的微电子装置，其进一步包括竖直延伸穿过所述堆叠结构且耦合到所述堆叠结构的所述层级的所述导电材料的存储器胞元串。
3.根据权利要求1所述的微电子装置，其进一步包括在所述体育场结构的所述水平区域内且竖直延伸穿过所述堆叠结构的另外接触结构，所述另外接触结构与所述额外接触结构电隔离。
4.根据权利要求1所述的微电子装置，其中所述堆叠结构的所述块中的每一者进一步包括与所述体育场结构水平相邻且具有小于约1微米的水平宽度的顶区。
5.根据权利要求4所述的微电子装置，其中所述顶区的所述水平宽度小于或等于约100纳米。
6.根据权利要求1到5中任一权利要求所述的微电子装置，其中：
所述额外接触结构基本上水平地居中于所述体育场结构的所述至少一些所述梯级上；且
所述接触结构至少部分定位于所述体育场结构的所述至少一些所述梯级的水平区域内。
7.根据权利要求6所述的微电子装置，其进一步包括至少部分定位于所述体育场结构的所述至少一些所述梯级的所述水平区域内的另外接触结构，所述另外接触结构与所述额外接触结构电隔离。
8.根据权利要求6所述的微电子装置，其中所述接触结构中的多于一者至少部分定位于所述体育场结构的所述至少一些所述梯级中的每一者的水平区域内。
9.根据权利要求1到5中任一权利要求所述的微电子装置，其中所述额外接触结构中的每一者具有耦合到其的所述接触结构中的一者。
10.根据权利要求1到5中任一权利要求所述的微电子装置，其中所述额外接触结构中的每一者具有耦合到其的所述接触结构中的至少两者。
11.根据权利要求1到5中任一权利要求所述的微电子装置，其进一步包括：
第一另外接触结构，其在所述接触结构上；
第二另外接触结构，其在所述额外接触结构上；及
路由结构，其从所述第一另外接触结构及所述第二另外接触结构水平延伸且延伸于所述第一另外接触结构与所述第二另外接触结构之间。
12.根据权利要求1到5中任一权利要求所述的微电子装置，其中至少一行所述接触结构及至少一行所述额外接触结构各自在第一水平方向上延伸，且所述至少一行所述接触结构在与所述第一水平方向正交的第二水平方向上从所述至少一行所述额外接触结构偏移。
13.根据权利要求1到5中任一权利要求所述的微电子装置，其中至少一行所述接触结构及至少一行所述额外接触结构各自在第一水平方向上延伸，且所述至少一行所述接触结构在与所述第一水平方向正交的第二水平方向上与所述至少一行所述额外接触结构基本上对准。
14.一种存储器装置，其包括：
堆叠结构，其包括布置成层级的导电材料及绝缘材料的竖直交替序列，所述堆叠结构具有通过电介质狭槽结构彼此分离的块，所述块中的每一者包括体育场结构，所述体育场结构个别地包括相对阶梯结构，所述阶梯结构各自具有包括所述堆叠结构的所述层级的边缘的梯级；
第一接触结构，其在至少一些所述体育场结构的所述相对阶梯结构的水平边界内，所述第一接触结构竖直延伸穿过所述堆叠结构而到所述堆叠结构下方的导电结构；
第二接触结构，其在所述至少一些所述体育场结构中的每一者的所述相对阶梯结构中的至少一者的所述梯级上；
路由结构，其水平延伸于所述第一接触结构与所述第二接触结构之间且将所述第一接触结构耦合到所述第二接触结构；及
存储器胞元串，其竖直延伸穿过穿过所述堆叠结构且耦合到所述第二接触结构。
15.根据权利要求14所述的存储器装置，其进一步包括在所述至少一些所述体育场结构的所述相对阶梯结构的所述水平边界内的第三接触结构，所述第三接触结构竖直延伸穿过所述堆叠结构且与所述第二接触结构电隔离。
16.根据权利要求14及15中任一权利要求所述的存储器装置，其中所述导电结构耦合到在其之下的控制逻辑电路系统。
17.根据权利要求16所述的存储器装置，其中所述控制逻辑电路系统包括互补-金属-氧化物-半导体(CMOS)电路系统。
18.根据权利要求14及15中任一权利要求所述的存储器装置，其中所述块中的每一者进一步包括在第一方向上水平插入于其所述体育场结构之间的顶区，所述顶区中的每一者在所述第一方向上具有小于或等于约100纳米的水平宽度。
19.一种电子装置，其包括：
输入装置；
输出装置；
处理器装置，其可操作地连接到所述输入装置及所述输出装置；及
存储器装置，其可操作地连接到所述处理器装置且包括：
堆叠结构，其包括布置成层级的导电材料及绝缘材料的竖直交替序列，所述堆叠结构包括具有梯级的体育场结构，所述梯级包括所述层级的所述导电材料的部分；
第一接触结构，其竖直延伸穿过所述堆叠结构且在所述体育场结构的水平区域内；
第二接触结构，其竖直延伸穿过所述堆叠结构且在所述体育场结构的所述水平区域内；
第三接触结构，其在所述体育场结构的所述梯级上，所述第三接触结构与所述第一接触结构电连通且与所述第二接触结构电隔离；及
控制逻辑电路系统，其下伏于所述堆叠结构且与所述第一接触结构电连通。
20.根据权利要求19所述的电子装置，其进一步包括上覆于所述第一接触结构及所述第三接触结构的路由结构，所述路由结构中的每一者延伸于所述第一接触结构中的一者与所述第三接触结构中的一者之间且电连接所述第一接触结构中的所述一者及所述第三接触结构中的所述一者。
21.根据权利要求19及20中任一权利要求所述的电子装置，其进一步包括竖直延伸穿过所述堆叠结构且耦合到所述堆叠结构的所述层级的所述导电材料的存储器胞元串。
CN202280042450.XA 2021-06-16 2022-05-20 微电子装置及相关存储器装置及电子系统 Pending CN117501440A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US17/349,158 2021-06-16
US17/349,158 US20220406712A1 (en) 2021-06-16 2021-06-16 Microelectronic devices, and related electronic systems and methods
PCT/US2022/030304 WO2022265812A1 (en) 2021-06-16 2022-05-20 Microelectronic devices, and related memory devices and electronic systems

Publications (1)

Publication Number Publication Date
CN117501440A true CN117501440A (zh) 2024-02-02

Family

ID=84489428

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202280042450.XA Pending CN117501440A (zh) 2021-06-16 2022-05-20 微电子装置及相关存储器装置及电子系统

Country Status (4)

Country Link
US (1) US20220406712A1 (zh)
CN (1) CN117501440A (zh)
TW (1) TW202306126A (zh)
WO (1) WO2022265812A1 (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11309328B2 (en) * 2019-10-29 2022-04-19 Micron Technology, Inc. Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8083953B2 (en) * 2007-03-06 2011-12-27 Micron Technology, Inc. Registered structure formation via the application of directed thermal energy to diblock copolymer films
US9589978B1 (en) * 2016-02-25 2017-03-07 Micron Technology, Inc. Memory devices with stairs in a staircase coupled to tiers of memory cells and to pass transistors directly under the staircase
US10318378B2 (en) * 2016-02-25 2019-06-11 Micron Technology, Inc Redundant array of independent NAND for a three-dimensional memory array
US10373970B2 (en) * 2016-03-02 2019-08-06 Micron Technology, Inc. Semiconductor device structures including staircase structures, and related methods and electronic systems
US9941209B2 (en) * 2016-03-11 2018-04-10 Micron Technology, Inc. Conductive structures, systems and devices including conductive structures and related methods
US11177271B2 (en) * 2017-09-14 2021-11-16 Micron Technology, Inc. Device, a method used in forming a circuit structure, a method used in forming an array of elevationally-extending transistors and a circuit structure adjacent thereto
KR102633484B1 (ko) * 2019-07-10 2024-02-05 삼성전자주식회사 더미 패턴들을 갖는 반도체 소자들
KR20220083115A (ko) * 2020-12-11 2022-06-20 에스케이하이닉스 주식회사 3차원 메모리 장치 및 그 제조방법

Also Published As

Publication number Publication date
US20220406712A1 (en) 2022-12-22
TW202306126A (zh) 2023-02-01
WO2022265812A1 (en) 2022-12-22

Similar Documents

Publication Publication Date Title
US20210398996A1 (en) Microelectronic devices, and related methods, memory devices, and electronic systems
US11699652B2 (en) Microelectronic devices and electronic systems
US11665894B2 (en) Microelectronic devices, memory devices, and electronic systems
US20210398859A1 (en) Methods of forming microelectronic devices, and related microelectronic devices and electronic systems
US20240038730A1 (en) Microelectronic devices, and methods of forming microelectronic devices
US11908512B2 (en) 3D NAND flash memory devices and related electronic systems
CN117501440A (zh) 微电子装置及相关存储器装置及电子系统
CN115552608A (zh) 包含体育场结构的微电子装置及相关的存储器装置和电子系统
US11778827B2 (en) Memory devices including multiplexer devices, and related electronic systems
CN115700031A (zh) 包含体育场结构的微电子装置以及相关存储器装置和电子系统
US20230189515A1 (en) Microelectronic devices including stack structures having air gaps, and related memory devices, electronic systems, and methods
US20240057328A1 (en) Microelectronic devices, memory devices, and electronic systems, and methods of forming the same
US20230047662A1 (en) Microelectronic devices, and related memory devices and electronic systems
US20230395150A1 (en) Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
CN114093878B (zh) 微电子装置及相关存储器装置、电子系统及方法
US11605642B2 (en) Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods
CN115768114A (zh) 微电子装置以及相关存储器装置和电子系统
CN117641929A (zh) 包含体育场结构的微电子装置以及相关存储器装置和电子系统
WO2023107793A1 (en) Methods of forming microelectronic devices, and related microelectronic devices, memory devices, and electronic systems
CN117641913A (zh) 形成微电子装置的方法及相关微电子装置、存储器装置和电子系统
CN116916656A (zh) 包含互连件的微电子装置及相关存储器装置和电子系统
CN116367545A (zh) 包含具有相关联绝缘结构的加强中间区的堆叠结构的微电子装置，以及相关的系统和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication