CN117497612A - 一种异质结肖特基势垒二极管及其制备方法 - Google Patents
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- 230000004888 barrier function Effects 0.000 title claims abstract description 36
- 238000002360 preparation method Methods 0.000 title abstract description 7
- 239000002184 metal Substances 0.000 claims abstract description 90
- 229910052751 metal Inorganic materials 0.000 claims abstract description 90
- 239000000463 material Substances 0.000 claims abstract description 43
- 230000002829 reductive effect Effects 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 27
- 239000010931 gold Substances 0.000 claims description 20
- 239000013078 crystal Substances 0.000 claims description 17
- 238000005530 etching Methods 0.000 claims description 13
- 238000000137 annealing Methods 0.000 claims description 11
- 230000008569 process Effects 0.000 claims description 10
- 230000036961 partial effect Effects 0.000 claims description 8
- 238000001312 dry etching Methods 0.000 claims description 6
- 239000007769 metal material Substances 0.000 claims description 6
- 238000002207 thermal evaporation Methods 0.000 claims description 6
- 238000007740 vapor deposition Methods 0.000 claims description 6
- 229910052737 gold Inorganic materials 0.000 claims description 5
- 238000001259 photo etching Methods 0.000 claims description 5
- 239000002019 doping agent Substances 0.000 claims description 4
- 238000005566 electron beam evaporation Methods 0.000 claims description 4
- 238000001755 magnetron sputter deposition Methods 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 4
- 238000007747 plating Methods 0.000 claims description 4
- 239000012299 nitrogen atmosphere Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 claims description 3
- 229910052697 platinum Inorganic materials 0.000 claims description 3
- 230000000903 blocking effect Effects 0.000 claims description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 claims description 2
- 238000005498 polishing Methods 0.000 claims description 2
- 230000005684 electric field Effects 0.000 abstract description 7
- 230000002776 aggregation Effects 0.000 abstract 1
- 238000004220 aggregation Methods 0.000 abstract 1
- 230000000694 effects Effects 0.000 abstract 1
- 239000011229 interlayer Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 abstract 1
- 239000012071 phase Substances 0.000 description 32
- 239000004065 semiconductor Substances 0.000 description 13
- 229910002601 GaN Inorganic materials 0.000 description 12
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 239000012141 concentrate Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- 229910016001 MoSe Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000002708 enhancing effect Effects 0.000 description 1
- 238000002248 hydride vapour-phase epitaxy Methods 0.000 description 1
- 230000002427 irreversible effect Effects 0.000 description 1
- 230000000670 limiting effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 229910052723 transition metal Inorganic materials 0.000 description 1
- 150000003624 transition metals Chemical group 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/47—Schottky barrier electrodes
- H01L29/475—Schottky barrier electrodes on AIII-BV compounds
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
- H01L29/66196—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices with an active layer made of a group 13/15 material
- H01L29/66204—Diodes
- H01L29/66212—Schottky diodes
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- Engineering & Computer Science (AREA)
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- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
本发明提供的一种异质结肖特基势垒二极管，与传统肖特基二极管相比，在结构上使n‑掺杂层厚度减小形成倾斜台面，同时使用了金属相二维材料代替传统金属作为场板，利用了金属相二维材料的高导电性、层间空间大的优势以及倾斜台面的结构缓解了电场聚集效应，提高了耐压。本发明还提供了一种异质结肖特基势垒二极管的制备方法，能够制备出在外电压下具有良好耐压性能的异质结肖特基势垒二极管。
Description
技术领域
本发明属于半导体器件领域，尤其涉及一种异质结肖特基势垒二极管及其制备方法。
背景技术
宽禁带半导体材料是指禁带宽度在2.3eV及以上的半导体材料，典型的是碳化硅(SiC)、氮化镓(GaN)等材料。宽禁带半导体材料的材料性能优越，具有高击穿电场、高电子饱和漂移速度等优点，广泛应用于功率和射频器件，成为了半导体器件领域中的热点。相关技术中，异质结肖特基势垒二极管的金属相二维材料层使用常规金属，耐压不高，在反向加压时会产生较大的漏电流，同时在外加电压时，电场分布易集中在边缘处，使得器件提前击穿，从而对器件造成不可逆转的损坏。
因此，有必要提供一种减小器件边缘处电场聚集、提高器件耐压的异质结肖特基势垒二极管及其制备方法。
发明内容
本发明所要解决的技术问题在于提供一种异质结肖特基势垒二极管及其制备方法，旨在解决常规金属金属相二维材料层的异质结肖特基势垒二极管耐压低、反向加压时产生较大漏电流的问题。
为解决上述技术问题，本发明第一方面提供了一种异质结肖特基势垒二极管，包括自下到上依次结合的阴极金属、单晶衬底、n-掺杂层、介质层和金属相二维材料层；所述介质层开设有连通所述n-掺杂层和所述金属相二维材料层的通孔，所述通孔开设于所述介质层的中心区域，在所述介质层的中心区域外的所述n-掺杂层厚度减小形成倾斜台面；所述异质结肖特基势垒二极管还包括填充于所述通孔中的阳极金属。
优选地，单晶衬底厚度为300 μm，单晶衬底厚度变薄可以减小异质结肖特基势垒二极管的导通电阻；可选地，单晶衬底厚度范围在260~320μm。
进一步地，所述倾斜台面与所述n-掺杂层端面之间的夹角为40~60°。
优选地，所述金属相二维材料层为金属相MoS2层，所述金属相MoS2层的掺杂剂为Re且掺杂比为Re/Mo=2/3~7/3，所述金属相MoS2层的厚度为0.5~1nm，优选地，金属相MoS2层的厚度为1nm，其中，金属相MoS2层带隙为0eV，具有导电性。可选地，金属相二维材料层的二维材料为WS2、MoSe2、MoTe2中的的任意一种，掺杂剂为过渡金属。
进一步地，所述介质层为h-BN层且厚度为8~16nm，优选地，h-BN的厚度为10nm。
进一步地，所述单晶衬底为Si掺杂的GaN且掺杂浓度为8×1018cm-3；所述n-掺杂层为Si掺杂的GaN且掺杂浓度为2×1016cm-3，所述n-掺杂层的厚度范围为15μm-40μm，优选地，n-掺杂层的厚度为40μm，可选地，单晶衬底为二维材料衬底，包括但不限于SiC或GaN中的任意一种。
进一步地，所述阴极金属为Ti/Al/Ni/Au叠层结构，厚度分别为25、100、20和80nm；阳极金属为Pt/Au或Pt/Au叠层结构中的任意一种。
优选地，所述阳极金属为Pt/Au叠层结构，厚度均为5nm，其中，阴极金属用于形成欧姆接触。
本发明第二方面提供了一种异质结肖特基势垒二极管的制备方法，包括：
在单晶衬底上外延生长n-掺杂层；
将所述单晶衬底背面金属化并退火形成欧姆接触；
刻蚀所述n-掺杂层周缘形成侧壁倾斜的n-掺杂层；
在所述侧壁倾斜的n-掺杂层上外延生长介质层，刻蚀所述介质层的部分区域，并将所述部分区域进行金属化形成阳极金属层；
在所述阳极金属层和所述介质层的表面生长金属相二维材料，形成金属相二维材料层。
进一步地，所述刻蚀所述n-掺杂层周缘形成侧壁倾斜的n-掺杂层，具体包括：
采用光刻工艺在所述n-掺杂层的表面生成SiO2阻挡层，通过Cl2进行变速率干法刻蚀，得到侧壁倾斜的n-掺杂层，其中，刻蚀倾角范围为40°~60°。
进一步地，所述在所述侧壁倾斜的n-掺杂层上外延生长介质层，刻蚀所述介质层的部分区域，并将所述部分区域进行金属化形成阳极金属层，在所述阳极金属层和所述介质层的表面生长金属相二维材料，形成金属相二维材料层，具体包括：
采用气相沉积法在所述n-掺杂层表面生长所述介质层，或采用干法/湿法转移将h-BN转移至所述n-掺杂层表面形成所述介质层，转移成功后退火，其中，所述介质层为h-BN层，退火工艺用于增强h-BN与n-掺杂层之间的结合；
采用光刻工艺在所述介质层表面生成阻挡层后，采用干法刻蚀将h-BN层的中心开孔；
采用磁控溅射、热蒸发或电子束蒸发法将所述介质层的中心开孔处镀金属材料，形成金属膜，采用剥离工艺去除多余的所述金属膜，形成阳极金属层，其中，所述金属材料为Ni/Au或Pt/Au；
采用气相沉积法在所述阳极金属层和所述介质层的表面制备掺杂Re的金属相MoS2层。
进一步地，所述在所述单晶衬底背面金属化并退火形成欧姆接触，具体包括：
将所述单晶衬底背面打磨抛光至250~350μm，采用磁控溅射、热蒸发或者电子束蒸发在所述单晶衬底背面镀金属Ti/Al/Ni/Au，并掀金去胶，随后在氮气氛围中退火60s，退火温度为800℃，其中，所述单晶衬底为GaN或SiC。
本发明中一种异质结肖特基势垒二极管及其制备方法与现有技术相比，有益效果在于：
在外加电压时，电场分布易集中在边缘处，本发明中的一种异质结肖特基势垒二极管，其介质层开设有连通n-掺杂层和金属相二维材料层的通孔，通孔中填充有阳极金属，通孔开设于介质层的中心区域，在介质层的中心区域外的n-掺杂层厚度减小形成了倾斜台面，缓解了阳极金属周围的电场集中现象，提高了半导体器件的耐压，避免了半导体器件外加电压时提前击穿。
其次，本发明使用了金属相二维材料代替常规金属，形成了厚度较薄的金属相二维材料层，同时使用了b-BN材料作为介质层材料，使半导体器件的整体厚度大幅减小，便于制作超薄器件；
最后，本发明中的金属相二维材料、介质层材料及其他材料易获得，降低了半导体器件的价格，本发明的方法还具有操作简单、安全、成本低等优点。
附图说明
图1是本发明实施例中的异质结肖特基势垒二极管的整体结构示意图；
图2是本发明实施例中步骤1和步骤2中的器件结构示意图；
图3是本发明实施例中步骤3中的器件结构示意图；
图4是本发明实施例中步骤4中的器件结构示意图；
图5是本发明实施例中步骤5中的器件部分结构示意图；
图6是本发明实施例中步骤5中的器件部分结构示意图；
图7是本发明实施例中步骤6中的器件结构示意图。
在附图中，各附图标记表示：1、金属相二维材料层；2、阳极金属；3、介质层；4、n-掺杂层；5、单晶衬底；6、阴极金属。
具体实施方式
本发明提供了一种异质结肖特基势垒二极管的制备方法，包括以下步骤：
步骤1：在单晶衬底上外延生长n-掺杂层；
步骤2：将单晶衬底背面金属化并退火形成欧姆接触；
步骤3：刻蚀n-掺杂层周缘形成侧壁倾斜的n-掺杂层；
步骤4：在侧壁倾斜的n-掺杂层上外延生长介质层；
步骤5：刻蚀介质层的部分区域，并将部分区域进行金属化形成阳极金属层；
步骤6：在阳极金属层和介质层的表面生长金属相二维材料，形成金属相二维材料层。
下面结合具体事例进一步描述本发明的技术方案：
实施例1
下面结合附图对本发明的方法进行进一步说明。
请参阅图2~7，本实施例提供一种异质结肖特基势垒二极管的制备方法，包括以下步骤：
步骤1：如图2所示，采用氢化物气相外延法在GaN单晶衬底上生长40μm的n-GaN层，其中，GaN单晶衬底Si掺杂的GaN且掺杂浓度为8×1018cm-3，n-掺杂层为Si掺杂的GaN且掺杂浓度为2×1016cm-3；
步骤2：如图2所示，将GaN单晶衬底背面打磨抛光至300μm，采用热蒸发在GaN单晶衬底背面镀金属Ti/Al/Ni/Au，形成厚度分别为25、100、20和80nm的Ti/Al/Ni/Au叠层结构，并掀金去胶，随后在氮气氛围中退火60s，退火温度为800℃，得到阴极金属层；
步骤3：如图3所示，采用光刻工艺在n-GaN层的表面生成SiO2阻挡层，通过Cl2进行变速率干法刻蚀，得到侧壁倾斜的n-GaN层，其中，刻蚀倾角为40°；
步骤4：如图4所示，采用气相沉积法在侧壁倾斜的n-GaN层表面生长h-BN层，其中，h-BN层的厚度为10nm；
步骤5：如图5所示，采用光刻工艺在h-BN层表面生成阻挡层后，采用干法刻蚀将h-BN层的中心开孔，如图6所示，采用热蒸发法将介质层的中心开孔处镀Ni/Au，形成厚度为5mm的Ni/Au叠层金属膜，采用剥离工艺去除多余的Ni/Au叠层金属膜，形成阳极金属层；
步骤6：如图7所示，采用气相沉积法在阳极金属层和h-BN层的表面制备掺杂Re的金属相MoS2层，其中，金属相MoS2层的掺杂剂为Re且掺杂比为Re/Mo=5/3，金属相MoS2层的厚度为1nm。金属相MoS2层用于作为异质结肖特基势垒二极管的场板，相比于相关技术中的传统金属材料的场板，本实施例中金属相MoS2层的厚度仅为1nm，大大减小了场板的厚度，利于器件的轻薄化。
最终得到的一种异质结肖特基势垒二极管结构示意图如图1所示，一种异质结肖特基势垒二极管包括自下到上依次结合的阴极金属6、单晶衬底5、n-掺杂层4、介质层3和金属相二维材料层1；介质层3开设有连通n-掺杂层4和金属相二维材料层1的通孔，通孔开设于介质层3的中心区域，在介质层3的中心区域外的n-掺杂层4厚度减小形成倾斜台面；异质结肖特基势垒二极管还包括填充于通孔中的阳极金属2。
本发明提供的一种异质结肖特基势垒二极管结构，其优势如下：
（1）通孔开设于介质层3的中心区域，在介质层3的中心区域外的n-掺杂层4厚度减小形成倾斜台面，缓解了阳极金属2周围的电场集中现象，提高了半导体器件的耐压，避免了半导体器件外加电压时提前击穿；
（2）使用了金属相二维材料如掺杂Re的MoS2代替常规金属，形成了厚度较薄的金属相二维材料层1，同时使用了b-BN材料作为介质层材料，使半导体器件的整体厚度大幅减小，便于制作超薄器件；
（3）相比于相关技术中的场板金属材料以及介质层材料，掺杂Re的MoS2以及b-BN价格较低，大大降低了半导体器件的价格。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种异质结肖特基势垒二极管，其特征在于，包括自下到上依次结合的阴极金属、单晶衬底、n-掺杂层、介质层和金属相二维材料层；所述介质层开设有连通所述n-掺杂层和所述金属相二维材料层的通孔，所述通孔开设于所述介质层的中心区域，在所述介质层的中心区域外的所述n-掺杂层厚度减小形成倾斜台面；所述异质结肖特基势垒二极管还包括填充于所述通孔中的阳极金属。
2.根据权利要求1所述的一种异质结肖特基势垒二极管，其特征在于，所述倾斜台面与所述n-掺杂层端面之间的夹角为40~60°。
3.根据权利要求1所述的一种异质结肖特基势垒二极管，其特征在于，所述金属相二维材料层为金属相MoS2层，所述金属相MoS2层的掺杂剂为Re且掺杂比为Re/Mo=2/3~7/3，所述金属相MoS2层的厚度为0.5~1nm。
4.根据权利要求1所述的一种异质结肖特基势垒二极管，其特征在于，所述介质层为h-BN层且厚度为8~16nm。
5.根据权利要求1所述的一种异质结肖特基势垒二极管，其特征在于，所述单晶衬底为Si掺杂的GaN且掺杂浓度为8×1018 cm-3；所述n-掺杂层为Si掺杂的GaN且掺杂浓度为2×1016 cm-3，所述n-掺杂层的厚度范围为15μm-40μm。
6.根据权利要求1所述的一种异质结肖特基势垒二极管，其特征在于，所述阴极金属为Ti/Al/Ni/Au叠层结构，厚度分别为25、100、20和80nm；所述阳极金属为Ni/Au或Pt/Au叠层结构中的任意一种。
7.一种异质结肖特基势垒二极管的制备方法，其特征在于，包括：
在单晶衬底上外延生长n-掺杂层；
将所述单晶衬底背面金属化并退火形成欧姆接触；
刻蚀所述n-掺杂层周缘形成侧壁倾斜的n-掺杂层；
在所述侧壁倾斜的n-掺杂层上外延生长介质层，刻蚀所述介质层的部分区域，并将所述部分区域进行金属化形成阳极金属层；
在所述阳极金属层和所述介质层的表面生长金属相二维材料，形成金属相二维材料层。
8.根据权利要求7所述的方法，其特征在于，所述刻蚀所述n-掺杂层周缘形成侧壁倾斜的n-掺杂层，具体包括：
采用光刻工艺在所述n-掺杂层的表面生成SiO2阻挡层，通过Cl2进行变速率干法刻蚀，得到侧壁倾斜的n-掺杂层，其中，刻蚀倾角范围为40°~60°。
9.根据权利要求7所述的方法，其特征在于，所述在所述侧壁倾斜的n-掺杂层上外延生长介质层，刻蚀所述介质层的部分区域，并将所述部分区域进行金属化形成阳极金属层，在所述阳极金属层和所述介质层的表面生长金属相二维材料，形成金属相二维材料层，具体包括：
采用气相沉积法在所述n-掺杂层表面生长所述介质层，或采用干法/湿法转移将h-BN转移至所述n-掺杂层表面形成所述介质层，转移成功后退火，其中，所述介质层为h-BN层；
采用光刻工艺在所述介质层表面生成阻挡层后，采用干法刻蚀将h-BN层的中心开孔；
采用磁控溅射、热蒸发或电子束蒸发法将所述介质层的中心开孔处镀金属材料，形成金属膜，采用剥离工艺去除多余的所述金属膜，形成阳极金属层，其中，所述金属材料为Ni/Au或Pt/Au；
采用气相沉积法在所述阳极金属层和所述介质层的表面制备掺杂Re的金属相MoS2层。
10.根据权利要求7所述的方法，其特征在于，所述在所述单晶衬底背面金属化并退火形成欧姆接触，具体包括：
将所述单晶衬底背面打磨抛光至250~350μm，采用磁控溅射、热蒸发或者电子束蒸发在所述单晶衬底背面镀金属Ti/Al/Ni/Au，并掀金去胶，随后在氮气氛围中退火60s，退火温度为800℃，其中，所述单晶衬底为GaN或SiC。
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| Application Number | Priority Date | Filing Date | Title |
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| CN (1) | CN117497612A (zh) |
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| CN117790301A (zh) * | 2024-02-26 | 2024-03-29 | 河源市众拓光电科技有限公司 | 一种具有二维ReS2电极的整流芯片及其制备方法 |
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2023
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| CN117790301B (zh) * | 2024-02-26 | 2024-05-28 | 河源市众拓光电科技有限公司 | 一种具有二维ReS2电极的整流芯片及其制备方法 |
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