CN117496860A - 栅极驱动电路及显示面板 - Google Patents

Abstract

本申请实施例公开了一种栅极驱动电路及显示面板，该栅极驱动电路包括：多个栅极驱动单元以及多个冗余驱动单元，栅极驱动单元与冗余驱动单元均包括第一下拉维持模块，第一下拉维持模块包括第一晶体管，第一晶体管的栅极与上拉节点电连接，第一晶体管的第一电极与第一下拉节点电连接，第一晶体管的第二电极与第一参考低电平信号端电连接其中，栅极驱动单元中第一晶体管的沟道长度小于冗余驱动单元中第一晶体管的沟道长度，且栅极驱动单元中第一晶体管的沟道宽长比与冗余驱动单元中第一晶体管的沟道宽长比相等。能够提升冗余驱动单元的级传信号输出能力，解决显示区出现暗线的问题。

Description

栅极驱动电路及显示面板

技术领域

本申请涉及显示技术领域，具体涉及一种栅极驱动电路及显示面板。

背景技术

现有的高分辨率显示面板，通常采用集成在阵列基板上的栅极驱动电路(Gate-driver on Array，GOA)来驱动。栅极驱动电路中靠近末端的冗余驱动单元由起始信号开启，冗余驱动单元由于长时间加载起始信号，导致对应的下拉晶体管的阈值电压右偏，使其下拉能力下降，因此靠近栅极驱动电路末端的冗余驱动单元的级传信号输出能力变差，对应显示区出现暗线的问题。

发明内容

本申请提供一种栅极驱动电路及显示面板，可以提升靠近栅极驱动电路末端的冗余驱动单元的级传信号输出能力，改善显示区出现暗线。

一方面，本申请实施例提供一种栅极驱动电路，包括：多个栅极驱动单元；以及多个冗余驱动单元；其中，所述栅极驱动单元与所述冗余驱动单元级联设置，所述栅极驱动单元与所述冗余驱动单元均用于输出本级级传信号，所述栅极驱动单元还用于输出本级扫描信号；所述栅极驱动单元与所述冗余驱动单元均包括第一下拉维持模块，所述第一下拉维持模块与上拉节点、第一参考低电平信号端以及本级级传信号输出端电连接，所述第一下拉维持模块用于控制所述上拉节点以及所述本级级传信号输出端的电位；所述第一下拉维持模块包括第一晶体管，所述第一晶体管的栅极与所述上拉节点电连接，所述第一晶体管的第一电极与第一下拉节点电连接，所述第一晶体管的第二电极与所述第一参考低电平信号端电连接；其中，所述栅极驱动单元中所述第一晶体管的沟道长度小于所述冗余驱动单元中所述第一晶体管的沟道长度，且所述栅极驱动单元中所述第一晶体管的沟道宽长比与所述冗余驱动单元中所述第一晶体管的沟道宽长比相等。

可选地，在本申请的一些实施例中，所述栅极驱动单元与所述冗余驱动单元均包括输出模块，所述输出模块用于输出所述本级级传信号，所述栅极驱动单元的所述输出模块还用于输出所述本级扫描信号；所述输出模块包括第二晶体管，所述第二晶体管的栅极与所述上拉节点电连接，所述第二晶体管的第一电极与时钟信号端电连接，所述第二晶体管的第二电极与级传信号端电连接；所述栅极驱动单元中所述第二晶体管的沟道长度小于所述冗余驱动单元中所述第二晶体管的沟道长度，且所述栅极驱动单元中所述第二晶体管的沟道宽长比与所述冗余驱动单元中所述第二晶体管的沟道宽长比相等。

可选地，在本申请的一些实施例中，所述输出模块还包括第三晶体管以及自举电容，所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一电极与所述时钟信号端电连接，所述第三晶体管的第二电极与本级扫描信号输出端电连接，所述自举电容的一端与所述上拉节点电连接，所述自举电容的另一端与所述本级扫描信号输出端电连接；所述栅极驱动单元中所述第三晶体管的沟道长度大于所述冗余驱动单元中所述第三晶体管的沟道长度，且所述栅极驱动单元中所述第三晶体管的沟道宽长比与所述冗余驱动单元中所述第三晶体管的沟道宽长比相等。

可选地，在本申请的一些实施例中，所述第一下拉维持模块还包括第四晶体管、第五晶体管以及第六晶体管，所述第四晶体管的栅极以及所述第四晶体管的第一电极与第一控制信号端电连接，所述第四晶体管的第二电极与所述第一下拉节点电连接，所述第五晶体管的栅极与所述第一下拉节点电连接，所述第五晶体管的第一电极与所述第一控制信号端电连接，所述第五晶体管的第二电极与第二下拉节点电连接，所述第六晶体管的栅极与所述上拉节点电连接，所述第六晶体管的第一电极与所述第二下拉节点电连接，所述第六晶体管的第二电极与所述第一参考低电平信号端电连接；所述栅极驱动单元中所述第四晶体管的沟道长度小于所述冗余驱动单元中所述第四晶体管的沟道长度，和/或，所述栅极驱动单元中所述第五晶体管的沟道长度小于所述冗余驱动单元中所述第五晶体管的沟道长度，和/或，所述栅极驱动单元中所述第六晶体管的沟道长度小于所述冗余驱动单元中所述第六晶体管的沟道长度；且所述栅极驱动单元中所述第四晶体管、所述第五晶体管以及所述第六晶体管的沟道宽长比与所述冗余驱动单元中所述第四晶体管、所述第五晶体管以及所述第六晶体管的沟道宽长比相等。

可选地，在本申请的一些实施例中，所述第一下拉维持模块还包括第七晶体管、第八晶体管以及第九晶体管，所述第七晶体管的栅极与所述第二下拉节点电连接，所述第七晶体管的第一电极与本级扫描信号输出端电连接，所述第七晶体管的第二电极与第二参考低电平信号端电连接，所述第八晶体管的栅极与所述第二下拉节点电连接，所述第八晶体管的第一电极与所述上拉节点电连接，所述第八晶体管的第二电极与所述第一参考低电平信号端电连接，所述第九晶体管的栅极与所述第二下拉节点电连接，所述第九晶体管的第一电极与所述本级级传信号输出端电连接，所述第九晶体管的第二电极与所述第一参考低电平信号端电连接；所述栅极驱动单元中所述第七晶体管以及所述第八晶体管的沟道长度均大于所述冗余驱动单元中所述第七晶体管以及所述第八晶体管的沟道长度，且所述栅极驱动单元中所述第七晶体管以及所述第八晶体管的沟道宽长比与所述冗余驱动单元中所述第七晶体管以及所述第八晶体管的沟道宽长比相等。

可选地，在本申请的一些实施例中，所述栅极驱动单元中所述第九晶体管的沟道长度大于或者等于所述冗余驱动单元中所述第九晶体管的沟道长度，且所述栅极驱动单元中所述第九晶体管的沟道宽长比与所述冗余驱动单元中所述第九晶体管的沟道宽长比相等。

可选地，在本申请的一些实施例中，所述栅极驱动单元与所述冗余驱动单元均包括第二下拉维持模块，所述第二下拉维持模块与所述上拉节点、所述第一参考低电平信号端以及所述本级级传信号输出端电连接，所述第二下拉维持模块用于控制所述上拉节点以及所述本级级传信号输出端的电位；所述第二下拉维持模块包括第十晶体管，所述第十晶体管的栅极与所述上拉节点电连接，所述第十晶体管的第一电极与第三下拉节点电连接，所述第十晶体管的第二电极与所述第一参考低电平信号端电连接；所述栅极驱动单元中所述第十晶体管的沟道长度小于所述冗余驱动单元中所述第十晶体管的沟道长度，且所述栅极驱动单元中所述第十晶体管的沟道宽长比与所述冗余驱动单元中所述第十晶体管的沟道宽长比相等。

可选地，在本申请的一些实施例中，所述第二下拉维持模块还包括第十一晶体管、第十二晶体管以及第十三晶体管，所述第十一晶体管的栅极以及所述第十一晶体管的第一电极与第二控制信号端电连接，所述第十一晶体管的第二电极与所述第三下拉节点电连接，所述第十二晶体管的栅极与所述第三下拉节点电连接，所述第十二晶体管的第一电极与所述第二控制信号端电连接，所述第十二晶体管的第二电极与第四下拉节点电连接，所述第十三晶体管的栅极与所述上拉节点电连接，所述第十三晶体管的第一电极与所述第四下拉节点电连接，所述第十三晶体管的第二电极与所述第一参考低电平信号端电连接；所述栅极驱动单元中所述第十一晶体管的沟道长度小于所述冗余驱动单元中所述第十一晶体管的沟道长度，和/或，所述栅极驱动单元中所述第十二晶体管的沟道长度小于所述冗余驱动单元中所述第十二晶体管的沟道长度，和/或，所述栅极驱动单元中所述第十三晶体管的沟道长度小于所述冗余驱动单元中所述第十三晶体管的沟道长度；且所述栅极驱动单元中所述第十一晶体管、所述第十二晶体管以及所述第十三晶体管的沟道宽长比与所述冗余驱动单元中所述第十一晶体管、所述第十二晶体管以及所述第十三晶体管的沟道宽长比相等。

可选地，在本申请的一些实施例中，所述第二下拉维持模块还包括第十四晶体管、第十五晶体管以及第十六晶体管，所述第十四晶体管的栅极与所述第四下拉节点电连接，所述第十四晶体管的第一电极与本级扫描信号输出端电连接，所述第十四晶体管的第二电极与第二参考低电平信号端电连接，所述第十五晶体管的栅极与所述第四下拉节点电连接，所述第十五晶体管的第一电极与所述上拉节点电连接，所述第十五晶体管的第二电极与所述第一参考低电平信号端电连接，所述第十六晶体管的栅极与所述第四下拉节点电连接，所述第十六晶体管的第一电极与所述本级级传信号输出端电连接，所述第十六晶体管的第二电极与所述第一参考低电平信号端电连接；所述栅极驱动单元中所述第十四晶体管以及所述第十五晶体管的沟道长度均大于所述冗余驱动单元中所述第十四晶体管以及所述第十五晶体管的沟道长度，且所述栅极驱动单元中所述第十四晶体管以及所述第十五晶体管的沟道宽长比与所述冗余驱动单元中所述第十四晶体管以及所述第十五晶体管的沟道宽长比相等。

可选地，在本申请的一些实施例中，所述栅极驱动单元中所述第十六晶体管的沟道长度大于或者等于所述冗余驱动单元中所述第十六晶体管的沟道长度，且所述栅极驱动单元中所述第十六晶体管的沟道宽长比与所述冗余驱动单元中所述第十六晶体管的沟道宽长比相等。

另一方面，本申请还提供一种显示面板，所述显示面板包括显示区域以及围绕所述显示区域设置的非显示区域，其中，所述非显示区域设有如上所述的栅极驱动电路。

本申请实施例提供的栅极驱动电路，通过使所述栅极驱动单元中所述第一晶体管的沟道长度小于所述冗余驱动单元中所述第一晶体管的沟道长度，且所述栅极驱动单元中所述第一晶体管的沟道宽长比与所述冗余驱动单元中所述第一晶体管的沟道宽长比相等，也即通过增大冗余驱动单元中第一晶体管的沟道长度，且对应调整冗余驱动单元中第一晶体管的沟道宽度，使得冗余驱动单元中第一晶体管的沟道宽长比保持不变，进而提升靠近栅极驱动电路末端的冗余驱动单元的级传信号输出能力，解决显示区出现暗线的问题。

附图说明

图1为本申请实施例提供的栅极驱动电路的结构的示意图；

图2a为图1提供的栅极驱动电路中栅极驱动单元的第一种结构示意图；

图2b为图1提供的冗余驱动单元中第一晶体管的沟道调整前后的对比图；

图3a为现有栅极驱动单元输出的本级扫描信号的波形图；

图3b为本申请实施例提供的栅极驱动单元输出的本级扫描信号的波形图；

图4a为本申请实施例提供的冗余驱动单元输出的本级级传信号的波形图；

图4b为本申请实施例提供的栅极驱动单元输出的本级扫描信号的波形图；

图5为图1提供的栅极驱动电路中栅极驱动单元的第二种结构的示意图；

图6为图1提供的栅极驱动电路中栅极驱动单元的第三种结构的示意图；

图7为图1提供的栅极驱动电路中栅极驱动单元的第四种结构的示意图；

图8为图1提供的栅极驱动电路中栅极驱动单元的第五种结构的示意图；

图9为图1提供的栅极驱动电路中栅极驱动单元的第六种结构的示意图。

具体实施方式

下面将结合本申请的实施例中的附图，对本申请实施例中的技术方案进行描述。所描述的实施例仅用于对本申请的思想进行解释和说明，而不应当视为对本申请的保护范围的限制。

本申请所有实施例中采用的晶体管可以为薄膜晶体管或其他具有相似特性的器件。在本申请实施例中，为区分晶体管除栅极之外的两极，将源极与漏极中的一者称为第一电极，将源极和漏极中的另一者称为第二电极。按附图中的形态规定开关晶体管的信号控制端为栅极、信号输入端为第一电极、信号输出端为第二电极。此外本申请实施例所采用的晶体管为N型晶体管或P型晶体管，其中，N型晶体管为在栅极为高电位时导通，在栅极为低电位时截止；P型晶体管为在栅极为低电位时导通，在栅极为高电位时截止。

如图1所示，本申请实施例提供的栅极驱动电路包括：多个栅极驱动单元Normal以及多个冗余驱动单元Dummy，栅极驱动单元Normal与冗余驱动单元Dummy级联设置，栅极驱动单元Normal与冗余驱动单元Dummy均用于输出本级级传信号ST(N-1，N，N+1...)，栅极驱动单元Normal还用于输出本级扫描信号G(N-1，N，N+1...)。图1以级联的第N-1级栅极驱动单元Normal、第N级栅极驱动单元Normal和第N+1级栅极驱动单元Normal为例。

当第N级栅极驱动单元Normal工作时，第N级栅极驱动单元Normal输出的扫描信号为高电位，用于打开显示面板中一行中每个像素的晶体管开关，并通过数据信号对每个像素中的像素电极进行充电；第N级级传信号用于控制第N+1级栅极驱动单元Normal的工作。当第N+1级栅极驱动单元Normal工作时，第N+1级栅极驱动单元Normal输出的扫描信号为高电位，同时第N级栅极驱动单元Normal输出的扫描信号为低电位。

如图2a所示，栅极驱动单元与冗余驱动单元均包括第一下拉维持模块101，第一下拉维持模块101与上拉节点Q、第一参考低电平信号端VSSQ以及本级级传信号输出端ST(N-1，N，N+1...)电连接，第一下拉维持模块101用于控制上拉节点Q和本级级传信号输出端ST(N-1，N，N+1...)的电位。第一下拉维持模块101包括第一晶体管T1，第一晶体管T1的栅极与上拉节点Q电连接，第一晶体管T1的第一电极与第一下拉节点K1电连接，第一晶体管T1的第二电极与第一参考低电平信号端VSSQ电连接。其中，栅极驱动单元中第一晶体管T1的沟道长度小于冗余驱动单元中第一晶体管T1的沟道长度，且栅极驱动单元中第一晶体管T1的沟道宽长比与冗余驱动单元中第一晶体管T1的沟道宽长比相等。具体地，第一下拉维持模块101还与第二参考低电平信号端VSSG电连接。

实验验证显示，本申请提供的栅极驱动电路经过高温高湿老化后，若减小第一晶体管T1的沟道长度，其对应的显示区会出现水平暗线。即，第一晶体管T1的沟道长度对栅极驱动单元的本级扫描信号G(N-1，N，N+1...)输出波形有显著的影响。因而，如图2b所示，调整前的第一晶体管T1’包括第一有源层10、第一源极11和第一漏极12，调整后的第一晶体管T1包括第二有源层20、第二源极21和第二漏极22。其中，调整后的第一晶体管T1的沟道长度H2大于调整前的第一晶体管T1’的沟道长度H1，调整后的第一晶体管T1的沟道宽度W2大于调整前的第一晶体管T1’的沟道宽度W1，使得调整后的第一晶体管T1的沟道宽长比与调整前的第一晶体管T1的沟道宽长比相等。也即，本申请实施例中通过增大冗余驱动单元中第一晶体管T1的沟道长度，并对应调整沟道宽度，以保持冗余驱动单元中第一晶体管T1的沟道宽长比不变，可以提升冗余驱动单元中第一晶体管T1的稳定性，避免第一下拉维持模块101漏电引起本级级传信号ST(N-1，N，N+1...)输出能力变差进而栅极驱动单元的下拉晶体管的下拉能力也变差导致栅极驱动电路末端处对应的显示区(特别是与最后一级栅极驱动单元电连接的像素单元)出现水平暗线问题。

在本申请实施例中，栅极驱动单元与冗余驱动单元均包括输出模块102，输出模块102与时钟信号端CK、上拉节点Q、本级级传信号输出端ST(N-1，N，N+1...)以及本级扫描信号输出端G(N-1，N，N+1...)电连接。输出模块102用于输出本级级传信号ST(N-1，N，N+1...)，栅极驱动单元的输出模块102还用于输出本级扫描信号G(N-1，N，N+1...)。具体地，栅极驱动单元的本级扫描信号输出端G(N-1，N，N+1...)与对应的扫描线电连接。

在本申请实施例中，栅极驱动单元与冗余驱动单元均包括第二下拉维持模块103，第二下拉维持模块103与上拉节点Q、第一参考低电平信号端VSSQ以及本级级传信号输出端ST(N-1，N，N+1...)电连接，第二下拉维持模块103用于控制上拉节点Q以及本级级传信号输出端ST(N-1，N，N+1...)的电位，第二下拉维持模块103与第一下拉维持模块101交替工作，通过分担工作负荷，有利于提升器件的性能和寿命。

在本申请实施例中，栅极驱动单元与冗余驱动单元均包括上拉控制模块104、复位模块105以及下拉模块106，上拉控制模块104与上八级对应的本级扫描信号输出端G(N-8)以及上八级对应的本级级传信号输出端ST(N-8)电连接。复位模块105与复位信号端Reset、上拉节点Q以及第一参考低电平信号端VSSQ电连接。下拉模块106与上拉节点Q、本级扫描信号输出端G(N-1，N，N+1...)、第一参考低电平信号端VSSQ以及第二参考低电平信号端VSSG电连接。上拉控制模块104用于控制上拉节点Q的电位，具体地，上拉控制模块104用于拉高上拉节点Q的电位。复位模块105用于对上拉节点Q的电位进行复位。下拉模块106用于控制上拉节点Q以及本级扫描信号输出端G(N-1，N，N+1...)的电位，具体地，下拉模块106用于拉低上拉节点Q以及本级扫描信号输出端G(N-1，N，N+1...)的电位。

需要说明的是，栅极驱动单元的电路结构与冗余驱动单元的电路结构相同，冗余驱动单元中第一晶体管的沟道长度进行了调整，并根据调整后的沟道长度对应调整第一晶体管的沟道宽度，使得第一晶体管的沟道宽长比保持不变。

尽管沟道长度的调整可以影响电路的稳定性和性能，但如图3a和3b所示，当冗余驱动单元中第一晶体管T1的沟道长度进行适度调整时，栅极驱动单元输出的本级扫描信号G(N-1，N，N+1...)的波形无明显差异，也即，调整冗余驱动单元中第一晶体管T1的沟道长度并不会影响栅极驱动单元输出的本级扫描信号G(N-1，N，N+1...)的波形。

需要说明的是，冗余驱动单元中第一晶体管T1的沟道长度调整前后的测试参数不变，包括温度、晶体管的阈值电压、参考高电平等，具体地，低温环境下温度小于或者等于零下40摄氏度，优选的等于零下50摄氏度。高温环境下温度大于或者等于200摄氏度，优选的等于250摄氏度。P型晶体管的阈值电压大于或者等于6伏，N型晶体管的阈值电压小于或者等于负5伏。参考高电平小于或者等于12V。

另外，如图4a和4b所示，冗余驱动单元中第一晶体管T1的沟道长度调整后，冗余驱动单元输出的本级级传信号ST(N-1，N，N+1...)的波形与栅极驱动单元输出的本级扫描信号G(N-1，N，N+1...)的波形无明显差异，也即，调整冗余驱动单元中第一晶体管T1的沟道长度后冗余驱动单元输出的本级级传信号ST(N-1，N，N+1...)的波形能保持在预定的波形规范的范围内，且这种调整并不会影响栅极驱动单元输出的本级扫描信号G(N-1，N，N+1...)的波形。

本申请实施例提供的栅极驱动电路通过使栅极驱动单元中第一晶体管T1的沟道长度小于冗余驱动单元中第一晶体管T1的沟道长度，且栅极驱动单元中第一晶体管T1的沟道宽长比与冗余驱动单元中第一晶体管T1的沟道宽长比相等，也即通过增大冗余驱动单元中第一晶体管T1的沟道长度，且对应调整冗余驱动单元中第一晶体管T1的沟道宽度，使得冗余驱动单元中第一晶体管T1的沟道宽长比保持不变，进而提升冗余驱动单元的级传信号输出能力，有利于解决显示区出现暗线的问题。

作为本申请的一种具体实施方式，如图5所示，输出模块102包括第二晶体管T2，第二晶体管T2的栅极与上拉节点Q电连接，第二晶体管T2的第一电极与时钟信号端CK电连接，第二晶体管T2的第二电极与本级级传信号端ST(N-1，N，N+1...)电连接。栅极驱动单元中第二晶体管T2的沟道长度小于冗余驱动单元中第二晶体管T2的沟道长度，且栅极驱动单元中第二晶体管T2的沟道宽长比与冗余驱动单元中第二晶体管T2的沟道宽长比相等。

在本申请实施例中，输出模块102还包括第三晶体管T3以及自举电容，第三晶体管T3的栅极与上拉节点Q电连接，第三晶体管T3的第一电极与时钟信号端CK电连接，第三晶体管T3的第二电极与本级扫描信号输出端G(N-1，N，N+1...)电连接，自举电容的一端与上拉节点Q电连接，自举电容的另一端与本级扫描信号输出端G(N-1，N，N+1...)电连接。栅极驱动单元中第三晶体管T3的沟道长度大于冗余驱动单元中第三晶体管T3的沟道长度，且栅极驱动单元中第三晶体管T3的沟道宽长比与冗余驱动单元中第三晶体管T3的沟道宽长比相等。

本申请实施例提供的栅极驱动电路中冗余驱动单元中的第二晶体管T2的沟道长度被进一步增大，同时冗余驱动单元中的第二晶体管T2的沟道宽长比保持不变。同时，对应的将冗余驱动单元中的第三晶体管T3的沟道减小，并保持冗余驱动单元中的第三晶体管T3的沟道宽长比不变，调整第二晶体管T2的尺寸参数以及保持自举电容的大小不变，以进一步提升本级级传信号ST(N-1，N，N+1...)的输出能力，有利于更有效的改善显示区水平暗线的问题。

作为本申请的一种具体实施方式，如图6所示，第一下拉维持模块101还包括第四晶体管T4、第五晶体管T5以及第六晶体管T6，第四晶体管T4的栅极以及第四晶体管T4的第一电极与第一控制信号端电连接，第四晶体管T4的第二电极与第一下拉节点K1电连接，第五晶体管T5的栅极与第一下拉节点K1电连接，第五晶体管T5的第一电极与第一控制信号端电连接，第五晶体管T5的第二电极与第二下拉节点P1电连接，第六晶体管T6的栅极与上拉节点Q电连接，第六晶体管T6的第一电极与第二下拉节点P1电连接，第六晶体管T6的第二电极与第一参考低电平信号端VSSQ电连接。栅极驱动单元中第四晶体管T4的沟道长度小于冗余驱动单元中第四晶体管T4的沟道长度，和/或，栅极驱动单元中第五晶体管T5的沟道长度小于冗余驱动单元中第五晶体管T5的沟道长度，和/或，栅极驱动单元中第六晶体管T6的沟道长度小于冗余驱动单元中第六晶体管T6的沟道长度。且栅极驱动单元中第四晶体管T4、第五晶体管T5以及第六晶体管T6的沟道宽长比与冗余驱动单元中第四晶体管T4、第五晶体管T5以及第六晶体管T6的沟道宽长比相等。

具体地，可以同时将冗余驱动单元中第四晶体管T4、第五晶体管T5以及第六晶体管T6的沟道长度适当增大，也可以仅对第四晶体管T4、第五晶体管T5以及第六晶体管T6中的至少一个的沟道长度进行适当增大，且保持第四晶体管T4、第五晶体管T5以及第六晶体管T6的沟道宽长比不变，以此提升晶体管的性能，进而提升冗余驱动单元输出本级级传信号ST(N-1，N，N+1...)的能力，改善显示区暗线的问题。

在本申请实施例中，第一下拉维持模块101还包括第七晶体管T7、第八晶体管T8以及第九晶体管T9，第七晶体管T7的栅极与第二下拉节点P1电连接，第七晶体管T7的第一电极与本级扫描信号输出端G(N-1，N，N+1...)电连接，第七晶体管T7的第二电极与第二参考低电平信号端VSSG电连接，第八晶体管T8的栅极与第二下拉节点P1电连接，第八晶体管T8的第一电极与上拉节点Q电连接，第八晶体管T8的第二电极与第一参考低电平信号端VSSQ电连接，第九晶体管T9的栅极与第二下拉节点P1电连接，第九晶体管T9的第一电极与本级级传信号输出端ST(N-1，N，N+1...)电连接，第九晶体管T9的第二电极与第一参考低电平信号端VSSQ电连接。栅极驱动单元中第七晶体管T7以及第八晶体管T8的沟道长度均大于冗余驱动单元中第七晶体管T7以及第八晶体管T8的沟道长度，且栅极驱动单元中第七晶体管T7以及第八晶体管T8的沟道宽长比与冗余驱动单元中第七晶体管T7以及第八晶体管T8的沟道宽长比相等。

本申请实施例提供的栅极驱动电路中引起水平暗线的原因是第一晶体管T1和第四晶体管T4在长期应力作用下阈值电压右移，进而第一下拉节点K1以及第二下拉节点P1的电位未被及时下拉至第一参考低电平的电位，第二下拉节点P1的电位偏高使得第七晶体管T7、第八晶体管T8以及第九晶体管T9漏电，进而本级级传信号ST(N-1，N，N+1...)的输出能力变差，因而本申请中通过将冗余驱动单元中第一晶体管T1、第四晶体管T4、第五晶体管T5以及第六晶体管T6的沟道长度适度增大，并保持其沟道宽长比不变，以提升其性能，保证第一下拉节点K1以及第二下拉节点P1的电位及时下拉，进而避免漏电引起的本级级传信号ST(N-1，N，N+1...)输出能力变差，改善水平暗线问题。进一步地，将冗余驱动单元中第七晶体管T7以及第八晶体管T8的沟道长度适当减小，以保证冗余驱动单元中第一晶体管T1、第四晶体管T4、第五晶体管T5以及第六晶体管T6的布局空间。

在本申请实施例中，栅极驱动单元中第九晶体管T9的沟道长度大于或者等于冗余驱动单元中第九晶体管T9的沟道长度，且栅极驱动单元中第九晶体管T9的沟道宽长比与冗余驱动单元中第九晶体管T9的沟道宽长比相等。也即，冗余驱动单元中第九晶体管T9的沟道长度可以减小也可以维持不变，本领域技术人员可以根据实际需要进行调整，本申请在此不做具体限定。

作为本申请的一种具体实施方式，如图7所示，第二下拉维持模块103包括第十晶体管T10，第十晶体管T10的栅极与上拉节点Q电连接，第十晶体管T10的第一电极与第三下拉节点K2电连接，第十晶体管T10的第二电极与第一参考低电平信号端VSSQ电连接。栅极驱动单元中第十晶体管T10的沟道长度小于冗余驱动单元中第十晶体管T10的沟道长度，且栅极驱动单元中第十晶体管T10的沟道宽长比与冗余驱动单元中第十晶体管T10的沟道宽长比相等。

在本申请实施例中，第二下拉维持模块103还包括第十一晶体管T11、第十二晶体管T12以及第十三晶体管T13，第十一晶体管T11的栅极以及第十一晶体管T11的第一电极与第二控制信号端电连接，第十一晶体管T11的第二电极与第三下拉节点K2电连接，第十二晶体管T12的栅极与第三下拉节点K2电连接，第十二晶体管T12的第一电极与第二控制信号端电连接，第十二晶体管T12的第二电极与第四下拉节点P2电连接，第十三晶体管T13的栅极与上拉节点Q电连接，第十三晶体管T13的第一电极与第四下拉节点P2电连接，第十三晶体管T13的第二电极与第一参考低电平信号端VSSQ电连接。栅极驱动单元中第十一晶体管T11的沟道长度小于冗余驱动单元中第十一晶体管T11的沟道长度，和/或，栅极驱动单元中第十二晶体管T12的沟道长度小于冗余驱动单元中第十二晶体管T12的沟道长度，和/或，栅极驱动单元中第十三晶体管T13的沟道长度小于冗余驱动单元中第十三晶体管T13的沟道长度。且栅极驱动单元中第十一晶体管T11、第十二晶体管T12以及第十三晶体管T13的沟道宽长比与冗余驱动单元中第十一晶体管T11、第十二晶体管T12以及第十三晶体管T13的沟道宽长比相等。

在本申请实施例中，第二下拉维持模块103还包括第十四晶体管T14、第十五晶体管T15以及第十六晶体管T16，第十四晶体管T14的栅极与第四下拉节点P2电连接，第十四晶体管T14的第一电极与本级扫描信号输出端G(N-1，N，N+1...)电连接，第十四晶体管T14的第二电极与第二参考低电平信号端VSSG电连接，第十五晶体管T15的栅极与第四下拉节点P2电连接，第十五晶体管T15的第一电极与上拉节点Q电连接，第十五晶体管T15的第二电极与第一参考低电平信号端VSSQ电连接，第十六晶体管T16的栅极与第四下拉节点P2电连接，第十六晶体管T16的第一电极与本级级传信号输出端ST(N-1，N，N+1...)电连接，第十六晶体管T16的第二电极与第一参考低电平信号端VSSQ电连接。栅极驱动单元中第十四晶体管T14以及第十五晶体管T15的沟道长度均大于冗余驱动单元中第十四晶体管T14以及第十五晶体管T15的沟道长度，且栅极驱动单元中第十四晶体管T14以及第十五晶体管T15的沟道宽长比与冗余驱动单元中第十四晶体管T14以及第十五晶体管T15的沟道宽长比相等。

在本申请实施例中，栅极驱动单元中第十六晶体管T16的沟道长度大于或者等于冗余驱动单元中第十六晶体管T16的沟道长度，且栅极驱动单元中第十六晶体管T16的沟道宽长比与冗余驱动单元中第十六晶体管T16的沟道宽长比相等。

本申请实施例提供的栅极驱动电路中虚拟驱动模块的第二下拉维持模块103的工作原理与第一下拉维持模块101相同，二者交替工作，故不再赘述第二下拉维持模块103中对应的晶体管的沟道调整原理。

如图8所示，上拉控制模块104包括第十七晶体管T17，第十七晶体管T17的栅极与上八级对应的级传信号端电连接，第十七晶体管T17的第一电极与上八级对应的本级扫描信号输出端G(N-1，N，N+1...)电连接，第十七晶体管T17的第二电极与上拉节点Q电连接。复位模块105包括第十八晶体管T18，第十八晶体管T18的栅极与复位信号端Reset电连接，第十八晶体管T18的第一电极与上拉节点Q电连接，第十八晶体管T18的第二电极与第一参考低电平信号端VSSQ电连接。下拉模块106包括第十九晶体管T19以及第二十晶体管T20，第十九晶体管T19的栅极与下八级对应的级传信号端电连接，第十九晶体管T19的第一电极与上拉节点Q电连接，第十九晶体管T19的第二电极与第一参考低电平信号端VSSQ电连接。第二十晶体管T20的栅极与下八级对应的级传信号端电连接，第二十晶体管T20的第一电极与本级扫描信号输出端G(N-1，N，N+1...)电连接，第二十晶体管T20的第二电极与第二参考低电平信号端VSSG电连接。

本申请实施例提供的栅极驱动电路中时钟信号的数量优选为16CK，也即，包括8级冗余驱动单元，如图8所示，本申请中第N级栅极驱动单元/冗余驱动单元的下拉模块106的控制端，也即第十九晶体管T19以及第二十晶体管T20的栅极接入级传信号ST(N+8)。

作为本申请的一种具体实施方式，如图9所示，栅极驱动单元包括第一下拉维持模块101、输出模块102、第二下拉维持模块103、上拉控制模块104、复位模块105以及下拉模块106。

第一下拉维持模块101包括第一晶体管T1、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8以及第九晶体管T9，第一晶体管T1的栅极与上拉节点Q电连接，第一晶体管T1的第一电极与第一下拉节点K1电连接，第一晶体管T1的第二电极与第一参考低电平信号端VSSQ电连接。第四晶体管T4的栅极以及第四晶体管T4的第一电极与第一控制信号端电连接，第四晶体管T4的第二电极与第一下拉节点K1电连接，第五晶体管T5的栅极与第一下拉节点K1电连接，第五晶体管T5的第一电极与第一控制信号端电连接，第五晶体管T5的第二电极与第二下拉节点P1电连接，第六晶体管T6的栅极与上拉节点Q电连接，第六晶体管T6的第一电极与第二下拉节点P1电连接，第六晶体管T6的第二电极与第一参考低电平信号端VSSQ电连接。第七晶体管T7的栅极与第二下拉节点P1电连接，第七晶体管T7的第一电极与本级扫描信号输出端G(N-1，N，N+1...)电连接，第七晶体管T7的第二电极与第二参考低电平信号端VSSG电连接，第八晶体管T8的栅极与第二下拉节点P1电连接，第八晶体管T8的第一电极与上拉节点Q电连接，第八晶体管T8的第二电极与第一参考低电平信号端VSSQ电连接，第九晶体管T9的栅极与第二下拉节点P1电连接，第九晶体管T9的第一电极与本级级传信号输出端ST(N-1，N，N+1...)电连接，第九晶体管T9的第二电极与第一参考低电平信号端VSSQ电连接。

输出模块102包括第二晶体管T2、第三晶体管T3以及自举电容，第二晶体管T2的栅极与上拉节点Q电连接，第二晶体管T2的第一电极与时钟信号端CK电连接，第二晶体管T2的第二电极与本级级传信号端ST(N-1，N，N+1...)电连接。第三晶体管T3的栅极与上拉节点Q电连接，第三晶体管T3的第一电极与时钟信号端CK电连接，第三晶体管T3的第二电极与本级扫描信号输出端G(N-1，N，N+1...)电连接，自举电容的一端与上拉节点Q电连接，自举电容的另一端与本级扫描信号输出端G(N-1，N，N+1...)电连接。

第二下拉维持模块103包括第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15以及第十六晶体管T16，第十晶体管T10的栅极与上拉节点Q电连接，第十晶体管T10的第一电极与第三下拉节点K2电连接，第十晶体管T10的第二电极与第一参考低电平信号端VSSQ电连接。第十一晶体管T11的栅极以及第十一晶体管T11的第一电极与第二控制信号端电连接，第十一晶体管T11的第二电极与第三下拉节点K2电连接，第十二晶体管T12的栅极与第三下拉节点K2电连接，第十二晶体管T12的第一电极与第二控制信号端电连接，第十二晶体管T12的第二电极与第四下拉节点P2电连接，第十三晶体管T13的栅极与上拉节点Q电连接，第十三晶体管T13的第一电极与第四下拉节点P2电连接，第十三晶体管T13的第二电极与第一参考低电平信号端VSSQ电连接。第十四晶体管T14的栅极与第四下拉节点P2电连接，第十四晶体管T14的第一电极与本级扫描信号输出端G(N-1，N，N+1...)电连接，第十四晶体管T14的第二电极与第二参考低电平信号端VSSG电连接，第十五晶体管T15的栅极与第四下拉节点P2电连接，第十五晶体管T15的第一电极与上拉节点Q电连接，第十五晶体管T15的第二电极与第一参考低电平信号端VSSQ电连接，第十六晶体管T16的栅极与第四下拉节点P2电连接，第十六晶体管T16的第一电极与本级级传信号输出端ST(N-1，N，N+1...)电连接，第十六晶体管T16的第二电极与第一参考低电平信号端VSSQ电连接。

上拉控制模块104包括第十七晶体管T17，第十七晶体管T17的栅极与上八级对应的级传信号端电连接，第十七晶体管T17的第一电极与上八级对应的本级扫描信号输出端G(N-8)电连接，第十七晶体管T17的第二电极与上拉节点Q电连接。

复位模块105包括第十八晶体管T18，第十八晶体管T18的栅极与复位信号端Reset电连接，第十八晶体管T18的第一电极与上拉节点Q电连接，第十八晶体管T18的第二电极与第一参考低电平信号端VSSQ电连接。

下拉模块106包括第十九晶体管T19以及第二十晶体管T20，第十九晶体管T19的栅极与下八级对应的级传信号端电连接，第十九晶体管T19的第一电极与上拉节点Q电连接，第十九晶体管T19的第二电极与第一参考低电平信号端VSSQ电连接。第二十晶体管T20的栅极与下八级对应的级传信号端电连接，第二十晶体管T20的第一电极与本级扫描信号输出端G(N+8)电连接，第二十晶体管T20的第二电极与第二参考低电平信号端VSSG电连接。

其中，栅极驱动单元中第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13的沟道长度均小于冗余驱动单元中第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13的沟道长度，且栅极驱动单元中第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13的沟道宽长比与冗余驱动单元中第一晶体管T1、第二晶体管T2、第四晶体管T4、第五晶体管T5、第六晶体管T6、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13的沟道宽长比相等。

栅极驱动单元中第三晶体管T3、第七晶体管T7、第八晶体管T8、第十四晶体管T14、第十五晶体管T15的沟道长度均大于冗余驱动单元中第三晶体管T3、第七晶体管T7、第八晶体管T8、第十四晶体管T14、第十五晶体管T15的沟道长度，且栅极驱动单元中第三晶体管T3、第七晶体管T7、第八晶体管T8、第十四晶体管T14、第十五晶体管T15的沟道宽长比与冗余驱动单元中第三晶体管T3、第七晶体管T7、第八晶体管T8、第十四晶体管T14、第十五晶体管T15的沟道宽长比相等。

需要说明的是，栅极驱动单元的电路结构与冗余驱动单元的电路结构相同，冗余驱动单元中部分晶体管的沟道长度进行了调整，并根据调整后的沟道长度对应调整晶体管的沟道宽度，使得晶体管的沟道宽长比保持不变。

其中，第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第六晶体管T6、第七晶体管T7、第八晶体管T8、第九晶体管T9、第十晶体管T10、第十一晶体管T11、第十二晶体管T12、第十三晶体管T13、第十四晶体管T14、第十五晶体管T15、第十六晶体管T16、第十七晶体管T17、第十八晶体管T18、第十九晶体管T19、第二十晶体管T20均为同类型晶体管，优选地，均为P型晶体管。

另一方面，本申请还提供一种显示面板，显示面板包括显示区域以及围绕显示区域设置的非显示区域，其中，非显示区域设有上述的栅极驱动电路，显示区域设有多个像素单元，栅极驱动电路与像素单元电连接。需要说明的是，垂直排列(Vertical Alignment，简称VA)型液晶显示器因为具有视角宽、对比度高等优点，本申请中的显示面板优选为VA型显示面板。

以上对本申请实施例所提供的一种显示面板及其制备方法进行了详细介绍，以上实施例的说明只是用于帮助理解本申请的核心思想，本说明书的内容不应被理解为对本申请的保护范围限制。

Claims (11)

1.一种栅极驱动电路，其特征在于，包括：

多个栅极驱动单元；以及

多个冗余驱动单元；

其中，所述栅极驱动单元与所述冗余驱动单元级联设置，所述栅极驱动单元与所述冗余驱动单元均用于输出本级级传信号，所述栅极驱动单元还用于输出本级扫描信号；

所述栅极驱动单元与所述冗余驱动单元均包括第一下拉维持模块，所述第一下拉维持模块与上拉节点、第一参考低电平信号端以及本级级传信号输出端电连接，所述第一下拉维持模块用于控制所述上拉节点以及所述本级级传信号输出端的电位；

所述第一下拉维持模块包括第一晶体管，所述第一晶体管的栅极与所述上拉节点电连接，所述第一晶体管的第一电极与第一下拉节点电连接，所述第一晶体管的第二电极与所述第一参考低电平信号端电连接；其中，

所述栅极驱动单元中所述第一晶体管的沟道长度小于所述冗余驱动单元中所述第一晶体管的沟道长度，且所述栅极驱动单元中所述第一晶体管的沟道宽长比与所述冗余驱动单元中所述第一晶体管的沟道宽长比相等。

2.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动单元与所述冗余驱动单元均包括输出模块，所述输出模块用于输出所述本级级传信号，所述栅极驱动单元的所述输出模块还用于输出所述本级扫描信号；

所述输出模块包括第二晶体管，所述第二晶体管的栅极与所述上拉节点电连接，所述第二晶体管的第一电极与时钟信号端电连接，所述第二晶体管的第二电极与级传信号端电连接；

所述栅极驱动单元中所述第二晶体管的沟道长度小于所述冗余驱动单元中所述第二晶体管的沟道长度，且所述栅极驱动单元中所述第二晶体管的沟道宽长比与所述冗余驱动单元中所述第二晶体管的沟道宽长比相等。

3.根据权利要求2所述的栅极驱动电路，其特征在于，所述输出模块还包括第三晶体管以及自举电容，所述第三晶体管的栅极与所述上拉节点电连接，所述第三晶体管的第一电极与所述时钟信号端电连接，所述第三晶体管的第二电极与本级扫描信号输出端电连接，所述自举电容的一端与所述上拉节点电连接，所述自举电容的另一端与所述本级扫描信号输出端电连接；

所述栅极驱动单元中所述第三晶体管的沟道长度大于所述冗余驱动单元中所述第三晶体管的沟道长度，且所述栅极驱动单元中所述第三晶体管的沟道宽长比与所述冗余驱动单元中所述第三晶体管的沟道宽长比相等。

4.根据权利要求1所述的栅极驱动电路，其特征在于，所述第一下拉维持模块还包括第四晶体管、第五晶体管以及第六晶体管，所述第四晶体管的栅极以及所述第四晶体管的第一电极与第一控制信号端电连接，所述第四晶体管的第二电极与所述第一下拉节点电连接，所述第五晶体管的栅极与所述第一下拉节点电连接，所述第五晶体管的第一电极与所述第一控制信号端电连接，所述第五晶体管的第二电极与第二下拉节点电连接，所述第六晶体管的栅极与所述上拉节点电连接，所述第六晶体管的第一电极与所述第二下拉节点电连接，所述第六晶体管的第二电极与所述第一参考低电平信号端电连接；

所述栅极驱动单元中所述第四晶体管的沟道长度小于所述冗余驱动单元中所述第四晶体管的沟道长度，和/或，所述栅极驱动单元中所述第五晶体管的沟道长度小于所述冗余驱动单元中所述第五晶体管的沟道长度，和/或，所述栅极驱动单元中所述第六晶体管的沟道长度小于所述冗余驱动单元中所述第六晶体管的沟道长度；

且所述栅极驱动单元中所述第四晶体管、所述第五晶体管以及所述第六晶体管的沟道宽长比与所述冗余驱动单元中所述第四晶体管、所述第五晶体管以及所述第六晶体管的沟道宽长比相等。

5.根据权利要求4所述的栅极驱动电路，其特征在于，所述第一下拉维持模块还包括第七晶体管、第八晶体管以及第九晶体管，所述第七晶体管的栅极与所述第二下拉节点电连接，所述第七晶体管的第一电极与本级扫描信号输出端电连接，所述第七晶体管的第二电极与第二参考低电平信号端电连接，所述第八晶体管的栅极与所述第二下拉节点电连接，所述第八晶体管的第一电极与所述上拉节点电连接，所述第八晶体管的第二电极与所述第一参考低电平信号端电连接，所述第九晶体管的栅极与所述第二下拉节点电连接，所述第九晶体管的第一电极与所述本级级传信号输出端电连接，所述第九晶体管的第二电极与所述第一参考低电平信号端电连接；

所述栅极驱动单元中所述第七晶体管以及所述第八晶体管的沟道长度均大于所述冗余驱动单元中所述第七晶体管以及所述第八晶体管的沟道长度，且所述栅极驱动单元中所述第七晶体管以及所述第八晶体管的沟道宽长比与所述冗余驱动单元中所述第七晶体管以及所述第八晶体管的沟道宽长比相等。

6.根据权利要求5所述的栅极驱动电路，其特征在于，所述栅极驱动单元中所述第九晶体管的沟道长度大于或者等于所述冗余驱动单元中所述第九晶体管的沟道长度，且所述栅极驱动单元中所述第九晶体管的沟道宽长比与所述冗余驱动单元中所述第九晶体管的沟道宽长比相等。

7.根据权利要求1所述的栅极驱动电路，其特征在于，所述栅极驱动单元与所述冗余驱动单元均包括第二下拉维持模块，所述第二下拉维持模块与所述上拉节点、所述第一参考低电平信号端以及所述本级级传信号输出端电连接，所述第二下拉维持模块用于控制所述上拉节点以及所述本级级传信号输出端的电位；

所述第二下拉维持模块包括第十晶体管，所述第十晶体管的栅极与所述上拉节点电连接，所述第十晶体管的第一电极与第三下拉节点电连接，所述第十晶体管的第二电极与所述第一参考低电平信号端电连接；

所述栅极驱动单元中所述第十晶体管的沟道长度小于所述冗余驱动单元中所述第十晶体管的沟道长度，且所述栅极驱动单元中所述第十晶体管的沟道宽长比与所述冗余驱动单元中所述第十晶体管的沟道宽长比相等。

8.根据权利要求7所述的栅极驱动电路，其特征在于，所述第二下拉维持模块还包括第十一晶体管、第十二晶体管以及第十三晶体管，所述第十一晶体管的栅极以及所述第十一晶体管的第一电极与第二控制信号端电连接，所述第十一晶体管的第二电极与所述第三下拉节点电连接，所述第十二晶体管的栅极与所述第三下拉节点电连接，所述第十二晶体管的第一电极与所述第二控制信号端电连接，所述第十二晶体管的第二电极与第四下拉节点电连接，所述第十三晶体管的栅极与所述上拉节点电连接，所述第十三晶体管的第一电极与所述第四下拉节点电连接，所述第十三晶体管的第二电极与所述第一参考低电平信号端电连接；

所述栅极驱动单元中所述第十一晶体管的沟道长度小于所述冗余驱动单元中所述第十一晶体管的沟道长度，和/或，所述栅极驱动单元中所述第十二晶体管的沟道长度小于所述冗余驱动单元中所述第十二晶体管的沟道长度，和/或，所述栅极驱动单元中所述第十三晶体管的沟道长度小于所述冗余驱动单元中所述第十三晶体管的沟道长度；

且所述栅极驱动单元中所述第十一晶体管、所述第十二晶体管以及所述第十三晶体管的沟道宽长比与所述冗余驱动单元中所述第十一晶体管、所述第十二晶体管以及所述第十三晶体管的沟道宽长比相等。

9.根据权利要求8所述的栅极驱动电路，其特征在于，所述第二下拉维持模块还包括第十四晶体管、第十五晶体管以及第十六晶体管，所述第十四晶体管的栅极与所述第四下拉节点电连接，所述第十四晶体管的第一电极与本级扫描信号输出端电连接，所述第十四晶体管的第二电极与第二参考低电平信号端电连接，所述第十五晶体管的栅极与所述第四下拉节点电连接，所述第十五晶体管的第一电极与所述上拉节点电连接，所述第十五晶体管的第二电极与所述第一参考低电平信号端电连接，所述第十六晶体管的栅极与所述第四下拉节点电连接，所述第十六晶体管的第一电极与所述本级级传信号输出端电连接，所述第十六晶体管的第二电极与所述第一参考低电平信号端电连接；

所述栅极驱动单元中所述第十四晶体管以及所述第十五晶体管的沟道长度均大于所述冗余驱动单元中所述第十四晶体管以及所述第十五晶体管的沟道长度，且所述栅极驱动单元中所述第十四晶体管以及所述第十五晶体管的沟道宽长比与所述冗余驱动单元中所述第十四晶体管以及所述第十五晶体管的沟道宽长比相等。

10.根据权利要求9所述的栅极驱动电路，其特征在于，所述栅极驱动单元中所述第十六晶体管的沟道长度大于或者等于所述冗余驱动单元中所述第十六晶体管的沟道长度，且所述栅极驱动单元中所述第十六晶体管的沟道宽长比与所述冗余驱动单元中所述第十六晶体管的沟道宽长比相等。

11.一种显示面板，其特征在于，所述显示面板包括显示区域以及围绕所述显示区域设置的非显示区域，其中，所述非显示区域设有如权利要求1-10任一项所述的栅极驱动电路。