CN117493233A - 存储器控制方法、存储器存储装置及存储器控制电路单元 - Google Patents

Abstract

本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元。所述方法包括：发送多个读取指令序列，其用以指示可复写式非易失性存储器模块使用多个读取电压电平来读取第一实体单元；在发送所述读取指令序列后，从可复写式非易失性存储器模块接收第一数据，其包括对应于多个第一比特的替代数据，第一比特反映使用所述多个读取电压电平对第一存储单元的读取结果，且第一数据的数据量小于第一比特的总数据量；在接收第一数据后，对第一数据执行数据还原，以获得多个第二比特；以及根据第二比特执行解码操作。由此，可提高软解码模式的解码效能。

Description

存储器控制方法、存储器存储装置及存储器控制电路单元

技术领域

本发明涉及一种存储器控制技术，尤其涉及一种存储器控制方法、存储器存储装置及存储器控制电路单元。

背景技术

移动电话与笔记本计算机等可携式电子装置在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritable non-volatile memory module)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式电子装置中。

随着可复写式非易失性存储器模块的数据存储密度越来越高，可复写式非易失性存储器模块中的存储单元相互间的干扰也越趋严重，导致从可复写式非易失性存储器模块读取的数据也更容易出现错误。一般来说，当所读取的数据的比特错误率(Bit ErrorRate,BER)较高时，存储器控制器可通过软解码模式来尝试提高对数据的解码成功率。然而，在软解码模式中，存储器控制器需要从可复写式非易失性存储器模块中读取大量用来辅助解码的数据(亦称为软比特)，从而导致可复写式非易失性存储器模块的数据传输频宽被大量占用，进而导致解码效率降低。此外，此些软比特被读取到存储器控制器后也会占用大量的缓存空间，从而导致系统资源浪费。

发明内容

本发明提供一种存储器控制方法、存储器存储装置及存储器控制电路单元，可改善上述问题。

本发明的范例实施例提供一种存储器控制方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制方法包括：发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收第一数据，其中所述第一数据包括对应于多个第一比特的压缩数据，所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果，且所述第一数据的数据量小于所述多个第一比特的总数据量；在从所述可复写式非易失性存储器模块接收所述第一数据后，对所述第一数据执行数据解压缩，以获得多个第二比特；以及根据所述多个第二比特执行解码操作。

在本发明的范例实施例中，所述替代数据包括所述可复写式非易失性存储器模块对所述多个第一比特进行数据压缩所产生的数据。

在本发明的范例实施例中，所述多个第一比特反映出所述第一存储单元的临界电压位于由所述多个读取电压电平所界定的多个电压区间的其中之一。

在本发明的范例实施例中，所述多个第一比特包括第一软比特与第二软比特，所述第一软比特通过对所述读取结果中的第一读取结果执行第一逻辑操作而获得，且所述第二软比特通过对所述读取结果中的第二读取结果执行第二逻辑操作而获得。

在本发明的范例实施例中，所述第一软比特与第二软比特反映出所述第一存储单元的临界电压位于由所述多个读取电压电平所界定的多个电压区间的其中之一。

在本发明的范例实施例中，根据所述多个第二比特执行所述解码操作的步骤包括：根据所述多个第二比特获得可靠度信息；以及根据所述可靠度信息执行所述解码操作。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元用以：发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收第一数据，其中所述第一数据包括对应于多个第一比特的替代数据，所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果，且所述第一数据的数据量小于所述多个第一比特的总数据量；在从所述可复写式非易失性存储器模块接收所述第一数据后，对所述第一数据执行数据还原，以获得多个第二比特；以及根据所述多个第二比特执行解码操作。

在本发明的范例实施例中，所述存储器控制电路单元根据所述多个第二比特执行所述解码操作的操作包括：根据所述多个第二比特获得可靠度信息；以及根据所述可靠度信息执行所述解码操作。

本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口、解码电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述解码电路。所述存储器管理电路用以：发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收第一数据，其中所述第一数据包括对应于多个第一比特的替代数据，所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果，且所述第一数据的数据量小于所述多个第一比特的总数据量；以及在从所述可复写式非易失性存储器模块接收所述第一数据后，对所述第一数据执行数据还原，以获得多个第二比特。所述解码电路用以根据所述多个第二比特执行解码操作。

在本发明的范例实施例中，所述解码电路根据所述多个第二比特执行所述解码操作的操作包括：根据所述多个第二比特获得可靠度信息；以及根据所述可靠度信息执行所述解码操作。

本发明的范例实施例另提供一种存储器控制方法，其用于可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制方法包括：发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收多个第一比特，其中所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果；在从所述可复写式非易失性存储器模块接收所述多个第一比特后，将第一数据存储于缓冲存储器，其中所述第一数据包括对应于所述多个第一比特的替代数据，且所述第一数据的数据量小于所述多个第一比特的总数据量；从所述缓冲存储器读取所述第一数据并对所述第一数据执行数据还原，以获得多个第二比特；以及根据所述多个第二比特执行解码操作。

本发明的范例实施例另提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元用以：发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收多个第一比特，其中所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果；在从所述可复写式非易失性存储器模块接收所述多个第一比特后，将第一数据存储于缓冲存储器，其中所述第一数据包括对应于所述多个第一比特的替代数据，且所述第一数据的数据量小于所述多个第一比特的总数据量；从所述缓冲存储器读取所述第一数据并对所述第一数据执行数据还原，以获得多个第二比特；以及根据所述多个第二比特执行解码操作。

本发明的范例实施例另提供一种存储器控制电路单元，其用以控制可复写式非易失性存储器模块。所述可复写式非易失性存储器模块包括多个实体单元。所述存储器控制电路单元包括主机接口、存储器接口、缓冲存储器、解码电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口、所述缓冲存储器及所述解码电路。所述存储器管理电路用以：发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收多个第一比特，其中所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果；在从所述可复写式非易失性存储器模块接收所述多个第一比特后，将第一数据存储于所述缓冲存储器，其中所述第一数据包括对应于所述多个第一比特的替代数据，且所述第一数据的数据量小于所述多个第一比特的总数据量；以及从所述缓冲存储器读取所述第一数据并对所述第一数据执行数据还原，以获得多个第二比特。所述解码电路用以根据所述多个第二比特执行解码操作。

基于上述，本发明的范例实施例所提出的存储器控制方法、存储器存储装置及存储器控制电路单元，可减少软解码模式中待传输或待存储的软比特的数据量。由此，可提高软解码模式的解码效能。

附图说明

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图；

图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图；

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图；

图4是根据本发明的范例实施例所示出的存储器存储装置的示意图；

图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图；

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图；

图7是根据本发明的范例实施例所示出的第一实体单元的临界电压分布及使用多个读取电压电平来读取第一实体单元的示意图；

图8是根据本发明的范例实施例所示出的第一实体单元的临界电压分布及使用多个读取电压电平来读取第一实体单元的示意图；

图9是根据本发明的范例实施例所示出的存储器控制电路单元与可复写式非易失性存储器模块的示意图；

图10是根据本发明的范例实施例所示出的存储器控制方法的流程图；

图11是根据本发明的范例实施例所示出的存储器控制电路单元与可复写式非易失性存储器模块的示意图；

图12是根据本发明的范例实施例所示出的存储器控制方法的流程图。

具体实施方式

现将详细地参考本发明的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同元件符号在附图和描述中用来表示相同或相似部分。

一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritable non-volatile memory module)与控制器(亦称，控制电路)。存储器存储装置可与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。

图1是根据本发明的范例实施例所示出的主机系统、存储器存储装置及输入/输出(I/O)装置的示意图。图2是根据本发明的范例实施例所示出的主机系统、存储器存储装置及I/O装置的示意图。

请参照图1与图2，主机系统11可包括处理器111、随机存取存储器(random accessmemory,RAM)112、只读存储器(read only memory,ROM)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114可连接至系统总线(systembus)110。

在一范例实施例中，主机系统11可通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11可通过系统总线110与I/O装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至I/O装置12或从I/O装置12接收输入信号。

在一范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。

在一范例实施例中，存储器存储装置10可例如是U盘201、存储卡202、固态硬盘(Solid State Drive,SSD)203或无线存储器存储装置204。无线存储器存储装置204可例如是近场通信(Near Field Communication,NFC)存储器存储装置、无线传真(WiFi)存储器存储装置、蓝牙(Bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，iBeacon)等以各式无线通信技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(Global Positioning System,GPS)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式I/O装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。

在一范例实施例中，主机系统11为计算机系统。在一范例实施例中，主机系统11可为可实质地与存储器存储装置配合以存储数据的任意系统。在一范例实施例中，存储器存储装置10与主机系统11可分别包括图3的存储器存储装置30与主机系统31。

图3是根据本发明的范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，存储器存储装置30可与主机系统31搭配使用以存储数据。例如，主机系统31可以是数码相机、摄像机、通信装置、音频播放器、视频播放器或平板计算机等系统。例如，存储器存储装置30可为主机系统31所使用的安全数字(Secure Digital,SD)卡32、小型快闪(Compact Flash,CF)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embedded Multi Media Card,eMMC)341和/或嵌入式多芯片封装(embedded Multi Chip Package,eMCP)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。

图4是根据本发明的范例实施例所示出的存储器存储装置的示意图。请参照图4，存储器存储装置10包括连接接口单元41、存储器控制电路单元42及可复写式非易失性存储器模块43。

连接接口单元41用以连接至主机系统11。存储器存储装置10可通过连接接口单元41与主机系统11通信。在一范例实施例中，连接接口单元41是相容于快速外设部件互连(Peripheral Component Interconnect Express,PCI Express)标准。然而，必须了解的是，本发明不限于此，连接接口单元41亦可以是符合串行高级技术附件(Serial AdvancedTechnology Attachment,SATA)标准、并行高级技术附件(Parallel Advanced TechnologyAttachment,PATA)标准、电气和电子工程师协会(Institute of Electrical andElectronic Engineers,IEEE)1394标准、通用串行总线(Universal Serial Bus,USB)标准、SD接口标准、超高速一代(Ultra High Speed-I,UHS-I)接口标准、超高速二代(UltraHigh Speed-II,UHS-II)接口标准、存储棒(Memory Stick,MS)接口标准、MCP接口标准、MMC接口标准、eMMC接口标准、通用快闪存储器(Universal Flash Storage,UFS)接口标准、eMCP接口标准、CF接口标准、整合式驱动电子接口(Integrated Device Electronics,IDE)标准或其他适合的标准。连接接口单元41可与存储器控制电路单元42封装在一个芯片中，或者连接接口单元41是布设于一包含存储器控制电路单元42的芯片外。

存储器控制电路单元42连接至连接接口单元41与可复写式非易失性存储器模块43。存储器控制电路单元42用以执行以硬件型式或固件型式实作的多个逻辑门或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块43中进行数据的写入、读取与抹除等运作。

可复写式非易失性存储器模块43用以存储主机系统11所写入的数据。可复写式非易失性存储器模块43可包括单阶存储单元(Single Level Cell,SLC)NAND型快闪存储器模块(即，一个存储单元中可存储1个比特的快闪存储器模块)、二阶存储单元(Multi LevelCell,MLC)NAND型快闪存储器模块(即，一个存储单元中可存储2个比特的快闪存储器模块)、三阶存储单元(Triple Level Cell,TLC)NAND型快闪存储器模块(即，一个存储单元中可存储3个比特的快闪存储器模块)、四阶存储单元(Quad Level Cell,QLC)NAND型快闪存储器模块(即，一个存储单元中可存储4个比特的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。

可复写式非易失性存储器模块43中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个比特。具体来说，每一个存储单元的控制门(control gate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制门，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块43中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，由此取得此存储单元所存储的一或多个比特。

在一范例实施例中，可复写式非易失性存储器模块43的存储单元可构成多个实体程序化单元，并且此些实体程序化单元可构成多个实体抹除单元。具体来说，同一条字线上的存储单元可组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的比特，则同一条字线上的实体程序化单元可至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效比特(Least Significant Bit,LSB)是属于下实体程序化单元，并且一存储单元的最高有效比特(Most Significant Bit,MSB)是属于上实体程序化单元。一般来说，在MLC NAND型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。

在一范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元可为实体页(page)或是实体扇(sector)。若实体程序化单元为实体页，则此些实体程序化单元可包括数据比特区与冗余(redundancy)比特区。数据比特区包含多个实体扇，用以存储用户数据，而冗余比特区用以存储系统数据(例如，错误更正码等管理数据)。在一范例实施例中，数据比特区包含32个实体扇，且一个实体扇的大小为512字节(byte,B)。然而，在其他范例实施例中，数据比特区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目的一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。

图5是根据本发明的范例实施例所示出的存储器控制电路单元的示意图。请参照图5，存储器控制电路单元42包括存储器管理电路51、主机接口52及存储器接口53。

存储器管理电路51用以控制存储器控制电路单元42的整体运作。具体来说，存储器管理电路51具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路51的操作时，等同于说明存储器控制电路单元42及存储器存储装置10的操作。

在一范例实施例中，存储器管理电路51的控制指令是以固件型式来实作。例如，存储器管理电路51具有微处理器单元(未示出)与只读存储器(未示出)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块43的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路51具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。特别是，此只读存储器具有开机码(boot code)，并且当存储器控制电路单元42被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块43中的控制指令载入至存储器管理电路51的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。

在一范例实施例中，存储器管理电路51的控制指令亦可以一硬件型式来实作。例如，存储器管理电路51包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块43的存储单元或存储单元群组。存储器写入电路用以对可复写式非易失性存储器模块43下达写入指令序列以将数据写入至可复写式非易失性存储器模块43中。存储器读取电路用以对可复写式非易失性存储器模块43下达读取指令序列以从可复写式非易失性存储器模块43中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块43下达抹除指令序列以将数据从可复写式非易失性存储器模块43中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块43的数据以及从可复写式非易失性存储器模块43中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块43执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路51还可以下达其他类型的指令序列给可复写式非易失性存储器模块43以指示执行相对应的操作。

主机接口52是连接至存储器管理电路51。存储器管理电路51可通过主机接口52与主机系统11通信。主机接口52可用以接收与识别主机系统11所传送的指令与数据。例如，主机系统11所传送的指令与数据可通过主机接口52来传送至存储器管理电路51。此外，存储器管理电路51可通过主机接口52将数据传送至主机系统11。在本范例实施例中，主机接口52是相容于PCI Express标准。然而，必须了解的是本发明不限于此，主机接口52亦可以是相容于SATA标准、PATA标准、IEEE 1394标准、USB标准、SD标准、UHS-I标准、UHS-II标准、MS标准、MMC标准、eMMC标准、UFS标准、CF标准、IDE标准或其他适合的数据传输标准。

存储器接口53是连接至存储器管理电路51并且用以存取可复写式非易失性存储器模块43。例如，存储器管理电路51可通过存储器接口53存取可复写式非易失性存储器模块43。也就是说，欲写入至可复写式非易失性存储器模块43的数据会通过存储器接口53转换为可复写式非易失性存储器模块43所能接受的格式。具体来说，若存储器管理电路51要存取可复写式非易失性存储器模块43，存储器接口53会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收(Garbage Collection,GC)操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路51产生并且通过存储器接口53传送至可复写式非易失性存储器模块43。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。

在一范例实施例中，存储器控制电路单元42还包括错误检查与校正电路54、缓冲存储器55及电源管理电路56。

错误检查与校正电路54是连接至存储器管理电路51并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路51从主机系统11中接收到写入指令时，错误检查与校正电路54会为对应此写入指令的数据产生对应的错误更正码(errorcorrecting code,ECC)和/或错误检查码(error detecting code，EDC)，并且存储器管理电路51会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块43中。之后，当存储器管理电路51从可复写式非易失性存储器模块43中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路54会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。

在一范例实施例中，错误检查与校正电路54包括解码电路541。解码电路541可用以对数据执行解码操作，以更正数据中的错误。例如，解码电路541可采用低密度奇偶检查码(Low Density Parity Check code,LDPC code)或其他类型的编/解码演算法来执行此解码操作。

缓冲存储器55是连接至存储器管理电路51并且用以缓存数据。电源管理电路56是连接至存储器管理电路51并且用以控制存储器存储装置10的电源。

在一范例实施例中，图4的可复写式非易失性存储器模块43可包括快闪存储器模块。在一范例实施例中，图4的存储器控制电路单元42可包括快闪存储器控制器。在一范例实施例中，图5的存储器管理电路51可包括快闪存储器管理电路。

图6是根据本发明的范例实施例所示出的管理可复写式非易失性存储器模块的示意图。请参照图6，存储器管理电路51可将可复写式非易失性存储器模块43中的实体单元610(0)～610(B)逻辑地分组至存储区601与闲置(spare)区602。

在一范例实施例中，一个实体单元是指一个实体地址或一个实体程序化单元。在一范例实施例中，一个实体单元亦可以是由多个连续或不连续的实体地址组成。在一范例实施例中，一个实体单元亦可以是指一个虚拟区块(VB)。一个虚拟区块可包括多个实体地址或多个实体程序化单元。在一范例实施例中，一个虚拟区块可包括一或多个实体抹除单元。

在一范例实施例中，存储区601中的实体单元610(0)～610(A)用以存储用户数据(例如来自图1的主机系统11的用户数据)。例如，存储区601中的实体单元610(0)～610(A)可存储有效(valid)数据与无效(invalid)数据。闲置区602中的实体单元610(A+1)～610(B)未存储数据(例如有效数据)。例如，若某一个实体单元未存储有效数据，则此实体单元可被关联(或加入)至闲置区602。此外，闲置区602中的实体单元(或未存储有效数据的实体单元)可被抹除。在写入新数据时，一或多个实体单元可被从闲置区602中提取以存储此新数据。在一范例实施例中，闲置区602亦称为闲置池(free pool)。

在一范例实施例中，存储器管理电路51可配置逻辑单元612(0)～612(C)以映射存储区601中的实体单元610(0)～610(A)。在一范例实施例中，每一个逻辑单元对应一个逻辑地址。例如，一个逻辑地址可包括一或多个逻辑区块地址(Logical Block Address,LBA)或其他的逻辑管理单元。在一范例实施例中，一个逻辑单元也可对应一个逻辑程序化单元或者由多个连续或不连续的逻辑地址组成。

须注意的是，一个逻辑单元可被映射至一或多个实体单元。若某一实体单元当前有被某一逻辑单元映射，则表示此实体单元当前存储的数据包括有效数据。反之，若某一实体单元当前未被任一逻辑单元映射，则表示此实体单元当前存储的数据为无效数据。

在一范例实施例中，存储器管理电路51可将描述逻辑单元与实体单元之间的映射关系的管理数据(亦称为逻辑至实体映射信息)记录于至少一逻辑至实体映射表。当主机系统11欲从存储器存储装置10读取数据或写入数据至存储器存储装置10时，存储器管理电路51可根据此逻辑至实体映射表中的信息来存取可复写式非易失性存储器模块43。

在一范例实施例中，在从可复写式非易失性存储器模块43中的实体单元(亦称为第一实体单元)读取数据后，解码电路541可对此数据执行解码操作，以更正此数据中的错误。一般来说，若从第一实体单元读取的数据的比特错误率(Bit Error Rate,BER)不高，存储器管理电路51与解码电路541可基于硬解码(hard decode)模式来解码此数据，以尝试快速更正此数据中的少量错误。然而，若从第一实体单元读取的数据的比特错误率(BitError Rate,BER)较高，则存储器管理电路51与解码电路541可改为基于软解码(softdecode)模式来解码此数据，以尝试提高对此数据的解码成功率(即提高成功更正数据中的所有错误的机率)。

须注意的是，在硬解码模式中，存储器管理电路51只需要从第一实体单元中读取对应于各个存储单元的硬比特(hard bits)，而解码电路541可根据此些硬比特来执行解码操作。然而，在软解码模式中，存储器管理电路51需要同时从第一实体单元中读取对应于单一存储单元的一个硬比特与多个软比特(soft bits)，然后解码电路541可根据此些软比特来辅助判断所述硬比特是否为错误比特。因此，相较于硬解码模式，在软解码模式中，存储器管理电路51需要从可复写式非易失性存储器模块43中读取更多用来辅助解码的数据(即软比特)，从而导致可复写式非易失性存储器模块43的数据传输频宽被大量占用，进而导致解码效率降低。此外，此些软比特被读取到后也会占用缓冲存储器55中大量的缓存空间，从而导致系统资源浪费。在以下多个范例实施例中，通过减少在软解码模式中传输或缓存的软比特的数据量，可有效改善上述问题。

图7是根据本发明的范例实施例所示出的第一实体单元的临界电压分布及使用多个读取电压电平来读取第一实体单元的示意图。请参照图7，假设第一实体单元包括多个存储单元，且此些存储单元的临界电压分布包括状态701与702。例如，状态701对应于比特“1”，而状态702对应于比特“0”。也就是说，若某一个存储单元的临界电压属于状态701，表示此存储单元是用以存储比特“1”。若某一个存储单元的临界电压属于状态702，表示此存储单元是用以存储比特“0”。须注意的是，状态701与702也可对应于其他的比特或比特组合，本发明不加以限制。

须注意的是，随着第一实体单元的使用程度或损耗程度增加，状态701与702之间的重迭区域可能会逐渐扩大。此时，针对某一个存储单元属于状态701或702的判断结果可能会逐渐失准。例如，在施加读取电压电平V(HB)至第一实体单元后，预设是属于状态701的某一存储单元的临界电压可能会大于读取电压电平V(HB)，故此存储单元所存储的比特可能会被误判为比特“0”(即状态702所对应的比特)。或者，在施加读取电压电平V(HB)至第一实体单元后，预设是属于状态702的某一存储单元的临界电压可能会小于读取电压电平V(HB)，故此存储单元所存储的比特可能会被误判为比特“1”(即状态701所对应的比特)。在此情况下，从第一实体单元读取的数据可能会包含大量的错误比特，甚至此些错误比特的总数可能会超出硬解码模式可更正的错误比特的最大数目。在此情况下，存储器管理电路51与解码电路541可改为基于软解码模式来解码此数据。

在软解码模式中，存储器管理电路51可发送多个读取指令序列至可复写式非易失性存储器模块43。此些读取指令序列可用以指示可复写式非易失性存储器模块43使用多个读取电压电平V(HB)与V(SB1)～V(SB4)来读取第一实体单元，以获得比特HB与SB1～SB4。例如，比特HB为硬比特，且比特SB1～SB4为软比特。

具体而言，通过依序施加读取电压电平V(HB)与V(SB1)～V(SB4)至第一存储单元，可复写式非易失性存储器模块43可依序取得比特HB与SB1～SB4。比特HB可反映使用读取电压电平V(HB)对第一存储单元的读取结果。例如，响应于第一存储单元的临界电压低于读取电压电平V(HB)，可复写式非易失性存储器模块43可取得比特值为“1”的比特HB。或者，响应于第一存储单元的临界电压高于读取电压电平V(HB)，则可复写式非易失性存储器模块43可取得比特值为“0”的比特HB。依此类推，比特SB1～SB4可分别反映使用读取电压电平V(SB1)～V(SB4)对第一存储单元的读取结果。

在一范例实施例中，所取得的比特HB与SB1～SB4可反映出第一存储单元的临界电压是位于由读取电压电平V(HB)与V(SB1)～V(SB4)所界定的多个电压区间的其中之一。例如，假设所取得的比特HB与SB1～SB4为“11111”，表示此第一存储单元的临界电压小于读取电压电平V(SB3)。或者，假设所取得的比特HB与SB1～SB4为“11101”，表示此第一存储单元的临界电压介于读取电压电平V(SB3)与V(SB1)之间，依此类推。

在一范例实施例中，在取得比特SB1～SB4后，可复写式非易失性存储器模块43可对比特SB1与SB2执行一个逻辑操作(亦称为第一逻辑操作)，以获得比特SB1’(亦称为第一软比特)。例如，第一逻辑操作可包括异或(eXclusive OR,XOR)运算、反异或(XNOR)运算或其他类型的逻辑运算。例如，可复写式非易失性存储器模块43可对比特SB1与SB2执行XNOR运算，以获得比特SB1’。此外，可复写式非易失性存储器模块43可对比特SB3与SB4执行一个逻辑操作(亦称为第二逻辑操作)，以获得比特SB2’(亦称为第二软比特)。例如，第二逻辑操作也可包括XOR运算、XNOR运算或其他类型的逻辑运算。例如，可复写式非易失性存储器模块43可对比特SB3与SB4执行XNOR运算，以获得比特SB2’。

图8是根据本发明的范例实施例所示出的第一实体单元的临界电压分布及使用多个读取电压电平来读取第一实体单元的示意图。请参照图8，在产生比特SB1’与SB2’后，比特HB、SB1’及SB2’同样可反映出第一存储单元的临界电压是位于由读取电压电平V(HB)与V(SB1)～V(SB4)所界定的多个电压区间的其中之一。例如，假设所取得的比特HB、SB1’及SB2’为“100”，表示此第一存储单元的临界电压小于读取电压电平V(SB3)。或者，假设所取得的比特HB、SB1’及SB2’为“101”，表示此第一存储单元的临界电压介于读取电压电平V(SB3)与V(SB1)之间，依此类推。

[第一范例实施例]

在一范例实施例中，在软解码模式中，在发送前述多个读取指令序列后，存储器管理电路51可从可复写式非易失性存储器模块43接收数据(亦称为第一数据)。第一数据可包括对应于多个比特(亦称为第一比特)的替代数据。例如，此替代数据可包括可复写式非易失性存储器模块43对第一比特进行数据压缩所产生的数据(亦称为压缩数据)。此些第一比特可反映可复写式非易失性存储器模块43使用读取电压电平V(SB1)～V(SB4)对第一存储单元的读取结果。特别是，第一数据的数据量可小于此些第一比特的总数据量。例如，第一比特可包括图8中的比特SB1’与SB2’。例如，第一数据可包括对应于比特SB1’与SB2’的替代数据。须注意的是，所述数据压缩还可包括数据编码、数据扰乱或数据随机化等可用以尝试减少特定数据的数据量的各式数据处理手段，在此不逐一赘述。

在一范例实施例中，在取得比特SB1’与SB2’(即第一比特)后，可复写式非易失性存储器模块43可对比特SB1’与SB2’进行数据压缩，以产生第一数据。然而，可复写式非易失性存储器模块43可不对通过施加读取电压电平V(HB)所取得的硬比特(例如比特HB)执行所述数据压缩。然后，可复写式非易失性存储器模块43可将第一数据传送给存储器管理电路51。须注意的是，相较于直接将第一比特(例如比特SB1’与SB2’)传送给存储器管理电路51，将数据量较小的第一数据传送给存储器管理电路51，可有效减少在软解码模式中从可复写式非易失性存储器模块43读取的数据(即软比特)的数据量。

在从可复写式非易失性存储器模块43接收第一数据后，存储器管理电路51可对第一数据执行数据还原，以获得多个比特(亦称为第二比特)。例如，第二比特可包括通过对第一数据执行数据解压缩而从第一数据中还原的原始的第一比特(例如比特SB1’与SB2’)。然后，解码电路541可根据第二比特执行解码操作。须注意的是，所述数据解压缩还可包括数据解码、数据解扰乱或数据解随机化等相应于数据压缩而用以还原出原始数据的各式数据处理手段，在此不逐一赘述。

图9是根据本发明的范例实施例所示出的存储器控制电路单元与可复写式非易失性存储器模块的示意图。请参照图9，在一范例实施例中，可复写式非易失性存储器模块43包括存储器模块91、逻辑运算电路92及数据压缩电路93。逻辑运算电路92连接至存储器模块91与数据压缩电路93。存储器模块91包括第一实体单元。

在一范例实施例中，在从存储器模块91读取对应于第一存储单元的比特SB1～SB4后，逻辑运算电路92可对比特SB1～SB4执行逻辑操作，以产生比特SB1’与SB2’(即第一比特)。然后，数据压缩电路93可对比特SB1’与SB2’进行数据处理(例如数据压缩)，以产生数据DC(即第一数据)。例如，数据DC包括对应于比特SB1’与SB2’的压缩数据。例如，数据压缩电路93可采用运行长度压缩(run-length compression)、霍夫曼压缩(Huffmancompression)、算数压缩(Arithmetic Compression)、或LZMA(Lempel-Ziv-Markov chainAlgorithm)压缩等各种压缩演算法来执行所述数据压缩，本发明不加以限制。可复写式非易失性存储器模块43可将比特HB连同数据DC传送给存储器管理电路51。

在从可复写式非易失性存储器模块43接收数据DC之后，存储器管理电路51可对数据DC执行数据还原(例如解压缩)，以获得所述第二比特。例如，第二比特可包括还原的比特SB1’与SB2’。然后，解码电路541可根据第二比特执行解码操作。例如，在此解码操作中，解码电路541可根据第二比特(即比特SB1’与SB2’)获得可靠度信息。例如，此可靠度信息可包括对数相似性比值(Log-Likelihood Ratio,LLR)或其他可用于辅助解码的信息。例如，解码电路541可通过查表或即时运算的方式来根据第二比特获得相对应的可靠度信息，本发明不加以限制。然后，解码电路541可根据此可靠度信息来执行解码操作。例如，此解码操作可用以决定比特HB的比特值。例如，解码电路541可根据此可靠度信息来决定比特HB的实际比特值应是“1”或“0”。

换言之，在第一范例实施例中，软解码模式中使用的软比特会在可复写式非易失性存储器模块43中被压缩，然后再被传送给存储器控制电路单元42。由此，可减少在软解码模式中，可复写式非易失性存储器模块43所传输的软比特的数据量。

图10是根据本发明的范例实施例所示出的存储器控制方法的流程图。请参照图10，在步骤S1001中，发送多个读取指令序列，其中所述多个读取指令序列用以指示可复写式非易失性存储器模块使用多个读取电压电平来读取第一实体单元，且第一实体单元包括多个存储单元。在发送所述多个读取指令序列后，在步骤S1002中，从可复写式非易失性存储器模块接收第一数据，其中第一数据包括对应于多个第一比特的替代数据，所述多个第一比特反映可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果，且第一数据的数据量小于所述多个第一比特的总数据量。在从可复写式非易失性存储器模块接收第一数据后，在步骤S1003中，对第一数据执行数据还原，以获得多个第二比特。在步骤S1004中，根据所述多个第二比特执行解码操作。

须注意的是，图10中各步骤已详细说明如上，在此便不再赘述。此外，图10中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

[第二范例实施例]

在一范例实施例中，在软解码模式中，在发送前述多个读取指令序列后，存储器管理电路51可从可复写式非易失性存储器模块43接收多个比特(即第一比特)。此些第一比特可反映可复写式非易失性存储器模块43使用读取电压电平V(SB1)～V(SB4)对第一存储单元的读取结果。例如，第一比特可包括图8中的比特SB1’与SB2’。

在从可复写式非易失性存储器模块43接收第一比特后，存储器管理电路51可将第一数据存储于缓冲存储器55。第一数据包括对应于第一比特的替代数据。例如，此替代数据可包括存储器管理电路51对第一比特进行数据压缩所产生的数据。特别是，第一数据的数据量可小于此些第一比特的总数据量。例如，第一数据可包括对应于比特SB1’与SB2’的压缩数据。须注意的是，如前所述，所述数据压缩还可包括数据编码、数据扰乱或数据随机化等可用以尝试减少特定数据的数据量的各式数据处理手段，在此不逐一赘述。

在一范例实施例中，在从可复写式非易失性存储器模块43接收比特SB1’与SB2’(即第一比特)后，存储器管理电路51可对比特SB1’与SB2’进行数据压缩，以产生第一数据。然而，存储器管理电路51可不对通过施加读取电压电平V(HB)所取得的硬比特(例如比特HB)执行所述数据压缩。

在存储第一数据后，在特定时间点，存储器管理电路51可从缓冲存储器55读取第一数据并对第一数据执行数据还原(例如解压缩)，以获得多个比特(即第二比特)。然后，解码电路541可根据第二比特执行前述解码操作。须注意的是，所述数据解压缩还可包括数据解码、数据解扰乱或数据解随机化等相应于数据压缩而用以还原出原始数据的各式数据处理手段，在此不逐一赘述。

图11是根据本发明的范例实施例所示出的存储器控制电路单元与可复写式非易失性存储器模块的示意图。请参照图11，在一范例实施例中，可复写式非易失性存储器模块43包括存储器模块1101与逻辑运算电路1102。逻辑运算电路1102连接至存储器模块1101。存储器模块1101包括第一实体单元。

在一范例实施例中，在从存储器模块1101读取对应于第一存储单元的比特SB1～SB4后，逻辑运算电路1102可对比特SB1～SB4执行逻辑操作，以产生比特SB1’与SB2’(即第一比特)。可复写式非易失性存储器模块43可将比特HB连同比特SB1’与SB2’传送给存储器管理电路51。

在从可复写式非易失性存储器模块43接收比特SB1’与SB2’之后，存储器管理电路51可对比特SB1’与SB2’执行数据处理(例如数据压缩)，以产生数据DC(即第一数据)。例如，数据DC包括对应于比特SB1’与SB2’的压缩数据。例如，存储器管理电路51可采用前述各种压缩演算法来执行所述数据压缩，本发明不加以限制。存储器管理电路51可将数据DC存储于缓冲存储器55。

在特定时间点，存储器管理电路51可从缓冲存储器55读取数据DC并对数据DC执行数据还原(例如解压缩)，以获得所述第二比特。例如，第二比特可包括还原的比特SB1’与SB2’。然后，解码电路541可根据第二比特执行前述解码操作。例如，在此解码操作中，解码电路541可根据第二比特(即比特SB1’与SB2’)获得可靠度信息。例如，此可靠度信息可包括对数相似性比值(LLR)或其他可用于辅助解码的信息。然后，解码电路541可根据此可靠度信息来执行解码操作。关于解码操作的操作细节已详述于上，在此不重复赘述。

换言之，在第二范例实施例中，在从可复写式非易失性存储器模块43接收到软解码模式中使用的软比特后，此软比特会先被压缩然后再被存储至缓冲存储器55。由此，可减少在软解码模式中，待使用的软比特在缓冲存储器55中占用的存储空间。

图12是根据本发明的范例实施例所示出的存储器控制方法的流程图。请参照图12，在步骤S1201中，发送多个读取指令序列，其中所述多个读取指令序列用以指示可复写式非易失性存储器模块使用多个读取电压电平来读取第一实体单元，且第一实体单元包括多个存储单元。在发送所述多个读取指令序列后，在步骤S1202中，从可复写式非易失性存储器模块接收多个第一比特，其中所述多个第一比特反映可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果。在从可复写式非易失性存储器模块接收所述多个第一比特后，在步骤S1203中，将第一数据存储于缓冲存储器，其中第一数据包括对应于所述多个第一比特的替代数据，且第一数据的数据量小于所述多个第一比特的总数据量。在步骤S1204中，从缓冲存储器读取第一数据并对第一数据执行数据还原，以获得多个第二比特。在步骤S1205中，根据所述多个第二比特执行解码操作。

须注意的是，图12中各步骤已详细说明如上，在此便不再赘述。此外，图12中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图12的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。

综上所述，本发明的范例实施例所提出的存储器控制方法、存储器存储装置及存储器控制电路单元，可针对软解码模式中使用的软比特进行数据处理(例如数据压缩)，以减少待传输或待存储的软比特的数据量。由此，可提高软解码模式的解码效能。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

Claims (21)

1.一种存储器控制方法，其特征在于，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器控制方法包括：

发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；

在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收第一数据，其中所述第一数据包括对应于多个第一比特的替代数据，所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果，且所述第一数据的数据量小于所述多个第一比特的总数据量；

在从所述可复写式非易失性存储器模块接收所述第一数据后，对所述第一数据执行数据还原，以获得多个第二比特；以及

根据所述多个第二比特执行解码操作。

2.根据权利要求1所述的存储器控制方法，其中所述替代数据包括所述可复写式非易失性存储器模块对所述多个第一比特进行数据压缩所产生的数据。

3.根据权利要求1所述的存储器控制方法，其中所述多个第一比特反映出所述第一存储单元的临界电压位于由所述多个读取电压电平所界定的多个电压区间的其中之一。

4.根据权利要求1所述的存储器控制方法，其中所述多个第一比特包括第一软比特与第二软比特，所述第一软比特通过对所述读取结果中的第一读取结果执行第一逻辑操作而获得，且所述第二软比特通过对所述读取结果中的第二读取结果执行第二逻辑操作而获得。

5.根据权利要求4所述的存储器控制方法，其中所述第一软比特与第二软比特反映出所述第一存储单元的临界电压位于由所述多个读取电压电平所界定的多个电压区间的其中之一。

6.根据权利要求1所述的存储器控制方法，其中根据所述多个第二比特执行所述解码操作的步骤包括：

根据所述多个第二比特获得可靠度信息；以及

根据所述可靠度信息执行所述解码操作。

7.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述可复写式非易失性存储器模块包括多个实体单元，

所述存储器控制电路单元用以：

发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；

在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收第一数据，其中所述第一数据包括对应于多个第一比特的替代数据，所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果，且所述第一数据的数据量小于所述多个第一比特的总数据量；

在从所述可复写式非易失性存储器模块接收所述第一数据后，对所述第一数据执行数据还原，以获得多个第二比特；以及

根据所述多个第二比特执行解码操作。

8.根据权利要求7所述的存储器存储装置，其中所述替代数据包括所述可复写式非易失性存储器模块对所述多个第一比特进行数据压缩所产生的数据。

9.根据权利要求7所述的存储器存储装置，其中所述多个第一比特反映出所述第一存储单元的临界电压位于由所述多个读取电压电平所界定的多个电压区间的其中之一。

10.根据权利要求7所述的存储器存储装置，其中所述多个第一比特包括第一软比特与第二软比特，所述第一软比特通过对所述读取结果中的第一读取结果执行第一逻辑操作而获得，且所述第二软比特通过对所述读取结果中的第二读取结果执行第二逻辑操作而获得。

11.根据权利要求10所述的存储器存储装置，其中所述第一软比特与第二软比特反映出所述第一存储单元的临界电压位于由所述多个读取电压电平所界定的多个电压区间的其中之一。

12.根据权利要求7所述的存储器存储装置，其中所述存储器控制电路单元根据所述多个第二比特执行所述解码操作的操作包括：

根据所述多个第二比特获得可靠度信息；以及

根据所述可靠度信息执行所述解码操作。

13.一种存储器控制电路单元，其特征在于，用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；

解码电路；以及

存储器管理电路，连接至所述主机接口、所述存储器接口及所述解码电路，

其中所述存储器管理电路用以：

发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；

在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收第一数据，其中所述第一数据包括对应于多个第一比特的替代数据，所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果，且所述第一数据的数据量小于所述多个第一比特的总数据量；以及

在从所述可复写式非易失性存储器模块接收所述第一数据后，对所述第一数据执行数据还原，以获得多个第二比特，并且

所述解码电路用以根据所述多个第二比特执行解码操作。

14.根据权利要求13所述的存储器控制电路单元，其中所述替代数据包括所述可复写式非易失性存储器模块对所述多个第一比特进行数据压缩所产生的数据。

15.根据权利要求13所述的存储器控制电路单元，其中所述多个第一比特反映出所述第一存储单元的临界电压位于由所述多个读取电压电平所界定的多个电压区间的其中之一。

16.根据权利要求13所述的存储器控制电路单元，其中所述多个第一比特包括第一软比特与第二软比特，所述第一软比特通过对所述读取结果中的第一读取结果执行第一逻辑操作而获得，且所述第二软比特通过对所述读取结果中的第二读取结果执行第二逻辑操作而获得。

17.根据权利要求16所述的存储器控制电路单元，其中所述第一软比特与第二软比特反映出所述第一存储单元的临界电压位于由所述多个读取电压电平所界定的多个电压区间的其中之一。

18.根据权利要求13所述的存储器控制电路单元，其中所述解码电路根据所述多个第二比特执行所述解码操作的操作包括：

根据所述多个第二比特获得可靠度信息；以及

根据所述可靠度信息执行所述解码操作。

19.一种存储器控制方法，其特征在于，用于可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器控制方法包括：

发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；

在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收多个第一比特，其中所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果；

在从所述可复写式非易失性存储器模块接收所述多个第一比特后，将第一数据存储于缓冲存储器，其中所述第一数据包括对应于所述多个第一比特的替代数据，且所述第一数据的数据量小于所述多个第一比特的总数据量；

从所述缓冲存储器读取所述第一数据并对所述第一数据执行数据还原，以获得多个第二比特；以及

根据所述多个第二比特执行解码操作。

20.一种存储器存储装置，其特征在于，包括：

连接接口单元，用以连接至主机系统；

可复写式非易失性存储器模块；以及

存储器控制电路单元，连接至所述连接接口单元与所述可复写式非易失性存储器模块，

其中所述可复写式非易失性存储器模块包括多个实体单元，

所述存储器控制电路单元用以：

发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；

在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收多个第一比特，其中所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果；

在从所述可复写式非易失性存储器模块接收所述多个第一比特后，将第一数据存储于缓冲存储器，其中所述第一数据包括对应于所述多个第一比特的替代数据，且所述第一数据的数据量小于所述多个第一比特的总数据量；

从所述缓冲存储器读取所述第一数据并对所述第一数据执行数据还原，以获得多个第二比特；以及

根据所述多个第二比特执行解码操作。

21.一种存储器控制电路单元，其特征在于，用以控制可复写式非易失性存储器模块，其中所述可复写式非易失性存储器模块包括多个实体单元，且所述存储器控制电路单元包括：

主机接口，用以连接至主机系统；

存储器接口，用以连接至所述可复写式非易失性存储器模块；

缓冲存储器；

解码电路；以及

存储器管理电路，连接至所述主机接口、所述存储器接口、所述缓冲存储器及所述解码电路，

其中所述存储器管理电路用以：

发送多个读取指令序列，其中所述多个读取指令序列用以指示所述可复写式非易失性存储器模块使用多个读取电压电平来读取所述多个实体单元中的第一实体单元，且所述第一实体单元包括多个存储单元；

在发送所述多个读取指令序列后，从所述可复写式非易失性存储器模块接收多个第一比特，其中所述多个第一比特反映所述可复写式非易失性存储器模块使用所述多个读取电压电平对所述多个存储单元中的第一存储单元的读取结果；

在从所述可复写式非易失性存储器模块接收所述多个第一比特后，将第一数据存储于所述缓冲存储器，其中所述第一数据包括对应于所述多个第一比特的替代数据，且所述第一数据的数据量小于所述多个第一比特的总数据量；以及

从所述缓冲存储器读取所述第一数据并对所述第一数据执行数据还原，以获得多个第二比特，并且

所述解码电路用以根据所述多个第二比特执行解码操作。