CN117437956A - 存储器装置和操作该存储器装置的方法 - Google Patents

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Abstract

本申请涉及存储器装置和操作该存储器装置的方法。本技术涉及一种电子装置。根据实施方式的存储器装置包括：存储器单元串，其包括第一沟道区域中所包括的第一存储器单元、第二沟道区域中所包括的第二存储器单元以及连接在第一存储器单元和第二存储器单元之间的虚设存储器单元；外围电路，其被配置为执行将数据存储在第一存储器单元和第二存储器单元中的编程操作；以及编程操作控制器，其被配置为控制外围电路在编程操作期间将第一通过电压施加到与虚设存储器单元连接的虚设字线，将小于第一通过电压的第二通过电压施加到虚设字线，然后将编程电压施加到与第一存储器单元和第二存储器单元连接的多条字线当中的所选字线。

Description

存储器装置和操作该存储器装置的方法
技术领域
本公开涉及电子装置，更具体地，涉及一种存储器装置和操作该存储器装置的方法。
背景技术
存储器系统是在诸如计算机或智能电话的主机装置的控制下存储数据的装置。存储器系统可包括存储数据的存储器装置以及控制存储器装置的存储控制器。存储器装置被分类为易失性存储器装置和非易失性存储器装置。
非易失性存储器装置是即使电源被切断也不丢失数据的装置，并且非易失性存储器装置包括只读存储器(ROM)、可编程ROM(PROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪存等。
编程操作是将数据存储在非易失性存储器装置中所包括的存储器单元中的操作。在编程操作中，编程电压被施加到所选存储器单元以增加阈值电压，并且通过电压被施加到未选存储器单元以防止阈值电压增加。然而，由于通过电压也被施加到未选存储器单元，所以阈值电压不需要增加的未选存储器单元的阈值电压可能由于通过电压而增加。因此，在编程操作期间调节通过电压的大小以不增加未选存储器单元的阈值电压。
发明内容
根据本公开的实施方式，一种存储器装置可包括：存储器单元串，其包括垂直形成在基板上的第一沟道区域中所包括的第一存储器单元、位于第一沟道区域上的第二沟道区域中所包括的第二存储器单元以及包括在第二沟道区域中并且连接在第一存储器单元和第二存储器单元之间的虚设存储器单元；外围电路，其被配置为执行将数据存储在第一存储器单元和第二存储器单元中的编程操作；以及编程操作控制器，其被配置为控制外围电路在编程操作期间将第一通过电压施加到与虚设存储器单元连接的虚设字线，将小于第一通过电压的第二通过电压施加到虚设字线，然后将编程电压施加到与第一存储器单元和第二存储器单元连接的多条字线当中的所选字线。
根据本公开的实施方式，提供了一种操作存储器装置的方法，所述存储器装置包括垂直形成在基板上的第一沟道区域中所包括的第一存储器单元、位于第一沟道区域上的第二沟道区域中所包括的第二存储器单元以及包括在第二沟道区域中并且连接在第一存储器单元和第二存储器单元之间的虚设存储器单元，所述方法包括以下步骤：将第一通过电压施加到与虚设存储器单元连接的虚设字线，将小于第一通过电压的第二通过电压施加到虚设字线，并且将编程电压施加到与第一存储器单元和第二存储器单元连接的多条字线当中的所选字线。
附图说明
图1是示出包括根据本公开的实施方式的存储器装置的存储器系统的图。
图2是示出图1的存储器装置的结构的图。
图3是示出图2的多个存储块BLK1至BLKz当中的任一个存储块的结构的图。
图4是示出图3所示的存储器单元串的结构的示例的图。
图5是示出图3所示的任一个存储器单元串的示例的图。
图6是示出根据存储器装置的编程操作的存储器单元的阈值电压分布的示例的图。
图7是示出存储器装置的编程操作的示例的图。
图8是示出存储器装置的编程电压施加操作的示例的图。
图9是示出根据本公开的实施方式的存储器装置的编程电压施加操作的图。
图10是示出根据本公开的另一实施方式的存储器装置的编程电压施加操作的图。
图11是示出根据所选字线的位置而改变的通过电压的大小的示例的图。
图12是示出根据本公开的另一实施方式的存储器装置的编程电压施加操作的图。
图13是示出根据本公开的实施方式的存储器装置的编程操作的流程图。
具体实施方式
仅示出本说明书或申请中所公开的根据概念的实施方式的具体结构或功能描述以描述根据本公开的概念的实施方式。根据本公开的概念的实施方式可按各种形式执行，并且不应被解释为限于本说明书或申请中所描述的实施方式。将理解，当元件或层等被称为在另一元件或层等“上”、“连接到”另一元件或层等或“联接到”另一元件或层等时，它可直接在另一元件或层等上、连接到另一元件或层等或联接到另一元件或层等，或者可存在中间元件或层等。相比之下，当元件或层等被称为“直接”在另一元件或层等“上”、“直接连接到”另一元件或层等或“直接联接到”另一元件或层等时，不存在中间元件或层等。在本公开的描述中，术语“第一”和“第二”可用于描述各种组件，但组件不受这些术语限制。术语可用于将一个组件与另一组件相区分。例如，在不脱离本公开的范围的情况下，第一组件可被称为第二组件，第二组件可被称为第一组件。
本公开的实施方式提供一种存储器装置和操作该存储器装置的方法，其能够在编程操作期间改进存储器单元的阈值电压分布。
根据实施方式，提供了一种存储器装置和操作该存储器装置的方法，其能够在编程操作期间改进存储器单元的阈值电压分布。
图1是示出包括根据本公开的实施方式的存储器装置的存储器系统的图。
参照图1，存储器系统50可包括存储器装置100和存储控制器200。存储器系统50可以是在主机300(例如，蜂窝电话、智能电话、MP3播放器、膝上型计算机、台式计算机、游戏机、TV、平板PC或车载信息娱乐系统)的控制下存储数据的装置。
根据作为与主机300的通信方法的主机接口，存储器系统50可被制造成各种类型的存储装置中的一种。例如，存储器系统50可被配置成各种类型的存储装置中的任一种，例如SSD、MMC、eMMC、RS-MMC和micro-MMC形式的多媒体卡、SD、mini-SD和micro-SD形式的安全数字卡、通用串行总线(USB)存储装置、通用闪存(UFS)装置、个人计算机存储卡国际协会(PCMCIA)卡型存储装置、外围组件互连(PCI)卡型存储装置、高速PCI(PCI-E)卡型存储装置、紧凑闪存(CF)卡、智能媒体卡和记忆棒。
存储器系统50可被制造成各种类型的封装中的任一种。例如，存储器系统50可被制造成例如堆叠式封装(POP)、系统封装(SIP)、系统芯片(SOC)、多芯片封装(MCP)、板上芯片(COB)、晶圆级制造封装(WFP)和晶圆级层叠封装(WSP)的各种类型的封装类型中的任一种。
存储器装置100可存储数据。存储器装置100在存储控制器200的控制下操作。存储器装置100可包括存储器单元阵列(未示出)，存储器单元阵列包括存储数据的多个存储器单元。
在实施方式中，存储器装置100可以是双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)、NAND闪存、垂直NAND闪存、NOR闪存、电阻随机存取存储器(RRAM)、相变随机存取存储器(PRAM)、磁阻随机存取存储器(MRAM)、铁电随机存取存储器(FRAM)、自旋转移矩随机存取存储器(STT-RAM)等。在本说明书中，为了描述方便，假设存储器装置100是NAND闪存。
存储器装置100被配置为从存储控制器200接收命令和地址并访问存储器单元阵列中通过地址选择的区域。存储器装置100可对通过地址选择的区域执行命令所指示的操作。例如，存储器装置100可执行写操作(编程操作)、读操作和擦除操作。存储器装置100可编程、读取或擦除通过地址选择的区域中的数据。
在实施方式中，存储器装置100可包括编程操作控制器140。
编程操作控制器140可控制对存储器单元的编程操作。编程操作可以是将数据存储在存储器单元中的操作。具体地，编程操作可以是根据要存储在存储器单元中的数据来增加存储器单元的阈值电压的操作。当执行编程操作时，存储器单元可具有与多个编程状态中的任一个对应的阈值电压。多个编程状态可根据存储在一个存储器单元中的数据比特数来确定。例如，当一个存储器单元以存储三比特数据的三级单元(TLC)编程时，多个编程状态可意指擦除状态和第一至第七编程状态。在执行编程操作之后，存储器单元的阈值电压可根据要存储在存储器单元中的数据来确定。各个存储器单元可根据要存储的数据而具有多个编程状态中的任一个作为目标编程状态。
在实施方式中，编程操作可包括多个编程循环。各个编程循环可包括编程电压施加操作和验证操作。编程电压施加操作可以是使用编程电压来增加存储器单元的阈值电压的操作。编程电压施加操作可包括预充电操作。预充电操作可以是增加多个存储器单元的沟道电位的操作。验证操作可以是使用验证电压识别存储器单元的阈值电压是否达到与目标编程状态对应的阈值电压的操作。
在实施方式中，编程操作控制器140可控制在编程操作期间要施加到与存储器单元连接的各条字线的电压。
存储控制器200可控制存储器系统50的总体操作。
当电力施加到存储器系统50时，存储控制器200可执行固件(FW)。在实施方式中，存储控制器200可执行固件以控制主机300和存储器装置100之间的通信。在实施方式中，存储控制器200可将主机的逻辑块地址转换为存储器装置的物理块地址。
存储控制器200可根据主机300的请求来控制存储器装置100执行写操作、读操作、擦除操作等。存储控制器200可根据写操作、读操作或擦除操作向存储器装置100提供命令、物理块地址或数据。
在实施方式中，存储控制器200可不管来自主机300的请求而独立地生成命令、地址和数据，并且将该命令、地址和数据发送到存储器装置100。例如，存储控制器200可向存储器装置100提供命令、地址和数据以用于伴随着执行损耗均衡、读回收、垃圾收集等而执行读操作和写操作。
在实施方式中，存储控制器200可控制至少两个或更多个存储器装置100。在这种情况下，存储控制器200可根据交织方法来控制存储器装置100以改进操作性能。交织方法可以是控制至少两个存储器装置100的操作彼此交叠的方法。
主机300可使用诸如通用串行总线(USB)、串行AT附件(SATA)、串行附接SCSI(SAS)、高速芯片间(HSIC)、小型计算机系统接口(SCSI)、外围组件互连(PCI)、高速PCI(PCIe)、高速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插存储器模块(DIMM)、寄存DIMM(RDIMM)和减载DIMM(LRDIMM)的各种通信方法中的至少一种来与存储器系统50通信。
图2是示出图1的存储器装置的结构的图。
参照图2，存储器装置100可包括存储器单元阵列110、外围电路120和控制逻辑130。控制逻辑130可被实现为硬件、软件或者硬件和软件的组合。例如，控制逻辑130可以是根据算法操作的控制逻辑电路和/或执行控制逻辑代码的处理器。
存储器单元阵列110可包括多个存储块BLK1至BLKz。多个存储块BLK1至BLKz可通过行线RL连接到地址解码器121。多个存储块BLK1至BLKz可通过位线BL1至BLm连接到页缓冲器组123。多个存储块BLK1至BLKz中的每一个可包括多个存储器单元。作为实施方式，多个存储器单元可以是非易失性存储器单元。多个存储器单元当中的连接到同一字线的存储器单元可被定义为一个页。即，存储器单元阵列110可由多个页配置。在实施方式中，页可以是存储数据或读取所存储的数据的单位。存储块可以是擦除数据的单位。在实施方式中，包括在存储器单元阵列110中的多个存储块BLK1至BLKz中的每一个可包括多个虚设存储器单元。虚设存储器单元中的至少一个可串联连接在漏极选择晶体管和存储器单元之间以及源极选择晶体管和存储器单元之间。
存储器装置100的各个存储器单元可被配置为存储一比特数据的单级单元(SLC)、存储两比特数据的多级单元(MLC)、存储三比特数据的三级单元(TLC)或者能够存储四比特数据的四级单元(QLC)。
外围电路120可驱动存储器单元阵列110。例如，外围电路120可在控制逻辑130的控制下驱动存储器单元阵列110执行编程操作、读操作和擦除操作。作为另一示例，外围电路120可根据控制逻辑130的控制向行线RL和位线BL1至BLm施加各种操作电压或者对所施加的电压进行放电。
外围电路120可包括地址解码器121、电压发生器122、页缓冲器组123、数据输入/输出电路124和感测电路125。
地址解码器121可通过行线RL连接到存储器单元阵列110。行线RL可包括漏极选择线、字线、源极选择线和源极线。在实施方式中，字线可包括正常字线和虚设字线。在实施方式中，行线RL还可包括管选择线。
地址解码器121可被配置为响应于控制逻辑130的控制而操作。地址解码器121可从控制逻辑130接收地址ADDR。
地址解码器121可被配置为将所接收的地址ADDR中的块地址解码。地址解码器121可根据解码的块地址在存储块BLK1至BLKz当中选择至少一个存储块。地址解码器121可被配置为将所接收的地址ADDR中的行地址解码。地址解码器121可通过根据解码的行地址将从电压发生器122提供的电压施加到至少一条字线WL来选择所选存储块的至少一条字线。
在编程操作期间，地址解码器121可将编程电压施加到所选字线并将电平小于编程电压的电平的通过电压施加到未选字线。在编程验证操作期间，地址解码器121可将验证电压施加到所选字线并将电平大于验证电压的电平的验证通过电压施加到未选字线。
在读操作期间，地址解码器121可将读电压施加到所选字线并将电平大于读电压的电平的读通过电压施加到未选字线。
存储器装置100的擦除操作可以存储块为单位执行。在擦除操作期间输入到存储器装置100的地址ADDR可包括块地址。地址解码器121可将块地址解码并根据解码的块地址选择一个存储块。在擦除操作期间，地址解码器121可将接地电压施加到连接到所选存储块的字线。
地址解码器121可被配置为将传送的地址ADDR中的列地址解码。解码的列地址可被传送至页缓冲器组123。作为示例，地址解码器121可包括诸如行解码器、列解码器和地址缓冲器的组件。
电压发生器122可被配置为使用供应给存储器装置100的外部电源电压来生成多个操作电压Vop。电压发生器122可响应于控制逻辑130的控制而操作。
作为示例，电压发生器122可通过调节外部电源电压来生成内部电源电压。电压发生器122所生成的内部电源电压用作存储器装置100的操作电压。
作为实施方式，电压发生器122可响应于操作信号OPSIG而生成用于编程操作、读操作和擦除操作的各种操作电压Vop。电压发生器122可使用外部电源电压或内部电源电压来生成多个操作电压Vop。电压发生器122可被配置为生成存储器装置100所需的各种电压。例如，电压发生器122可生成多个擦除电压、多个编程电压、多个通过电压、多个选择读电压以及多个未选读电压。
为了生成具有各种电压电平的多个操作电压Vop，电压发生器122可包括接收内部电压的多个泵浦电容器并且响应于控制逻辑130而选择性地启用多个泵浦电容器以生成多个操作电压Vop。
多个生成的操作电压Vop可通过地址解码器121供应给存储器单元阵列110。
页缓冲器组123可包括第一页缓冲器PB1至第m页缓冲器PBm。第一页缓冲器PB1至第m页缓冲器PBm可分别通过第一位线BL1至第m位线BLm连接到存储器单元阵列110。第一页缓冲器PB1至第m页缓冲器PBm可响应于控制逻辑130的控制而操作。
第一页缓冲器PB1至第m页缓冲器PBm可与数据输入/输出电路124通信数据DATA。在编程时，第一页缓冲器PB1至第m页缓冲器PBm可通过数据输入/输出电路124和数据线DL接收要存储的数据DATA。
在编程操作期间，当编程脉冲被施加到所选字线时，第一页缓冲器PB1至第m页缓冲器PBm可通过位线BL1至BLm将要存储的数据DATA(即，通过数据输入/输出电路124接收的数据DATA)传送到所选存储器单元。所选页的存储器单元可根据传送的数据DATA来编程。连接到被施加有编程允许电压(例如，接地电压)的位线的存储器单元可具有增加的阈值电压。连接到被施加有编程禁止电压(例如，电源电压)的位线的存储器单元的阈值电压可维持。在编程验证操作期间，第一页缓冲器PB1至第m页缓冲器PBm可通过位线BL1至BLm从所选存储器单元读取存储在存储器单元中的数据DATA。
在读操作期间，页缓冲器组123可通过位线BL从所选页的存储器单元读取数据DATA并将读取的数据DATA存储在第一页缓冲器PB1至第m页缓冲器PBm中。
在擦除操作期间，页缓冲器组123可将位线BL浮置。作为实施方式，页缓冲器组123可包括列选择电路。
在实施方式中，在存储在页缓冲器组123中所包括的多个页缓冲器当中的一些页缓冲器中的数据被编程在存储器单元阵列110中时，其它页缓冲器可从存储控制器200接收新数据并存储新数据。
数据输入/输出电路124可通过数据线DL连接到第一页缓冲器PB1至第m页缓冲器PBm。数据输入/输出电路124可响应于控制逻辑130的控制而操作。
数据输入/输出电路124可包括接收输入数据DATA的多个输入/输出缓冲器(未示出)。在编程操作期间，数据输入/输出电路124可从外部控制器(未示出)接收要存储的数据DATA。在读操作期间，数据输入/输出电路124可将从页缓冲器组123中所包括的第一页缓冲器PB1至第m页缓冲器PBm传送的数据DATA输出到外部控制器。
在读操作或验证操作期间，感测电路125可响应于控制逻辑130所生成的允许比特VRYBIT的信号而生成基准电流，并且可比较从页缓冲器组123接收的感测电压VPB与通过基准电流生成的基准电压以向控制逻辑130输出通过信号或失败信号。例如，当感测电压VPB的大小大于基准电压时，感测电路125可向控制逻辑130输出通过信号。作为另一示例，当感测电压VPB的大小小于基准电压时，感测电路125可向控制逻辑130输出失败信号。
控制逻辑130可连接到地址解码器121、电压发生器122、页缓冲器组123、数据输入/输出电路124和感测电路125。控制逻辑130可被配置为控制存储器装置100的所有操作。控制逻辑130可响应于从外部装置传送的命令CMD而操作。
控制逻辑130可响应于命令CMD和地址ADDR而生成各种信号以控制外围电路120。例如，控制逻辑130可响应于命令CMD和地址ADDR而生成操作信号OPSIG、地址ADDR、页缓冲器控制信号PBSIGNALS和允许比特VRYBIT。控制逻辑130可将操作信号OPSIG输出到电压发生器122，将地址ADDR输出到地址解码器121，将页缓冲器控制信号PBSIGNALS输出到页缓冲器组123，并将允许比特VRYBIT输出到感测电路125。另外，控制逻辑130可响应于感测电路125所输出的通过信号PASS或失败信号FAIL而确定验证操作通过还是失败。
在实施方式中，控制逻辑130可包括图1所示的编程操作控制器140。编程操作控制器140可控制外围电路120在编程操作期间将编程相关电压施加到多条字线。编程相关电压可包括编程电压和多个通过电压。编程电压可以是在编程操作期间施加到所选字线的电压。多个通过电压可以是在编程操作期间施加到未选字线的电压。多个通过电压中的每一个可以是具有不同大小的电压。多个通过电压可小于编程电压。在实施方式中，编程操作控制器140可控制外围电路120在编程操作期间根据多条字线的位置施加不同大小的通过电压。
图3是示出图2的多个存储块BLK1至BLKz当中的任一个存储块的结构的图。
参照图3，存储块BLKi可包括多个存储器单元串MS11至MS1m和MS21至MS2m。多个存储器单元串MS11至MS1m和MS21至MS2m可连接在位线BL1至BLm和源极线SL之间。多个存储器单元串MS11至MS1m和MS21至MS2m可共同连接到源极线SL。多个存储器单元串MS11至MS1m和MS21至MS2m中的每一个可包括至少一个漏极选择晶体管DST、多个存储器单元MC1至MCn和至少一个源极选择晶体管SST。漏极选择晶体管DST可串联连接到漏极选择线DSL，源极选择晶体管SST可串联连接到源极选择线SSL。多个存储器单元MC1至MCn中的每一个可分别连接到多条字线WL1至WLn。多个存储器单元MC1至MCn当中的同一行(+X方向)的存储器单元可连接到一条字线。多个存储器单元MC1至MCn可以是在+Z方向上层叠的存储器单元。
多个存储器单元串MS11至MS1m和MS21至MS2m中的每一个可包括连接在漏极选择晶体管DST和第n存储器单元MCn之间的第一虚设存储器单元D_DMC。第一虚设存储器单元D_DMC可连接到第一虚设字线D_DWL。多个存储器单元串MS11至MS1m和MS21至MS2m中的每一个可包括连接在第(i+1)存储器单元MCi+1和第i存储器单元MCi之间的第二虚设存储器单元C_DMC。第二虚设存储器单元C_DMC可分别连接到第二虚设字线C_DWL。多个存储器单元串MS11至MS1m和MS21至MS2m中的每一个可包括连接在源极选择晶体管SST和第一存储器单元MC1之间的第三虚设存储器单元S_DMC。第三虚设存储器单元S_DMC可连接到第三虚设字线S_DWL。
图4是示出图3所示的存储器单元串的结构的示例的图。
参照图4，存储器单元串MS可包括穿过漏极选择线DSL、虚设字线D_DWL、C_DWL和S_DWL、多条字线WL1至WLn和源极选择线SSL的沟道CH。
存储器单元串MS可具有两个或更多个插塞层叠的结构。在实施方式中，从漏极选择线DSL穿过到第二虚设字线C_DWL的沟道可以是上插塞，从第i字线WLi穿过到源极选择线SSL的沟道可以是下插塞。
沟道CH可连接在源极线SL和位线BL之间。源极线SL可与沟道CH的底表面接触。源极线SL可与基板SUB接触。位线BL可通过位线接触插塞BLC电连接到沟道CH。
多个存储器单元和虚设存储器单元可位于多条字线WL1至WLn以及虚设字线D_DWL、C_DWL和S_DWL与沟道CH交叉的部分处。分别连接到多条字线WL1至WLn和虚设字线D_DWL、C_DWL和S_DWL的多个存储器单元和虚设存储器单元可在基板SUB上垂直层叠。
沟道CH可从上部到下部具有不同的宽度。具体地，沟道CH的宽度可从第n字线WLn到第(i+1)字线WLi+1变窄，并且沟道CH的宽度可从第i字线WLi到第一字线WL1变窄。
在上插塞中，沟道CH的宽度可在漏极选择线DSL侧最宽并且在第二虚设字线C_DWL侧最窄。在下插塞中，沟道CH的宽度可在第i字线WLi侧最宽并且在源极选择线SSL侧最窄。
图5是示出图3所示的任一个存储器单元串的示例的图。
图5所示的存储器单元串MS可以是图3所示的多个存储器单元串MS11至MS1m和MS21至MS2m当中的任一个存储器单元串。
参照图5，存储器单元串MS可连接在位线BL和源极线SL之间。存储器单元串MS可包括漏极选择晶体管DST、虚设存储器单元D_DMC、C_DMC和S_DMC、多个存储器单元MC1至MCn以及源极选择晶体管SST。漏极选择晶体管DST、虚设存储器单元D_DMC、C_DMC和S_DMC、多个存储器单元MC1至MCn以及源极选择晶体管SST可通过图4所示的沟道CH串联连接，并且可在基板上垂直层叠。
第二虚设存储器单元C_DMC可连接在第一存储器单元MC1至第i存储器单元MCi和第(i+1)存储器单元MCi+1至第n存储器单元MCn之间。第二虚设存储器单元C_DMC可连接到第二虚设字线C_DWL。
第一存储器单元MC1至第i存储器单元MCi可连接在第二虚设存储器单元C_DMC和第三虚设存储器单元S_DMC之间。第(i+1)存储器单元MCi+1至第n存储器单元MCn可连接在第一虚设存储器单元D_DMC和第二虚设存储器单元C_DMC之间。
多条字线可包括第一字线组WL_GR1和第二字线组WL_GR2。第二字线组WL_GR2可以是位于第一字线组WL_GR1上的字线组。
第一字线组WL_GR1可包括分别连接到第一存储器单元MC1至第i存储器单元MCi的第一字线WL1至第i字线WLi。第二字线组WL_GR2可包括分别连接到第(i+1)存储器单元MCi+1至第n存储器单元MCn的第(i+1)字线WLi+1至第n字线WLn。
图4所示的沟道CH可包括第一沟道区域CH1和第二沟道区域CH2。第二沟道区域CH2可以是位于第一沟道区域CH1上的沟道区域。第一沟道区域CH1可对应于下插塞，第二沟道区域CH2可对应于上插塞。
图6是示出根据存储器装置的编程操作的存储器单元的阈值电压分布的示例的图。
在图6中，曲线图的水平轴指示存储器单元的阈值电压Vth，曲线图的垂直轴指示存储器单元的数量(单元数)。
参照图6，存储器单元的阈值电压分布可根据编程操作从初始状态改变为最终编程状态。
在图6中，假设一个存储器单元以存储三比特数据的TLC编程。
初始状态是没有执行编程操作的状态，并且存储器单元的阈值电压分布可以是擦除状态E。
最终编程状态可以是执行编程操作的存储器单元的阈值电压分布。执行编程操作的存储器单元的阈值电压可具有与多个编程状态当中的任一个状态对应的阈值电压。例如，当一个存储器单元以存储三比特数据的TLC编程时，多个编程状态可意指擦除状态E和第一编程状态PV1至第七编程状态PV7。在实施方式中，执行编程操作的存储器单元的阈值电压可具有与擦除状态E和第一编程状态PV1至第七编程状态PV7当中的任一个状态对应的阈值电压。处于初始状态的存储器单元的阈值电压可通过编程操作增加至与擦除状态E和第一编程状态PV1至第七编程状态PV7当中的任一个状态对应的阈值电压。
各个存储器单元可具有擦除状态E和第一编程状态PV1至第七编程状态PV7当中的任一个状态作为目标编程状态。目标编程状态可根据要存储在存储器单元中的数据来确定。各个存储器单元可通过编程操作而具有与最终编程状态当中的目标编程状态对应的阈值电压。
图7是示出存储器装置的编程操作的示例的图。
在图7中，曲线图的水平轴指示时间，曲线图的垂直轴指示施加到字线的电压V。施加到字线的电压V可包括编程电压Vpgm和验证电压V_vfy。
在图7中，假设一个存储器单元以存储三比特数据的TLC编程。然而，本公开的范围不限于此，一个存储器单元可被编程以存储两比特或更少比特的数据或者四比特或更多比特的数据。
参照图7，存储器装置100的编程操作可包括多个编程循环PL1至PLn。存储器装置100可执行多个编程循环PL1至PLn以执行编程操作，以使得连接到所选字线的所选存储器单元具有与多个编程状态当中的任一个状态对应的阈值电压。例如，当一个存储器单元以TLC编程时，存储器装置100可执行多个编程循环PL1至PLn以执行编程操作以使得这一个存储器单元具有与擦除状态E和第一编程状态PV1至第七编程状态PV7当中的任一个状态对应的阈值电压。
多个编程循环PL1至PLn中的每一个可包括编程电压施加操作PGM Step和验证操作Verify Step。
编程电压施加操作PGM Step可以是将编程电压施加到与所选存储器单元连接的所选字线的操作。例如，存储器装置100可在第一编程循环PL1中将第一编程电压Vpgm1施加到与所选存储器单元连接的所选字线。在第一编程电压Vpgm1被施加到所选字线之后，各个所选存储器单元的阈值电压可具有与多个编程状态当中的目标编程状态对应的阈值电压。
验证操作Verify Step可以是将验证电压施加到与所选存储器单元连接的所选字线的操作。验证操作Verify Step可以是确定各个所选存储器单元的阈值电压是否具有与多个编程状态当中的目标编程状态对应的阈值电压的操作。验证操作Verify Step可以是施加与各个所选存储器单元的目标编程状态对应的验证电压的操作。
在实施方式中，在第一编程循环PL1中，存储器装置100可将第一编程电压Vpgm1施加到与所选存储器单元连接的所选字线，然后施加第一验证电压V_vfy1至第七验证电压V_vfy7。存储器装置100可将第一验证电压V_vfy1至第七验证电压V_vfy7当中的与存储器单元的目标编程状态对应的验证电压施加到所选字线。例如，存储器装置100可使用第一验证电压V_vfy1对目标编程状态为第一编程状态的存储器单元执行验证操作Verify Step。验证电压V_vfy1至V_vfy7的大小可从第一验证电压V_vfy1增加至第七验证电压V_vfy7。具体地，关于验证电压V_vfy1至V_vfy7的大小，第一验证电压V_vfy1最小，并且第七验证电压V_vfy7最大。验证电压的数量不限于本实施方式。
通过验证电压V_vfy1至V_vfy7中的每一个验证操作Verify Step通过的存储器单元的阈值电压可被确定为具有与目标编程状态对应的阈值电压。验证操作Verify Step通过的存储器单元可在第二编程循环PL2中被编程禁止。编程禁止电压可被施加到与编程禁止的存储器单元连接的位线。
通过验证电压V_vfy1至V_vfy7中的每一个验证操作Verify Step失败的存储器单元的阈值电压可被确定为不具有与目标编程状态对应的阈值电压。验证操作Verify Step失败的存储器单元可执行第二编程循环PL2。
在第二编程循环PL2中，存储器装置100可将比第一编程电压Vpgm1高单位电压ΔVpgm的第二编程电压Vpgm2施加到与所选存储器单元连接的所选字线。此后，存储器装置100可与第一编程循环PL1的验证操作Verify Step相同地执行第二编程循环PL2的验证操作Verify Step。
此后，存储器装置100可与第二编程循环PL2相同地执行下一编程循环预设次数。本文中关于参数所使用的词语“预设”(例如，预设数量)意指在处理或算法中使用参数之前确定参数的值。对于一些实施方式，在处理或算法开始之前确定参数的值。在其它实施方式中，在处理或算法期间但在处理或算法中使用参数之前确定参数的值。
在实施方式中，当编程操作在预设编程循环次数内未完成时，编程操作可失败。当编程操作在预设编程循环次数内完成时，编程操作可通过。编程操作是否完成可通过对所选存储器单元的所有验证操作Verify Step是否通过来确定。当对所有所选存储器单元的验证操作Verify Step通过时，可能不执行下一编程循环。
在实施方式中，可根据增量步进脉冲编程(ISPP)方法来确定编程电压。编程电压的电平可随着编程循环PL1至PLn重复而分阶段增大或减小。各个编程循环中使用的编程电压被施加的次数、编程电压的电压电平、编程电压的电压施加时间等可根据存储控制器200的控制以各种形式来确定。
图8是示出存储器装置的编程电压施加操作的示例的图。
参照图8，编程操作可包括多个编程循环PL1至PLn。多个编程循环PL1至PLn中的每一个可包括编程电压施加操作PGM Step和验证操作Verify Step。编程电压施加操作PGMStep可包括预充电时段Precharge、编程脉冲时段Pgm Pulse和放电时段Discharge。
时段t1至t2可以是预充电时段Precharge。预充电时段Precharge可以是存储器单元的沟道区域被预充电的时段。在时段t1至t2中，存储器装置100可将预充电电压Vpre施加到源极线SL。预充电电压Vpre可以是大于接地电压的电压。在实施方式中，预充电电压Vpre可以是电源电压。在时段t1至t2中，存储器装置100可将导通电压Von施加到源极选择线SSL，然后施加接地电压。导通电压Von可以是比连接到源极选择线SSL的源极选择晶体管的阈值电压大的电压。
时段t2至t3可以是编程脉冲时段Pgm pulse。编程脉冲时段Pgm pulse可以是连接到所选字线的所选存储器单元的阈值电压增加的时段。在时段t2至t3中，存储器装置100可将通过电压Vpass施加到所选字线Sel_WL，然后施加编程电压Vpgm。存储器装置100可在将通过电压Vpass施加到所选字线Sel_WL之前将导通电压Von施加到漏极选择线DSL。
在时段t2至t3中，存储器装置100可将通过电压Vpass施加到未选字线。未选字线可包括第一字线组WL_GR1中所包括的未选字线Unsel_WL(GR1)和第二字线组WL_GR2中所包括的未选字线Unsel_WL(GR2)。在时段t2至t3中，存储器装置100可将通过电压Vpass施加到第二虚设字线C_DWL。第二虚设字线C_DWL可以是连接在图5所示的第一字线组WL_GR1和第二字线组WL_GR2之间的第二虚设字线C_DWL。
时段t3至t4可以是放电时段Discharge。放电时段Discharge可以是施加到多条字线的电压放电至接地电压的时段。在时段t3至t4中，存储器装置100可将接地电压施加到所选字线Sel_WL。在时段t3至t4中，存储器装置100可在将接地电压施加到所选字线Sel_WL之后将接地电压施加到未选字线。在时段t3至t4中，存储器装置100可在将接地电压施加到未选字线之后将接地电压施加到源极线SL。
图9是示出根据本公开的实施方式的存储器装置的编程电压施加操作的图。
关于图9，省略与图8的那些重复的预充电时段和放电时段的描述。参照图9，作为示例描述所选字线是包括在第二字线组WL_GR2中的字线的情况。
参照图9，时段t2至t6可以是编程脉冲时段Pgm pulse。在时间点t2，存储器装置100可将第一通过电压Vpass1施加到所选字线Sel_WL(GR2)、未选字线Unsel_WL(GR1)和Unsel_WL(GR2)以及第二虚设字线C_DWL。
在时间点t3，存储器装置100可将编程电压Vpgm施加到所选字线Sel_WL(GR2)。在时间点t4，存储器装置100可将第二通过电压Vpass2施加到第二虚设字线C_DWL。第二通过电压Vpass2的大小可小于第一通过电压Vpass1的大小。在时间点t5，存储器装置100可将第三通过电压Vpass3施加到第一字线组Unsel_WL(GR1)。第三通过电压Vpass3的大小可小于第一通过电压Vpass1的大小。第三通过电压Vpass3的大小可大于第二通过电压Vpass2的大小。存储器装置100可将第二通过电压Vpass2施加到第二虚设字线C_DWL，然后将第三通过电压Vpass3施加到第一字线组Unsel_WL(GR1)。
在时段t2至t6中，存储器装置100可将第一通过电压Vpass1施加到包括在第二字线组WL_GR2中的未选字线Unsel_WL(GR2)。
当编程电压Vpgm被施加到所选字线Sel_WL(GR2)时增加的所选存储器单元的沟道电位Sel_Channel可为ΔP1。
在实施方式中，在将编程电压施加到所选字线时，存储器装置100可减小施加到不包括所选字线的字线组和第二虚设字线C_DWL的通过电压的大小。在实施方式中，存储器装置100可通过减小施加到不包括所选字线的字线组和第二虚设字线C_DWL的通过电压的大小来改进在编程操作期间存储器单元的阈值电压波动的现象。
在实施方式中，当所选字线被包括在第二字线组WL_GR2中时，存储器装置100可减小施加到第一字线组WL_GR1的通过电压的大小。当所选字线被包括在第一字线组WL_GR1中时，存储器装置100可减小施加到第二字线组WL_GR2的通过电压的大小。
图10是示出根据本公开的另一实施方式的存储器装置的编程电压施加操作的图。
关于图10，省略与图8至图9的内容重复的内容的描述。参照图10，作为示例描述所选字线是包括在第二字线组WL_GR2中的字线的情况。
参照图10，时段t2至t6可以是编程脉冲时段Pgm pulse。在时间点t2，存储器装置100可将第一通过电压Vpass1施加到所选字线Sel_WL(GR2)、未选字线Unsel_WL(GR1)和Unsel_WL(GR2)以及第二虚设字线C_DWL。
在时间点t3，存储器装置100可将第二通过电压Vpass2施加到第二虚设字线C_DWL。在时间点t4，存储器装置100可将编程电压Vpgm施加到所选字线Sel_WL(GR2)。在时间点t5，存储器装置100可将第三通过电压Vpass3施加到第一字线组Unsel_WL(GR1)。
在时段t2至t6中，存储器装置100可将第一通过电压Vpass1施加到包括在第二字线组WL_GR2中的未选字线Unsel_WL(GR2)。在实施方式中，在时间点t5，存储器装置100可将小于第一通过电压Vpass1的第四通过电压Vpass4施加到包括在第二字线组WL_GR2中的未选字线Unsel_WL(GR2)当中的与第二虚设字线C_DWL相邻的字线。例如，在图5中，包括在第二字线组WL_GR2中的未选字线Unsel_WL(GR2)当中的与第二虚设字线相邻的字线可以是第(i+1)字线。
当编程电压Vpgm被施加到所选字线Sel_WL(GR2)时增加的所选存储器单元的沟道电位Sel_Channel可为ΔP2。图10中当编程电压被施加到所选字线时增加的沟道电位ΔP2可大于图9中当编程电压被施加到所选字线时增加的沟道电位ΔP1。
在实施方式中，存储器装置100可在将编程电压Vpgm施加到所选字线之前将第一通过电压Vpass1施加到第二虚设字线C_DWL，并且施加第二通过电压Vpass2。存储器装置100在将编程电压Vpgm施加到所选字线之前减小施加到第二虚设字线C_DWL的通过电压的大小，以进一步增加当编程电压被施加到所选字线时增加的所选存储器单元的沟道电位大小。
在实施方式中，存储器装置100可将编程电压Vpgm施加到所选字线，然后减小施加到不包括所选字线的字线组的通过电压的大小。具体地，存储器装置100可在所选字线的电压大小从第一通过电压Vpass1增加至编程电压Vpgm的时段中减小施加到不包括所选字线的字线组的通过电压的大小。
图11是示出根据所选字线的位置改变的通过电压的大小的示例的图。
在图11中，曲线图的水平轴指示所选字线Sel_WL的位置，曲线图的垂直轴指示第一通过电压Vpass1和第三通过电压Vpass3之间的大小差ΔV1或第一通过电压Vpass1和第二通过电压Vpass2之间的大小差ΔV2。参照图10来描述图11。
在图11中，第n字线WLn可以是如图5所示与第一虚设字线D_DWL相邻的字线。第(i+1)字线WLi+1可以是如图5所示与第二虚设字线C_DWL相邻的字线。
参照图11的上端曲线图，施加到不包括所选字线的字线组的第一通过电压Vpass1和第三通过电压Vpass3之间的大小差ΔV1可根据所选字线的位置而改变。第一通过电压Vpass1和第三通过电压Vpass3之间的大小差ΔV1可分阶段改变。
具体地，当所选字线被包括在第二字线组WL_GR2中时，由于所选字线与第二虚设字线C_DWL相邻，所以施加到第一字线组WL_GR1的第一通过电压Vpass1和第三通过电压Vpass3之间的大小差ΔV1可减小。例如，由于所选字线Sel_WL与第二虚设字线C_DWL相邻，所以存储器装置100可增加施加到第一字线组WL_GR1的第三通过电压Vpass3的大小。作为另一示例，由于所选字线与第二虚设字线C_DWL相邻，所以存储器装置100可减小施加到第一字线组WL_GR1的第一通过电压Vpass1的大小。
参照图11的下端曲线图，施加到第二虚设字线C_DWL的第一通过电压Vpass1和第二通过电压Vpass2之间的大小差ΔV2可根据所选字线的位置而改变。第一通过电压Vpass1和第二通过电压Vpass2之间的大小差ΔV2可分阶段改变。
具体地，当所选字线被包括在第二字线组WL_GR2中时，由于所选字线与第二虚设字线C_DWL相邻，所以施加到第二虚设字线C_DWL的第一通过电压Vpass1和第二通过电压Vpass2之间的大小差Δ1可增加。例如，由于所选字线Sel_WL与第二虚设字线C_DWL相邻，所以存储器装置100可减小施加到第二虚设字线C_DWL的第二通过电压Vpass2的大小。作为另一示例，由于所选字线Sel_WL与第二虚设字线C_DWL相邻，所以存储器装置100可增加施加到第二虚设字线C_DWL的第一通过电压Vpass1的大小。
图12是示出根据本公开的另一实施方式的存储器装置的编程电压施加操作的图。
参照图12，作为示例描述所选字线是包括在第一字线组WL_GR1中的字线的情况。
参照图12，时段t2至t6可以是编程脉冲时段Pgm pulse。在时间点t2，存储器装置100可将第一通过电压Vpass1施加到所选字线Sel_WL(GR1)、未选字线Unsel_WL(GR1)和Unsel_WL(GR2)以及第二虚设字线C_DWL。
在时间点t3，存储器装置100可将第二通过电压Vpass2施加到第二虚设字线C_DWL。在时间点t4，存储器装置100可将编程电压Vpgm施加到所选字线Sel_WL(GR1)。在时间点t5，存储器装置100可将第三通过电压Vpass3施加到第二字线组Unsel_WL(GR2)。
在时段t2至t6中，存储器装置100可将第一通过电压Vpass1施加到包括在第一字线组WL_GR1中的未选字线Unsel_WL(GR1)。在实施方式中，在时间点t5，存储器装置100可将小于第一通过电压Vpass1的第四通过电压Vpass4施加到包括在第一字线组WL_GR1中的未选字线Unsel_WL(GR1)当中的与第二虚设字线C_DWL相邻的字线。例如，在图5中，包括在第一字线组WL_GR1中的未选字线Unsel_WL(GR2)当中的与第二虚设字线C_DWL相邻的字线可以是第i字线。
在实施方式中，在时间点t2，存储器装置100可将第一通过电压Vpass1施加到包括在第一字线组WL_GR1中的未选字线Unsel_WL(GR1)和所选字线Sel_WL(GR1)，将第三通过电压Vpass3施加到第二字线组Unsel_WL(GR2)，并且将第二通过电压Vpass2施加到第二虚设字线C_DWL。第二通过电压Vpass2的大小可小于第三通过电压Vpass3的大小。
图13是示出根据本公开的实施方式的存储器装置的编程操作的流程图。
参照图13，在步骤S1301中，存储器装置100可对存储器单元的沟道区域进行预充电。在实施方式中，存储器装置100可将预充电电压施加到源极线并将导通电压施加到源极选择线。
在步骤S1303中，存储器装置100可将第一通过电压施加到所选字线、未选字线和虚设字线。虚设字线可以是第一字线组和第二字线组之间的字线。
在步骤S1305中，存储器装置100可将小于第一通过电压的第二通过电压施加到虚设字线。
在步骤S1307中，存储器装置100可将编程电压施加到所选字线。
在步骤S1309中，存储器装置100可将小于第一通过电压的第三通过电压施加到不包括所选字线的字线组。例如，当所选字线被包括在第二字线组中时，存储器装置100可将第三通过电压施加到第一字线组。作为另一示例，当所选字线被包括在第一字线组中时，存储器装置100可将第三通过电压施加到第二字线组。
相关申请的交叉引用
本申请要求2022年7月21日提交于韩国知识产权局的韩国专利申请号10-2022-0090098的优先权，其完整公开通过引用并入本文中。

Claims (20)

1.一种存储器装置，该存储器装置包括：
存储器单元串，该存储器单元串包括垂直形成在基板上的第一沟道区域中所包括的第一存储器单元、位于所述第一沟道区域上的第二沟道区域中所包括的第二存储器单元以及包括在所述第二沟道区域中并且连接在所述第一存储器单元和所述第二存储器单元之间的虚设存储器单元；
外围电路，该外围电路执行将数据存储在所述第一存储器单元和所述第二存储器单元中的编程操作；以及
编程操作控制器，该编程操作控制器控制所述外围电路在所述编程操作期间将第一通过电压施加到与所述虚设存储器单元连接的虚设字线，将小于所述第一通过电压的第二通过电压施加到所述虚设字线，然后将编程电压施加到与所述第一存储器单元和所述第二存储器单元连接的多条字线当中的所选字线。
2.根据权利要求1所述的存储器装置，
其中，所述多条字线包括连接到所述第一存储器单元的第一字线组和连接到所述第二存储器单元的第二字线组，并且
其中，当所述第一通过电压被施加到所述虚设字线时，所述编程操作控制器控制所述外围电路将所述第一通过电压施加到包括在所述第一字线组和所述第二字线组中的未选字线。
3.根据权利要求2所述的存储器装置，其中，所述编程操作控制器控制所述外围电路将所述第一通过电压施加到所述未选字线，并且将小于所述第一通过电压的第三通过电压施加到所述第一字线组和所述第二字线组当中的不包括所述所选字线的任一个字线组。
4.根据权利要求3所述的存储器装置，其中，所述编程操作控制器控制所述外围电路在将所述第三通过电压施加到所述任一个字线组时将小于所述第一通过电压的第四通过电压施加到包括所述所选字线的另一字线组中所包括的未选字线当中的与所述虚设字线相邻的字线。
5.根据权利要求3所述的存储器装置，其中，所述编程操作控制器控制所述外围电路在将所述第三通过电压施加到所述任一个字线组之前将所述第二通过电压施加到所述虚设字线。
6.根据权利要求3所述的存储器装置，其中，所述编程操作控制器控制所述外围电路在将所述第三通过电压施加到所述任一个字线组之前将所述编程电压施加到所述所选字线。
7.根据权利要求3所述的存储器装置，其中，所述编程操作控制器控制所述外围电路随着所述所选字线的位置越来越接近所述虚设字线而增加施加到所述任一个字线组的所述第三通过电压的大小。
8.根据权利要求1所述的存储器装置，其中，所述编程操作控制器控制所述外围电路随着所述所选字线的位置越来越接近所述虚设字线而减小施加到所述虚设字线的所述第二通过电压的大小。
9.根据权利要求1所述的存储器装置，其中，所述多条字线包括连接到所述第一存储器单元的第一字线组和连接到所述第二存储器单元的第二字线组，并且
所述编程操作控制器控制所述外围电路在将所述第一通过电压施加到所述虚设字线时将小于所述第一通过电压的第三通过电压施加到所述第一字线组和所述第二字线组当中的不包括所述所选字线的任一个字线组，并且将所述第一通过电压施加到所述第一字线组和所述第二字线组当中的包括所述所选字线的另一字线组。
10.根据权利要求1所述的存储器装置，其中，所述编程操作控制器控制所述外围电路在将所述第一通过电压施加到所述虚设字线时将所述第一通过电压施加到所述所选字线。
11.一种操作存储器装置的方法，该存储器装置包括垂直形成在基板上的第一沟道区域中所包括的第一存储器单元、位于所述第一沟道区域上的第二沟道区域中所包括的第二存储器单元以及包括在所述第二沟道区域中并且连接在所述第一存储器单元和所述第二存储器单元之间的虚设存储器单元，所述方法包括以下步骤：
将第一通过电压施加到与所述虚设存储器单元连接的虚设字线并且将小于所述第一通过电压的第二通过电压施加到所述虚设字线；以及
将编程电压施加到与所述第一存储器单元和所述第二存储器单元连接的多条字线当中的所选字线。
12.根据权利要求11所述的方法，其中，所述多条字线包括连接到所述第一存储器单元的第一字线组和连接到所述第二存储器单元的第二字线组，并且
其中，当所述第一通过电压被施加到所述虚设字线时，所述第一通过电压被施加到包括在所述第一字线组和所述第二字线组中的未选字线。
13.根据权利要求12所述的方法，其中，当所述所选字线被包括在所述第一字线组中时，所述第一通过电压被施加到包括在所述第一字线组和所述第二字线组中的所述未选字线，并且小于所述第一通过电压的第三通过电压被施加到所述第二字线组。
14.根据权利要求12所述的方法，其中，当所述所选字线被包括在所述第二字线组中时，所述第一通过电压被施加到包括在所述第一字线组和所述第二字线组中的所述未选字线，并且小于所述第一通过电压的第三通过电压被施加到所述第一字线组。
15.根据权利要求13所述的方法，其中，在所述第三通过电压被施加到所述第二字线组时，小于所述第一通过电压的第四通过电压被施加到包括在所述第一字线组中的未选字线当中的与所述虚设字线相邻的字线。
16.根据权利要求13所述的方法，其中，在所述第三通过电压被施加到所述第二字线组之前，所述第二通过电压被施加到所述虚设字线。
17.根据权利要求13所述的方法，其中，在所述第三通过电压被施加到所述第二字线组之前，所述编程电压被施加到所述所选字线。
18.根据权利要求13所述的方法，其中，随着所述所选字线越来越接近所述虚设字线，施加到所述第二字线组的所述第三通过电压的大小增加。
19.根据权利要求11所述的方法，其中，随着所述所选字线越来越接近所述虚设字线，施加到所述虚设字线的所述第二通过电压的大小减小。
20.根据权利要求11所述的方法，其中，所述多条字线包括连接到所述第一存储器单元的第一字线组和连接到所述第二存储器单元的第二字线组，并且
当所述第一通过电压被施加到所述虚设字线时，小于所述第一通过电压的第三通过电压被施加到所述第一字线组和所述第二字线组当中的不包括所述所选字线的任一个字线组，并且所述第一通过电压被施加到所述第一字线组和所述第二字线组当中的包括所述所选字线的另一字线组。
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