CN117410263A - 半导体封装件 - Google Patents

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semiconductor
interposer
chip
package
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郑阳圭
安晳根
金泳龙
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

在一些实施例中，一种半导体封装件包括封装基板、位于所述封装基板上的多个半导体芯片、位于所述封装基板与所述多个半导体芯片之间的多个中介体以及与所述多个半导体芯片和所述多个中介体接触的模制层。所述多个半导体芯片包括第一半导体芯片以及在水平方向上与所述第一半导体芯片间隔开的第二半导体芯片和第三半导体芯片。所述多个中介体包括与所述第一半导体芯片垂直交叠的第一垂直连接中介体、与所述第二半导体芯片垂直交叠的第二垂直连接中介体、与所述第一半导体芯片和所述第二半导体芯片垂直交叠的第一水平连接中介体以及与所述第二半导体芯片和所述第三半导体芯片垂直交叠的第二水平连接中介体。

Description

半导体封装件
相关申请的交叉引用
本申请要求于2022年7月15日在韩国知识产权局提交的韩国专利申请No.10-2022-0087384的优先权的权益，该韩国专利申请的公开内容通过引用整体并入本文。
技术领域
本公开总体上涉及半导体封装件，更具体地，涉及包括多个半导体芯片的半导体封装件。
背景技术
根据电子产业的快速发展和用户的需求，相关的电子装置正在变得更小、更多功能并且容量更大。因此，需要包括多个半导体芯片的半导体封装件。例如，对在封装基板上并排安装若干类型的半导体芯片的方法、在一个封装基板上堆叠半导体芯片或封装件的方法、在封装基板上安装包括多个半导体芯片的中介体(interposer)的方法等的需求增加。
因此，需要进一步改进包括多个半导体芯片的半导体封装件。
发明内容
本公开提供了包括多个半导体芯片的半导体封装件。
根据本公开的一方面，提供了一种半导体封装件。所述半导体封装件包括封装基板、位于所述封装基板上的多个半导体芯片、位于所述封装基板和所述多个半导体芯片之间的多个中介体以及与所述多个半导体芯片和所述多个中介体接触的模制层。所述多个半导体芯片包括第一半导体芯片、在第一水平方向上与所述第一半导体芯片间隔开的第二半导体芯片以及在第二水平方向上与所述第一半导体芯片间隔开的第三半导体芯片。所述多个中介体在水平方向上彼此间隔开。所述多个中介体包括与所述第一半导体芯片垂直交叠的第一垂直连接中介体、与所述第二半导体芯片垂直交叠的第二垂直连接中介体、与所述第一半导体芯片的第一部分和所述第二半导体芯片的一部分垂直交叠的第一水平连接中介体以及与所述第一半导体芯片的第二部分和所述第三半导体芯片的一部分垂直交叠的第二水平连接中介体。所述第一垂直连接中介体包括被配置为将所述第一半导体芯片电耦接到所述封装基板的第一贯通电极。所述第二垂直连接中介体包括被配置为将所述第二半导体芯片电耦接到所述封装基板的第二贯通电极。所述第一水平连接中介体包括被配置为将所述第一半导体芯片电耦接到所述第二半导体芯片的第一导电连接结构。所述第二水平连接中介体包括被配置为将所述第一半导体芯片电耦接到所述第三半导体芯片的第二导电连接结构。
根据本公开的一方面，提供了一种半导体封装件。所述半导体封装件包括封装基板、位于所述封装基板上的多个中介体、多个半导体芯片、位于所述多个中介体和所述多个半导体芯片之间的第一凸块结构以及与所述多个半导体芯片和所述多个中介体接触的模制层。所述多个中介体包括第一垂直连接中介体、第二垂直连接中介体和第一水平连接中介体。所述多个半导体芯片包括通过所述第一垂直连接中介体电耦接到所述封装基板的第一半导体芯片和通过所述第二垂直连接中介体电耦接到所述封装基板的第二半导体芯片。所述第一半导体芯片通过所述第一水平连接中介体的导电连接结构电耦接到所述第二半导体芯片。所述第一凸块结构包括与所述多个中介体接触的导电柱和从所述导电柱延伸到所述多个半导体芯片的第一焊料层。
根据本公开的一方面，提供了一种半导体封装件。所述半导体封装件包括封装基板、位于所述封装基板上的多个半导体芯片、位于所述封装基板和所述多个半导体芯片之间的多个中介体、位于所述多个半导体芯片和所述多个中介体之间的第一凸块结构、位于所述多个中介体和所述封装基板之间的第二凸块结构以及与所述多个半导体芯片中的每一者的侧壁和所述多个中介体中的每一者的侧壁接触的模制层。所述多个半导体芯片包括第一逻辑芯片、在第一水平方向上与所述第一逻辑芯片间隔开的存储器芯片以及在第二水平方向上与所述第一逻辑芯片间隔开的第二逻辑芯片。所述多个中介体在水平方向上彼此间隔开。所述多个中介体包括与所述第一逻辑芯片垂直交叠的第一垂直连接中介体、与所述存储器芯片垂直交叠的第二垂直连接中介体、与所述第一逻辑芯片的第一部分和所述存储器芯片的一部分垂直交叠的第一水平连接中介体以及与所述第一逻辑芯片的第二部分和所述第二逻辑芯片的一部分垂直交叠的第二水平连接中介体。所述第一垂直连接中介体包括被配置为将所述第一逻辑芯片电耦接到所述封装基板的第一贯通电极。所述第二垂直连接中介体包括被配置为将所述存储器芯片电耦接到所述封装基板的第二贯通电极。所述第一水平连接中介体包括被配置为将所述第一逻辑芯片电耦接到所述存储器芯片的第一导电连接结构。所述第二水平连接中介体包括被配置为将所述第一逻辑芯片电耦接到所述第二逻辑芯片的第二导电连接结构。所述第一水平连接中介体在所述第一水平方向上设置在所述第一垂直连接中介体和所述第二垂直连接中介体之间。所述第二水平连接中介体在所述第二水平方向上与所述第一垂直连接中介体间隔开。
另外的方面将部分地在下面的描述中阐述，并且部分地将根据描述将是清楚的，或者可以通过实践所呈现的实施例来获知。
附图说明
根据以下结合附图的描述，本公开的某些实施例的以上以及其他方面、特征和优点将更加清楚，在附图中：
图1是示出根据示例实施例的半导体封装件的俯视图；
图2是根据示例实施例的沿着图1的线II-II'截取的半导体封装件的截面图；
图3是根据示例实施例的沿着图1的线III-III'截取的半导体封装件的截面图；
图4是示出根据示例实施例的半导体封装件的一部分的截面图；
图5是示出根据示例实施例的半导体封装件的一部分的截面图；
图6A至图6H是示出根据示例实施例的制造半导体封装件的方法的截面图；
图7是示出根据示例实施例的半导体封装件的截面图；
图8是示出根据示例实施例的半导体封装件的截面图；
图9是示出根据示例实施例的半导体封装件的截面图；
图10是示出根据示例实施例的半导体封装件的截面图；
图11是示出根据示例实施例的半导体封装件的截面图；
图12A至图12H是示出根据示例实施例的制造半导体封装件的方法的截面图；
图13是示出根据示例实施例的半导体封装件的截面图；
图14A至图14E是示出根据示例实施例的制造图13的半导体封装件的方法的截面图。
具体实施方式
提供参考附图的以下描述以帮助全面理解由权利要求及其等同物限定的本公开的实施例。包括各种具体细节以帮助理解，但是这些细节仅被认为是示例性的。因此，本领域普通技术人员将认识到，在不脱离本公开的范围和精神的情况下，可以对在本文中描述的实施例进行各种改变和修改。另外，为了清楚和简明起见，省略了对公知功能和结构的描述。
关于附图的描述，类似的附图标记可以用于指代类似或相关的元件。应当理解，除非相关上下文另有明确说明，否则对应于项的单数形式的名词可以包括一个或更多个事物。如在本文中使用的，当在一列元件之后使用诸如“……中的至少一者(种)”的表述时，修饰整列元件，而不修饰列的个别元件。例如，“a、b和c中的至少一者(种)”应当被理解为包括仅a、仅b、仅c、a和b两者、a和c两者、b和c两者或者全部的a、b和c。如在本文中使用的，诸如“第1”和“第2”或“第一”和“第二”的术语可以用于简单地将相应的组件与另一组件区分开，并且不在其他方面(例如，重要性或顺序)限制组件。应当理解，如果在有或没有术语“可操作地”或“通信地”的情况下将元件(例如，第一元件)称为“与”另一元件(例如，第二元件)“耦接”、“耦接到”另一元件(例如，第二元件)、“与”另一元件(例如，第二元件)“连接”或“连接到”另一元件(例如，第二元件)，则意味着该元件可以直接地(例如，有线)、无线地或经由第三元件与另一元件耦接。
将理解的是，当元件或层被称为“在”另一元件或层“之上”、“上方”、“上”、“之下”、“下方”、“下面”、“连接到”或“耦接到”另一元件或层时，该元件或层可以直接在另一元件或层之上、上方、上、之下、下方、下面、直接连接或耦接到另一元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在”另一元件或层“之上”、“直接在”另一元件或层“上方”、“直接在”另一元件或层“上”、“直接在”另一元件或层“之下”、“直接在”另一元件或层“下方”、“直接在”另一元件或层“下面”、“直接连接到”或“直接耦接到”另一元件或层时，不存在中间元件或层。
术语“上”、“中间”、“下”等可以用诸如“第一”、“第二”、“第三”的术语代替，以用于描述元件的相对位置。术语“第一”、“第二”、“第三”可以用于描述各种元件，但是元件不受术语的限制，并且“第一元件”可以被称为“第二元件”。替代地或另外地，术语“第一”、“第二”、“第三”等可以用于将组件彼此区分开，并且不限制本公开。例如，术语“第一”、“第二”、“第三”等可能不一定涉及任何形式的顺序或数字含义。
贯穿本公开所提及的“一个实施例”、“实施例”、“示例实施例”或类似语言可以指示在本解决方案的至少一个实施例中包括结合所指示的实施例描述的具体特征、结构或特性。因此，贯穿本公开的短语“在一个实施例中”、“在实施例中”、“在示例实施例中”和类似语言可以但不一定都指代相同的实施例。
在下文中，参考附图详细描述本公开的实施例。在附图中，相同的附图标记用于相同的组件，并且省略其重复描述。
图1是示出根据示例实施例的半导体封装件10的俯视图。图2是沿着图1的线II-II'截取的半导体封装件10的截面图。图3是沿着图1的线III-III'截取的半导体封装件10的截面图。
参考图1至图3，半导体封装件10可以包括封装基板110、布置在封装基板110上并且在水平方向上彼此间隔开的多个中介体200、布置在多个中介体200上并且在水平方向上彼此间隔开的多个半导体芯片300、用于模制多个中介体200和多个半导体芯片300的模制层120、布置在多个中介体200与多个半导体芯片300之间的芯片-中介体凸块结构130以及布置在多个中介体200与封装基板110之间的基板-中介体凸块结构140。
多个中介体200可以包括被配置为将多个半导体芯片300电连接(例如，电耦接)到封装基板110的多个垂直连接中介体201以及被配置为将两个或更多个半导体芯片300彼此电连接(例如，电耦接)的多个水平连接中介体203。垂直连接中介体201和水平连接中介体203可以具有彼此不同的结构和功能。例如，垂直连接中介体201可以包括用于在垂直方向(例如，Z方向)上进行电连接的贯通电极，并且水平连接中介体203与垂直连接中介体201的区别可以在于水平连接中介体203不包括贯通电极。例如，水平连接中介体203可以包括用于两个相邻的半导体芯片300之间的电连接的导电连接结构，并且垂直连接中介体201与水平连接中介体203的区别可以在于垂直连接中介体201不包括导电连接结构。
在示例实施例中，多个中介体200、多个半导体芯片300、模制层120、芯片-中介体凸块结构130和基板-中介体凸块结构140可以构成子封装件SP。子封装件SP可以构成安装在封装基板110上的独立的半导体封装件。
封装基板110可以具有平板形状和/或面板形状。封装基板110可以包括彼此相对的上表面119和下表面118。上表面119和下表面118可以均为平坦表面。在下文中，水平方向(例如，X方向和/或Y方向)可以指与封装基板110的上表面119平行的方向，并且垂直方向(例如，Z方向)可以指与封装基板110的上表面119垂直的方向。替代地或另外地，水平宽度可以指在水平方向(例如，X方向和/或Y方向)上的长度。
封装基板110可以是例如印刷电路板(PCB)。封装基板110可以包括核心绝缘层111、上连接焊盘113和下连接焊盘115。
核心绝缘层111可以包括但不限于从酚醛树脂、环氧树脂和聚酰亚胺当中选择的至少一种材料。例如，核心绝缘层111可以包括但不限于从聚酰亚胺、阻燃剂4(FR-4)、四官能环氧树脂、聚苯醚、环氧树脂/聚苯醚、双马来酰亚胺三嗪(BT)、聚醯胺短纤席材(thermount)、氰酸酯和液晶聚合物当中选择的至少一种材料。
上连接焊盘113可以设置在核心绝缘层111的上表面上。下连接焊盘115可以设置在核心绝缘层111的下表面上。将上连接焊盘113电连接到下连接焊盘115的内部互连线可以设置在核心绝缘层111中。例如，上连接焊盘113和下连接焊盘115可以包括金属，诸如但不限于铜(Cu)、铝(Al)、钨(W)、钛(Ti)、钽(Ta)、铟(In)、钼(Mo)、锰(Mn)、钴(Co)、锡(Sn)、镍(Ni)、镁(Mg)、铼(Re)、铍(Be)、镓(Ga)、钌(Ru)或其合金。
外部连接端子190可以分别附接到封装基板110的下连接焊盘115。外部连接端子190可以将封装基板110电连接和/或物理连接到外部装置。外部连接端子190可以被配置为例如焊料球或焊料凸块。
多个半导体芯片300可以包括不同类型的半导体芯片。多个半导体芯片300可以通过多个中介体200和/或封装基板110彼此电连接。多个半导体芯片300可以包括但不限于存储器芯片、逻辑芯片、片上系统(SOC)、电源管理集成电路(PMIC)芯片、射频集成电路(RFIC)芯片等。存储器芯片可以包括但不限于动态随机存取存储器(DRAM)芯片、静态随机存取存储器(SRAM)芯片、磁性随机存取存储器(MRAM)芯片、NAND闪存芯片和/或高带宽存储器(HBM)芯片。逻辑芯片可以包括但不限于应用处理器(AP)、微处理器、中央处理单元(CPU)、控制器和/或专用集成电路(ASIC)。例如，SOC可以包括逻辑电路、存储器电路、数字集成电路(IC)、射频IC(RFIC)和输入/输出(I/O)电路当中的至少两种电路。
多个半导体芯片300可以包括一个或更多个第一半导体芯片310和一个或更多个第二半导体芯片320。第一半导体芯片310可以包括逻辑芯片。第二半导体芯片320可以包括可以与第一半导体芯片310相同和/或不同的存储器芯片。例如，第一半导体芯片310可以包括ASIC，并且第二半导体芯片320可以包括HBM芯片。在示例实施例中，半导体封装件10可以包括两个第一半导体芯片310和四个第二半导体芯片320。两个第一半导体芯片310可以在第二水平方向(例如，Y方向)上布置。
在本公开中，两个第一半导体芯片310中的任何一者可以被称为第三半导体芯片。两个第一半导体芯片310中的一者的一侧和另一侧可以分别布置有两个第二半导体芯片320。即，两个第二半导体芯片320可以在第一水平方向(例如，X方向)上彼此间隔开，而一个第一半导体芯片310位于它们之间。然而，第一半导体芯片310的数目和布置以及第二半导体芯片320的数目和布置不限于图1至图3的图示。例如，半导体封装件10也可以包括一个第一半导体芯片310或者三个或更多个第一半导体芯片310，或者也可以包括三个或更少个第二半导体芯片320或者五个或更多个第二半导体芯片320。
在示例实施例中，第一半导体芯片310的尺寸(例如，宽度、长度、高度、大小)可以与第二半导体芯片320的尺寸不同。例如，第一半导体芯片310在第一水平方向(例如，X方向)上的水平宽度可以不同于第二半导体芯片320在第一水平方向(例如，X方向)上的水平宽度。替代地或另外地，第一半导体芯片310在第二水平方向(例如，Y方向)上的水平宽度可以不同于第二半导体芯片320在第二水平方向(例如，Y方向)上的水平宽度。
参考图2，第一半导体芯片310可以包括第一半导体衬底311和第一芯片焊盘313。第一半导体衬底311可以包括上表面和与上表面相对的下表面。第一半导体衬底311的下表面可以是第一半导体衬底311的有源表面。第一半导体衬底311的上表面可以是第一半导体衬底311的无源表面。
例如，第一半导体衬底311可以由半导体晶片形成。第一半导体衬底311可以包括但不限于硅(Si)。包括各个器件的半导体器件层可以设置在第一半导体衬底311的有源表面上。各个器件可以包括但不限于晶体管等。第一芯片焊盘313可以设置在第一半导体芯片310的下表面中。第一芯片焊盘313可以包括但不限于导电材料，诸如铜。第一芯片焊盘313可以电连接到第一半导体芯片310的各个器件。
第二半导体芯片320可以包括第二半导体衬底321和第二芯片焊盘323。第二半导体衬底321可以包括上表面和与上表面相对的下表面。第二半导体衬底321的下表面可以是第二半导体衬底321的有源表面。第二半导体衬底321的上表面可以是第二半导体衬底321的无源表面。例如，第二半导体衬底321可以由半导体晶片形成。第二半导体衬底321可以包括但不限于半导体，诸如Si。包括各个器件的半导体器件层可以设置在第二半导体衬底321的有源表面上。各个器件可以包括但不限于晶体管等。第二芯片焊盘323可以设置在第二半导体芯片320的下表面中。第二芯片焊盘323可以包括但不限于导电材料，诸如铜。第二芯片焊盘323可以电连接到第二半导体芯片320的各个器件。
多个垂直连接中介体201可以包括在垂直方向(例如，Z方向)上与第一半导体芯片310至少部分地交叠的第一垂直连接中介体210和在垂直方向(例如，Z方向)上与第二半导体芯片320至少部分地交叠的第二垂直连接中介体220。
第一垂直连接中介体210可以设置在封装基板110和第一半导体芯片310之间。第一垂直连接中介体210可以将封装基板110电连接到第一半导体芯片310。第一半导体芯片310可以通过第一垂直连接中介体210向封装基板110发送电力信号(例如，驱动电压和/或接地电压)、控制信号和/或I/O数据信号等和/或从封装基板110接收电力信号(例如，驱动电压和/或接地电压)、控制信号和/或I/O数据信号等。
图1至图3示出了一个第一垂直连接中介体210设置在封装基板110和一个第一半导体芯片310之间，但是彼此间隔开的两个或更多个第一垂直连接中介体210也可以位于封装基板110和一个第一半导体芯片310之间。替代地或另外地，封装基板110还可以通过两个或更多个第一垂直连接中介体210电连接到一个第一半导体芯片310。
第一垂直连接中介体210可以包括第一中介体基板211、在垂直方向(例如，Z方向)上穿透第一中介体基板211的第一贯通电极215以及设置在第一垂直连接中介体210的上表面中的第一中介体连接焊盘213。第一垂直连接中介体210可以通过至少一个芯片-中介体凸块结构130电连接和/或物理连接到第一半导体芯片310。即，一个或更多个芯片-中介体凸块结构130可以设置在第一垂直连接中介体210和第一半导体芯片310之间。
芯片-中介体凸块结构130的上部可以与第一半导体芯片310的下表面中的任何一个第一芯片焊盘313接触。替代地或另外地，芯片-中介体凸块结构130的下部可以与第一垂直连接中介体210的第一中介体连接焊盘213接触。第一垂直连接中介体210可以通过至少一个基板-中介体凸块结构140电连接和/或物理连接到封装基板110。即，一个或更多个基板-中介体凸块结构140可以设置在第一垂直连接中介体210和封装基板110之间。基板-中介体凸块结构140的上部可以与第一垂直连接中介体210接触。替代地或另外地，基板-中介体凸块结构140的下部可以与封装基板110的上连接焊盘113接触。
第二垂直连接中介体220可以设置在封装基板110和第二半导体芯片320之间，并且可以将封装基板110电连接到第二半导体芯片320。第二半导体芯片320可以通过第二垂直连接中介体220向封装基板110发送电力信号(例如，驱动电压和/或接地电压)、控制信号和/或I/O数据信号等和/或从封装基板110接收电力信号(例如，驱动电压和/或接地电压)、控制信号和/或I/O数据信号。
图1至图3示出了一个第二垂直连接中介体220设置在封装基板110和一个第二半导体芯片320之间，但是彼此间隔开的两个或更多个第二垂直连接中介体220也可以位于封装基板110和一个第二半导体芯片320之间。替代地或另外地，封装基板110可以通过两个或更多个第二垂直连接中介体220电连接到一个第二半导体芯片320。
第二垂直连接中介体220可以包括第二中介体基板221、在垂直方向(例如，Z方向)上穿透第二中介体基板221的第二贯通电极225以及位于第二垂直连接中介体220的上表面上的第二中介体连接焊盘223。第二垂直连接中介体220可以通过至少一个芯片-中介体凸块结构130电连接和/或物理连接到第二半导体芯片320。即，一个或更多个芯片-中介体凸块结构130可以设置在第二垂直连接中介体220和第二半导体芯片320之间。芯片-中介体凸块结构130的上部可以与第二半导体芯片320的下表面中的任何一个第二芯片焊盘323接触。替代地或另外地，芯片-中介体凸块结构130的下部可以与第二垂直连接中介体220的第二中介体连接焊盘223接触。
第二垂直连接中介体220可以通过至少一个基板-中介体凸块结构140电连接和/或物理连接到封装基板110。即，一个或更多个基板-中介体凸块结构140可以设置在第二垂直连接中介体220和封装基板110之间。基板-中介体凸块结构140的上部可以与第二垂直连接中介体220接触。替代地或另外地，基板-中介体凸块结构140的下部可以与封装基板110的上连接焊盘113接触。
第一水平连接中介体230可以将第一半导体芯片310电连接到第二半导体芯片320。第一半导体芯片310可以通过第一水平连接中介体230向第二半导体芯片320发送控制信号、I/O数据信号等和/或从第二半导体芯片320接收控制信号、I/O数据信号等。第一水平连接中介体230可以与第一半导体芯片310的一部分和第二半导体芯片320的一部分垂直交叠。第一水平连接中介体230可以相对于水平方向(例如，X方向和/或Y方向)设置在第一垂直连接中介体210和第二垂直连接中介体220之间。
图1至图3示出了一个第一半导体芯片310通过一个第一水平连接中介体230电连接到一个第二半导体芯片320，但是本公开不限于此。例如，一个第一半导体芯片310可以通过两个或更多个第一水平连接中介体230电连接到一个第二半导体芯片320。
第一水平连接中介体230可以包括第三中介体基板231、位于第一水平连接中介体230的上表面中的第三中介体连接焊盘233以及被配置为将第一半导体芯片310电连接到第二半导体芯片320的第一导电连接结构235。第一导电连接结构235可以将与第一半导体芯片310交叠的第三中介体连接焊盘233电连接到与第二半导体芯片320交叠的另一第三中介体连接焊盘233。第一水平连接中介体230可以通过至少一个芯片-中介体凸块结构130电连接和/或物理连接到第一半导体芯片310。即，一个或更多个芯片-中介体凸块结构130可以设置在第一水平连接中介体230和第一半导体芯片310之间。替代地或另外地，第一水平连接中介体230可以通过至少一个芯片-中介体凸块结构130电连接和/或物理连接到第二半导体芯片320。即，一个或更多个芯片-中介体凸块结构130可以设置在第一水平连接中介体230和第二半导体芯片320之间。
第二水平连接中介体240可以将两个第一半导体芯片310彼此电连接。两个第一半导体芯片310可以通过第二水平连接中介体240发送和/或接收控制信号和/或I/O数据信号。第二水平连接中介体240可以与两个第一半导体芯片310中的一者部分地交叠，并且可以与两个第一半导体芯片310中的另一者部分地交叠。图1至图3示出了两个第一半导体芯片310通过一个第二水平连接中介体240彼此电连接，但是本公开在这方面不受限制。例如，两个第一半导体芯片310可以通过第二水平连接中介体240彼此电连接。
第二水平连接中介体240可以包括第四中介体基板241、位于第二水平连接中介体240的上表面中的第四中介体连接焊盘243以及被配置为将两个第一半导体芯片310彼此电连接的第二导电连接结构245。第二导电连接结构245可以将与两个第一半导体芯片310中的一者交叠的第四中介体连接焊盘243电连接到与两个第一半导体芯片310中的另一者交叠的另一第四中介体连接焊盘243。两个第一半导体芯片310可以均通过至少一个芯片-中介体凸块结构130电连接和/或物理连接到第二水平连接中介体240。
模制层120可以围绕多个半导体芯片300中的每一者的侧壁。替代地或另外地，模制层120可以填充多个半导体芯片300当中的两个相邻的半导体芯片300之间的间隙。模制层120可以覆盖多个半导体芯片300中的每一者的侧壁和下表面。在示例实施例中，模制层120可以完全覆盖多个半导体芯片300中的每一者的侧壁。即，模制层120可以从多个半导体芯片300中的每一者的侧壁的上端延伸到其下端。在可选的或另外的实施例中，模制层120可以不覆盖第一半导体芯片310的上表面319和第二半导体芯片320的上表面329。在这样的实施例中，第一半导体芯片310的上表面319和第二半导体芯片320的上表面329可以暴露于半导体封装件10的外部。在其他可选的或另外的实施例中，模制层120的上表面129、第一半导体芯片310的上表面319和第二半导体芯片320的上表面329可以彼此共面。在其他可选的或另外的实施例中，诸如散热器的散热板可以附接到模制层120的上表面129、第一半导体芯片310的上表面319和第二半导体芯片320的上表面329。
模制层120可以围绕多个中介体200中的每一者的侧壁。替代地或另外地，模制层120可以填充多个中介体200当中的两个相邻的中介体200之间的间隙。模制层120可以覆盖多个中介体200中的每一者的侧壁和上表面。在示例实施例中，模制层120可以完全覆盖多个中介体200中的每一者的侧壁。即，模制层120可以从多个中介体200中的每一者的侧壁的上端延伸到其下端。模制层120可以覆盖第一垂直连接中介体210的侧壁和上表面、第二垂直连接中介体220的侧壁和上表面、第一水平连接中介体230的侧壁和上表面以及第二水平连接中介体240的侧壁和上表面。在示例实施例中，模制层120可以不覆盖第一垂直连接中介体210的下表面、第二垂直连接中介体220的下表面、第一水平连接中介体230的下表面和第二水平连接中介体240的下表面。在可选的或另外的实施例中，模制层120的下表面128、第一垂直连接中介体210的下表面、第二垂直连接中介体220的下表面和第二水平连接中介体240的下表面可以彼此共面。
模制层120可以填充多个中介体200与多个半导体芯片300之间的间隙。模制层120可以围绕多个中介体200与多个半导体芯片300之间的芯片-中介体凸块结构130的侧壁。
在示例实施例中，模制层120可以包括但不限于环氧类模制树脂或聚酰亚胺类模制树脂。在可选的或附加的实施例中，模制层120可以包括但不限于环氧模制化合物(EMC)。
在示例实施例中，芯片-中介体凸块结构130可以包括导电柱131和第一焊料层133。每个导电柱131可以具有柱形状，并且可以包括但不限于金属，诸如铜(Cu)。第一焊料层133可以均覆盖导电柱131的侧壁和上表面的至少一部分。导电柱131可以与多个中介体200接触，并且可以与多个半导体芯片300间隔开。即，导电柱131可以与第一垂直连接中介体210的第一中介体连接焊盘213、第二垂直连接中介体220的第二中介体连接焊盘223、第一水平连接中介体230的第三中介体连接焊盘233和/或第二水平连接中介体240的第四中介体连接焊盘243接触。每个第一焊料层133可以均在相应的导电柱131与半导体芯片300的相应的芯片焊盘之间延伸。
在示例实施例中，基板-中介体凸块结构140可以包括导电凸块焊盘141和第二焊料层143。导电凸块焊盘141可以均与第一垂直连接中介体210的下表面和/或第二垂直连接中介体220的下表面接触。导电凸块焊盘141可以均电连接到第一垂直连接中介体210的第一贯通电极215和/或第二垂直连接中介体220的第二贯通电极225。第二焊料层143可以均在导电凸块焊盘141和上连接焊盘113之间延伸。
在可选的或另外的实施例中，基板-中介体凸块结构140可以不设置在第一水平连接中介体230的下表面和封装基板110之间，并且可以设置在第二水平连接中介体240的下表面和封装基板110之间。在其他可选的或另外的实施例中，基板-中介体凸块结构140可以设置在第一水平连接中介体230的下表面和封装基板110之间，并且可以设置在第二水平连接中介体240的下表面和封装基板110之间。
相关的半导体封装件可以具有其中多个半导体芯片安装在大面积的中介体上的结构，该大面积的中介体具有可以安装所有多个半导体芯片的尺寸。随着大面积的中介体的厚度逐渐减小，可能难以控制由构成半导体封装件的各个组件之间的热膨胀系数的失配引起的翘曲。翘曲可能对半导体封装件造成损坏，诸如破裂，因此可能降低半导体封装件的可靠性。
然而，根据示例实施例，多个半导体芯片300和封装基板110之间的电连接以及多个半导体芯片300之间的电连接可以通过小的中介体200来实现。因为由各个小的中介体200产生的翘曲的绝对尺寸小，所以相对容易地控制翘曲，并且可以去除或防止由于翘曲引起的半导体封装件10中的缺陷。因此，可以改善半导体封装件10的可靠性。
替代地或另外地，在使用大面积的中介体的半导体封装件产品中，可能需要为每个产品设计和制造定制中介体。然而，根据示例实施例，可以通过使用具有不同功能的小的中介体200来进行多个半导体芯片300与封装基板110之间的电连接以及多个半导体芯片300之间的电连接。因此，可以减小依赖产品的中介体的设计负担，并且可以降低制造成本。
图4是示出根据示例实施例的半导体封装件的一部分的截面图。
在下文中，参考图1至图4描述根据示例实施例的垂直连接中介体201。将参考图4描述的垂直连接中介体201的描述可以应用于参考图1至图3描述的第一垂直连接中介体210和第二垂直连接中介体220。
参考图4，垂直连接中介体201可以包括中介体基板251、第一再分布结构257和贯通电极253。
中介体基板251可以包括硅晶片，硅晶片包括但不限于硅(Si)，例如晶体硅、多晶硅或非晶硅。中介体基板251可以具有基本上平板形状，并且可以包括上表面和与上表面相对的下表面。
第一再分布结构257可以布置在中介体基板251的上表面上。第一再分布结构257可以包括覆盖中介体基板251的上表面的第一绝缘层2573和被第一绝缘层2573覆盖的第一导电再分布图案2571。例如，第一再分布结构257可以包括后道工序(BEOL)结构。第一绝缘层2573可以包括但不限于有机绝缘材料。例如，第一绝缘层2573可以包括光可成像电介质(PID)，诸如聚酰亚胺。
第一导电再分布图案2571可以包括在第一绝缘层2573内处于不同垂直高度处以形成多层结构的多个导电层以及在第一绝缘层2573中在垂直方向(例如，Z方向)上延伸以将多个导电层彼此连接的导电通路。例如，第一导电再分布图案2571可以包括但不限于从钨(W)、铝(Al)和铜(Cu)中选择的至少一种金属。第一导电再分布图案2571可以将芯片-中介体凸块结构130电连接到贯通电极253。
第一导电再分布图案2571的位于第一再分布结构257的上表面中的部分可以构成与芯片-中介体凸块结构130接触的中介体连接焊盘。例如，芯片-中介体凸块结构130的导电柱131可以与第一导电再分布图案2571的一部分接触。在这样的示例中，芯片-中介体凸块结构130的第一焊料层133可以在导电柱131与半导体芯片300的芯片焊盘351之间延伸。
贯通电极253可以垂直地穿透中介体基板251。贯通电极253可以将第一导电再分布图案2571电连接到基板-中介体凸块结构140的导电凸块焊盘141。贯通电极253可以包括但不限于金属，诸如铜(Cu)。通路绝缘层255可以设置在贯通电极253和中介体基板251之间。通路绝缘层255可以包括但不限于氧化物膜、氮化物膜、碳化物膜、聚合物或它们的组合。
在一些示例实施例中，垂直连接中介体201可以包括有源器件和/或无源器件。例如，有源器件和/或无源器件可以设置在中介体基板251的上表面上，并且可以电连接到第一导电再分布图案2571。
图5是示出根据示例实施例的半导体封装件的一部分的截面图。
在下文中，参考图5和图1至图3描述根据示例实施例的水平连接中介体203。参考图5对水平连接中介体203进行的描述可以应用于参考图1至图3描述的第一水平连接中介体230和第二水平连接中介体240。
参考图5，水平连接中介体203可以包括中介体基板261和第二再分布结构265。
中介体基板261可以包括硅晶片，硅晶片包括但不限于硅(Si)，例如晶体硅、多晶硅或非晶硅。中介体基板261可以具有基本上平板形状，并且可以包括上表面和与上表面相对的下表面。
第二再分布结构265可以位于中介体基板261的上表面上。第二再分布结构265可以包括覆盖中介体基板261的上表面的第二绝缘层2653和被第二绝缘层2653覆盖的第二导电再分布图案2651。例如，第二再分布结构265可以包括BEOL结构。第二绝缘层2653可以包括但不限于有机绝缘材料。例如，第二绝缘层2653可以包括PID，诸如聚酰亚胺。
第二导电再分布图案2651可以包括在第二绝缘层2653内处于不同高度处以形成多层结构的多个导电层以及在第二绝缘层2653内在垂直方向(例如，Z方向)上延伸以将多个导电层彼此连接的导电通路。例如，第二导电再分布图案2651可以包括但不限于从钨(W)、铝(Al)和铜(Cu)当中选择的至少一种金属。第二导电再分布图案2651可以具有被配置为电连接两个相邻的半导体芯片300的导电连接结构。
第二导电再分布图案2651的位于第二再分布结构265的上表面中的部分可以构成与芯片-中介体凸块结构130接触的中介体连接焊盘。例如，芯片-中介体凸块结构130的导电柱131可以与第二导电再分布图案2651的一部分接触。在这样的示例中，芯片-中介体凸块结构130的第一焊料层133可以在导电柱131与半导体芯片300的芯片焊盘351之间延伸。
在一些示例实施例中，水平连接中介体203可以包括有源器件和/或无源器件。例如，有源器件和/或无源器件可以设置在中介体基板261的上表面上，并且可以电连接到第二导电再分布图案2651。
图6A至图6H是示出根据示例实施例的制造半导体封装件10的方法的截面图。在下文中，参考图6A至图6H描述制造参考图1至图3描述的半导体封装件10的方法。
参考图6A，在载体基板510上安装多个半导体芯片300。即，可以将第一半导体芯片310和第二半导体芯片320附接到载体基板510的安装表面。在示例实施例中，载体基板510的安装表面可以是平坦表面。在这样的实施例中，第一半导体芯片310的与载体基板510的安装表面接触的表面可以与第二半导体芯片320的与载体基板510的安装表面接触的表面共面。
参考图6B和图6C，在多个半导体芯片300上安装多个中介体200。可以通过使用芯片-中介体凸块结构130将多个中介体200安装在多个半导体芯片300上。在多个半导体芯片300上安装多个中介体200可以包括：制备具有芯片-中介体凸块结构130的多个中介体200；放置多个中介体200，使得芯片-中介体凸块结构130与多个半导体芯片300的芯片焊盘接触；以及对芯片-中介体凸块结构130执行热压接合工艺和/或回流工艺。
更具体地，在多个半导体芯片300上安装多个中介体200可以包括：将包括芯片-中介体凸块结构130的第一垂直连接中介体210放置在第一半导体芯片310上；将包括芯片-中介体凸块结构130的第二垂直连接中介体220放置在第二半导体芯片320上；将包括芯片-中介体凸块结构130的第一水平连接中介体230分别放置在第一半导体芯片310和第二半导体芯片320上；将包括芯片-中介体凸块结构130的第二水平连接中介体240分别放置在两个第一半导体芯片310上；以及对芯片-中介体凸块结构130执行热压接合工艺或回流工艺。
参考图6D，在载体基板510上形成覆盖多个半导体芯片300和多个中介体200的模制层120。为了形成模制层120，可以在载体基板510上提供液体模制材料，然后可以使模制材料固化。模制层120可以填充在水平方向(例如，X方向和/或Y方向)上相邻的半导体芯片300之间的间隙并且可以填充在水平方向(例如，X方向和/或Y方向)上相邻的中介体200之间的间隙，并且填充在垂直方向(例如，Z方向)上相邻的半导体芯片300和中介体200之间的间隙。
参考图6E，可以去除模制层120的一部分以暴露多个中介体200。为了去除模制层120的一部分，可以执行化学机械抛光(CMP)工艺、研磨工艺等。例如，可以通过抛光工艺去除模制层120的一部分和多个中介体200中的每一者的一部分。在示例实施例中，作为抛光工艺的结果，模制层120的抛光表面可以与多个中介体200的暴露表面共面。多个中介体200、多个半导体芯片300和模制层120可以形成具有平板形状的封装结构PS1。
参考图6F，在多个中介体200的暴露表面上形成基板-中介体凸块结构140。形成基板-中介体凸块结构140可以包括：在多个中介体200的暴露表面上形成电连接到多个中介体200的贯通电极的导电凸块焊盘141；以及在导电凸块焊盘141上形成第二焊料层143。
参考图6G，将支撑基板520附接到封装结构PS1上。支撑基板520可以包括基体层521和粘合层523。例如，支撑基板520可以包括剥离带。粘合层523可以粘附到模制层120、多个中介体200和基板-中介体凸块结构140。因此，可以将支撑基板520固定到封装结构PS1。
参考图6G和图6H，可以将载体基板510与封装结构PS1分开，并且可以沿着切割线CL切割封装结构PS1。可以通过剥离工艺将支撑基板520与封装结构PS1分开。可以通过用于封装结构PS1的切割工艺将封装结构PS1分为多个子封装件SP。
参考图2，可以将子封装件SP安装在封装基板110上。即，可以通过基板-中介体凸块结构140将子封装件SP安装在封装基板110上。将子封装件SP安装在封装基板110上可以包括：将子封装件SP放置在封装基板110上，使得基板-中介体凸块结构140与封装基板110的上连接焊盘113接触；以及对基板-中介体凸块结构140执行热压接合工艺和/或回流工艺。
图7是示出根据示例实施例的半导体封装件11的截面图。在下文中，对参考图1至图3描述的半导体封装件10与图7所示的半导体封装件11之间的差异进行描述。
参考图1和图7，芯片-中介体凸块结构130a可以包括附接到多个半导体芯片300的下表面的导电柱131a和从导电柱131a延伸到多个中介体200的上表面的第一焊料层133a。第一焊料层133a可以分别覆盖导电柱131a的侧壁和下表面。导电柱131a可以与第一半导体芯片310的第一芯片焊盘313和/或第二半导体芯片320的第二芯片焊盘323接触，并且可以与多个中介体200间隔开。
形成芯片-中介体凸块结构130a可以包括：将多个半导体芯片300安装在载体基板510上，如图6A所示；在多个半导体芯片300的芯片焊盘上形成导电柱131a；以及在导电柱131a上形成第一焊料层133a。此后，在将多个中介体200安装在多个半导体芯片300上时，可以将多个中介体200的中介体连接焊盘附接到第一焊料层133a。
图8是示出根据示例实施例的半导体封装件12的截面图。在下文中，对参考图1至图3描述的半导体封装件10与图8所示的半导体封装件12之间的差异进行描述。
参考图1和图8，模制层120a可以覆盖多个中介体200的下表面。模制层120a可以与多个中介体200的下表面接触，并且可以沿着多个中介体200的下表面延伸。模制层120a的下表面128a与封装基板的上表面119之间的垂直距离可以小于多个中介体200的下表面与封装基板的上表面119之间的垂直距离。
基板-中介体凸块结构140a可以穿过模制层120a以与多个中介体200的中介体连接焊盘接触。例如，模制层120a可以包括用于部分地暴露第一垂直连接中介体210的下表面的开口，并且导电凸块焊盘141a可以形成为填充模制层120a的开口，以与第一垂直连接中介体210的通过模制层120a的开口暴露的下表面接触。
制造半导体封装件12的方法可以包括：类似于参考图6D所描述的，形成覆盖多个半导体芯片300和多个中介体200的模制层120a；去除模制层120a的一部分，使得多个中介体200不被暴露；在模制层120a中形成开口以暴露多个中介体200中的每一者的一部分；在模制层120a的开口中形成导电凸块焊盘141a；以及在导电凸块焊盘141a上形成第二焊料层143。在模制层120a中形成开口以暴露多个中介体200中的每一者的一部分可以包括激光钻孔、蚀刻工艺等。
图9是示出根据示例实施例的半导体封装件13的截面图。在下文中，对参考图1至图3描述的半导体封装件10与图9所示的半导体封装件13之间的差异进行描述。
参考图1和图9，多个中介体200可以通过直接接合方法(例如，铜与铜(Cu与Cu)直接接合方法)和/或混合接合方法接合到多个半导体芯片300。多个中介体200可以直接连接到多个半导体芯片300，而无需单独的接合介质(例如，图1的芯片-中介体凸块结构130)。
第一垂直连接中介体210的第一中介体连接焊盘213可以直接接合到对应的第一半导体芯片310的对应的第一芯片焊盘313。第二垂直连接中介体220的第二中介体连接焊盘223可以直接接合到对应的第二半导体芯片320的对应的第二芯片焊盘323。第一水平连接中介体230的第三中介体连接焊盘233可以直接接合到对应的第一半导体芯片310的对应的第一芯片焊盘313和/或对应的第二半导体芯片320的对应的第二芯片焊盘323。第二水平连接中介体(例如，图3的第二水平连接中介体240)的第四中介体连接焊盘(例如，图3的第四中介体连接焊盘243)可以直接接合到对应的第一半导体芯片310的对应的第一芯片焊盘313和/或另一对应的第一半导体芯片310的对应的第一芯片焊盘313。
图10是示出根据示例实施例的半导体封装件14的截面图。在下文中，对参考图1至图3描述的半导体封装件10与图10所示的半导体封装件14之间的差异进行描述。
参考图1和图10，半导体封装件14还可以在模制层120中包括虚设芯片。例如，半导体封装件14可以包括在水平方向(例如，X方向和/或Y方向)上与多个半导体芯片300间隔开的第一虚设芯片391以及在水平方向(例如，X方向和/或Y方向)上与多个中介体200间隔开的第二虚设芯片393。第一虚设芯片391和第二虚设芯片393可以包括但不限于硅(Si)。第一虚设芯片391和第二虚设芯片393可以不电连接到多个半导体芯片300并且不电连接到多个中介体200。
图11是示出根据示例实施例的半导体封装件15的截面图。在下文中，对参考图1至图3描述的半导体封装件10与图11所示的半导体封装件15之间的差异进行描述。
参考图11，模制层120b可以包括第一模制层121和第二模制层123。
第一模制层121可以围绕多个中介体200的侧壁，并且可以填充多个中介体200中的两个相邻的中介体200之间的间隙。第一模制层121可以完全覆盖多个中介体200的侧壁，并且可以从多个中介体200中的每一者的侧壁的上端延伸到下端。替代地或另外地，第一模制层121可以覆盖多个中介体200的上表面并且围绕芯片-中介体凸块结构130的侧壁。在示例实施例中，第一模制层121的下表面可以与多个中介体200的下表面共面。在可选的或另外的实施例中，第一模制层121可以覆盖多个中介体200的下表面。
第二模制层123可以位于第一模制层121上。第二模制层123可以围绕多个半导体芯片300的侧壁，并且可以填充多个半导体芯片300中的两个相邻的半导体芯片300之间的间隙。第二模制层123可以完全覆盖多个半导体芯片300的侧壁，并且可以从多个半导体芯片300中的每一者的侧壁的上端延伸到下端。在示例实施例中，第二模制层123的上表面可以与多个半导体芯片300的上表面共面。在可选的或另外的实施例中，第二模制层123的下表面可以与多个半导体芯片300的下表面共面。
第一模制层121和第二模制层123可以包括EMC。例如，第一模制层121和第二模制层123中的每一者可以包括由树脂形成的基体层和包含在基体层中的填料(例如，无机填料和/或有机填料)。填料可以包括但不限于颗粒，例如二氧化硅。在示例实施例中，包含在第一模制层121中的填料的含量(和/或密度)可以不同于包含在第二模制层123中的填料的含量(和/或密度)。
图12A至图12H是示出根据示例实施例的制造半导体封装件15的方法的截面图。在下文中，参考图12A至图12H描述制造参考图11描述的半导体封装件15的方法。
参考图12A，可以在载体基板510上安装多个半导体芯片300，并且可以形成用于模制多个半导体芯片300的第二模制层123。例如，形成第二模制层123可以包括：将模制膜551附接到多个半导体芯片300上；在多个半导体芯片300与载体基板510之间注入模制材料；使模制材料固化；以及去除模制膜551。因为在将模制膜551附接到多个半导体芯片300的表面的同时形成模制层120b，所以多个半导体芯片300的表面可以不被模制层120b覆盖。
参考图12B和图12C，可以将多个中介体200安装在多个半导体芯片300上。可以通过芯片-中介体凸块结构130将多个中介体200安装在多个半导体芯片300上。将多个中介体200安装在多个半导体芯片300上可以包括：制备具有芯片-中介体凸块结构130的多个中介体200，使芯片-中介体凸块结构130与多个半导体芯片300的芯片焊盘接触；以及对芯片-中介体凸块结构130执行热压接合工艺或回流工艺。
参考图12D，可以在第二模制层123上形成第一模制层121。第一模制层121可以覆盖多个中介体200并且填充多个中介体200与多个半导体芯片300之间的间隙。
参考图12E，可以去除第一模制层121的一部分以暴露多个中介体200。为了去除第一模制层121的一部分，可以执行CMP工艺、研磨工艺等。例如，可以通过抛光工艺去除第一模制层121的一部分和多个中介体200中的每一者的一部分。在示例实施例中，作为抛光工艺的结果，第一模制层121的抛光表面可以与多个中介体200的暴露表面共面。第一模制层121和第二模制层123可以形成模制层120b。多个中介体200、多个半导体芯片300和模制层120b可以形成具有平板形状的封装结构PS2。
参考图12F，可以在多个中介体200的暴露表面上形成基板-中介体凸块结构140。
参考图12G，可以将支撑基板520附接到封装结构PS2上。
参考图12G和图12H，可以将载体基板510与封装结构PS2分开，并且可以沿着切割线CL切割封装结构PS2。可以通过剥离工艺将支撑基板520与封装结构PS2分开。可以通过封装结构PS2的切割工艺将封装结构PS2划分为多个子封装件SPa。
参考图11，可以将子封装件SPa安装在封装基板110上。可以通过基板-中介体凸块结构140将子封装件SPa安装在封装基板110上。将子封装件SPa安装在封装基板110上可以包括：将子封装件SPa放置在封装基板110上，使得基板-中介体凸块结构140与封装基板110的上连接焊盘113接触；以及对基板-中介体凸块结构140执行热压接合工艺或回流工艺。
图13是示出根据示例实施例的半导体封装件16的截面图。图14A至图14E是示出制造图13的半导体封装件16的方法的截面图。在下文中，对参考图11描述的半导体封装件15与图13所示的半导体封装件16之间的差异进行描述。
参考图1和图13，第二模制层123a可以覆盖多个半导体芯片300的下表面。第二模制层123a可以与多个半导体芯片300的下表面接触并且沿着多个半导体芯片300的下表面延伸。第二模制层123a的下表面可以比多个半导体芯片300的下表面更靠近封装基板110的上表面119。
芯片-中介体凸块结构130b可以穿过第二模制层123a以与多个半导体芯片300的芯片焊盘接触。芯片-中介体凸块结构130b还可以包括通过第二模制层123a的开口与多个半导体芯片300的芯片焊盘接触的导电凸块焊盘135。例如，一些导电凸块焊盘135可以填充第二模制层123a的用于暴露第一半导体芯片310的第一芯片焊盘313的第一开口，以与半导体芯片310的第一芯片焊盘313接触。导电凸块焊盘135中的其余凸块焊盘可以填充第二模制层123a的用于暴露第二半导体芯片320的第二芯片焊盘323的第二开口，以与第二半导体芯片320的第二芯片焊盘323接触。
制造半导体封装件16的方法可以包括：形成覆盖多个半导体芯片300的第二模制层123a，如图14A所示；在第二模制层123a中形成暴露第一半导体芯片310的第一芯片焊盘313的第一开口1231和暴露第二半导体芯片320的第二芯片焊盘323的第二开口1233，如图14B所示；在第二模制层123a的第一开口和第二开口中形成导电凸块焊盘135，如图14C所示；以及将多个中介体200安装在多个半导体芯片300上，如图14D和图14E所示。在安装多个中介体200时，可以将第一焊料层133附接到导电凸块焊盘135。在第二模制层123a中形成第一开口1231和第二开口1233可以包括激光钻孔、蚀刻工艺等。在安装多个中介体200之后，可以顺序地执行形成第一模制层121a、形成基板-中介体凸块结构140、切割封装结构以及在封装基板110上安装与封装结构分开的子封装件，以制造半导体封装件16。
虽然已经参考本公开的实施例具体地示出和描述了本公开，但是将理解的是，在不脱离所附权利要求的精神和范围的情况下，可以在其中进行形式和细节上的各种改变。

Claims (20)

1.一种半导体封装件，所述半导体封装件包括：
封装基板；
多个半导体芯片，所述多个半导体芯片位于所述封装基板上，并且包括：第一半导体芯片；第二半导体芯片，所述第二半导体芯片在第一水平方向上与所述第一半导体芯片间隔开；以及第三半导体芯片，所述第三半导体芯片在第二水平方向上与所述第一半导体芯片间隔开；
多个中介体，所述多个中介体位于所述封装基板和所述多个半导体芯片之间，其中，所述多个中介体在水平方向上彼此间隔开；以及
模制层，所述模制层与所述多个半导体芯片和所述多个中介体接触，
其中，所述多个中介体包括：
第一垂直连接中介体，所述第一垂直连接中介体与所述第一半导体芯片垂直交叠，并且包括第一贯通电极，所述第一贯通电极被配置为将所述第一半导体芯片电耦接到所述封装基板，
第二垂直连接中介体，所述第二垂直连接中介体与所述第二半导体芯片垂直交叠，并且包括第二贯通电极，所述第二贯通电极被配置为将所述第二半导体芯片电耦接到所述封装基板，
第一水平连接中介体，所述第一水平连接中介体与所述第一半导体芯片的第一部分和所述第二半导体芯片的一部分垂直交叠，并且包括第一导电连接结构，所述第一导电连接结构被配置为将所述第一半导体芯片电耦接到所述第二半导体芯片，以及
第二水平连接中介体，所述第二水平连接中介体与所述第一半导体芯片的第二部分和所述第三半导体芯片的一部分垂直交叠，并且包括第二导电连接结构，所述第二导电连接结构被配置为将所述第一半导体芯片电耦接到所述第三半导体芯片。
2.根据权利要求1所述的半导体封装件，其中，所述第一半导体芯片包括第一逻辑芯片，
其中，所述第二半导体芯片包括存储器芯片，并且
其中，所述第三半导体芯片包括第二逻辑芯片。
3.根据权利要求1所述的半导体封装件，其中，所述第一垂直连接中介体被设置为防止与所述第二半导体芯片垂直交叠，并且
其中，所述第二垂直连接中介体被设置为防止与所述第一半导体芯片垂直交叠。
4.根据权利要求1所述的半导体封装件，所述半导体封装件还包括第一凸块结构，所述第一凸块结构位于所述多个半导体芯片与所述多个中介体之间。
5.根据权利要求4所述的半导体封装件，其中，所述第一凸块结构包括：
导电柱，所述导电柱与所述多个中介体接触；以及
第一焊料层，所述第一焊料层与所述导电柱的侧壁和上表面接触。
6.根据权利要求4所述的半导体封装件，其中，所述第一凸块结构包括：
导电柱，所述导电柱与所述多个半导体芯片接触；以及
第一焊料层，所述第一焊料层与所述导电柱的侧壁和下表面接触。
7.根据权利要求1所述的半导体封装件，所述半导体封装件还包括第二凸块结构，所述第二凸块结构位于所述第一垂直连接中介体与所述封装基板之间以及所述第二垂直连接中介体与所述封装基板之间。
8.根据权利要求1所述的半导体封装件，其中，所述模制层沿着所述多个中介体的面向所述封装基板的下表面延伸。
9.根据权利要求1所述的半导体封装件，其中，所述第一半导体芯片的第一芯片焊盘直接耦接到所述第一垂直连接中介体的第一中介体连接焊盘，并且
其中，所述第二半导体芯片的第二芯片焊盘直接耦接到所述第二垂直连接中介体的第二中介体连接焊盘。
10.根据权利要求1所述的半导体封装件，所述半导体封装件还包括位于所述模制层中的虚设芯片。
11.根据权利要求1所述的半导体封装件，其中，所述模制层包括：
第一模制层，所述第一模制层与所述多个中介体中的每一者的侧壁接触；以及
第二模制层，所述第二模制层与所述多个半导体芯片中的每一者的侧壁接触。
12.根据权利要求11所述的半导体封装件，其中，所述第一模制层与所述多个半导体芯片的面向所述封装基板的下表面接触。
13.根据权利要求11所述的半导体封装件，其中，所述第二模制层与所述多个半导体芯片的面向所述封装基板的下表面接触。
14.一种半导体封装件，所述半导体封装件包括：
封装基板；
多个中介体，所述多个中介体位于所述封装基板上，并且包括第一垂直连接中介体、第二垂直连接中介体和第一水平连接中介体；
多个半导体芯片，所述多个半导体芯片包括通过所述第一垂直连接中介体电耦接到所述封装基板的第一半导体芯片和通过所述第二垂直连接中介体电耦接到所述封装基板的第二半导体芯片，所述第一半导体芯片通过所述第一水平连接中介体的导电连接结构电耦接到所述第二半导体芯片；
第一凸块结构，所述第一凸块结构位于所述多个中介体与所述多个半导体芯片之间，并且包括与所述多个中介体接触的导电柱和从所述导电柱延伸到所述多个半导体芯片的第一焊料层；以及
模制层，所述模制层与所述多个半导体芯片和所述多个中介体接触。
15.根据权利要求14所述的半导体封装件，其中，所述第一焊料层与所述导电柱的侧壁和所述导电柱的面向所述多个半导体芯片的上表面接触。
16.根据权利要求14所述的半导体封装件，其中，所述模制层的上表面与所述多个半导体芯片的上表面共面。
17.根据权利要求15所述的半导体封装件，所述半导体封装件还包括第二凸块结构，所述第二凸块结构附接到所述第一垂直连接中介体的下表面和所述第二垂直连接中介体的下表面中的至少一者，
其中，所述模制层与所述第一垂直连接中介体的下表面和所述第二垂直连接中介体的下表面接触。
18.根据权利要求14所述的半导体封装件，其中，所述模制层包括：第一模制层，所述第一模制层与所述多个中介体中的每一者的侧壁接触；以及第二模制层，所述第二模制层与所述多个半导体芯片中的每一者的侧壁接触，
其中，所述第二模制层的上表面与所述多个半导体芯片的上表面共面，并且
其中，所述第二模制层的下表面与所述多个半导体芯片的下表面共面。
19.一种半导体封装件，所述半导体封装件包括：
封装基板；
多个半导体芯片，所述多个半导体芯片位于所述封装基板上，并且包括第一逻辑芯片、在第一水平方向上与所述第一逻辑芯片间隔开的存储器芯片以及在第二水平方向上与所述第一逻辑芯片间隔开的第二逻辑芯片；
多个中介体，所述多个中介体位于所述封装基板和所述多个半导体芯片之间，其中，所述多个中介体在水平方向上彼此间隔开；
第一凸块结构，所述第一凸块结构位于所述多个半导体芯片和所述多个中介体之间；
第二凸块结构，所述第二凸块结构位于所述多个中介体和所述封装基板之间；以及
模制层，所述模制层与所述多个半导体芯片中的每一者的侧壁和所述多个中介体中的每一者的侧壁接触，
其中，所述多个中介体包括：
第一垂直连接中介体，所述第一垂直连接中介体与所述第一逻辑芯片垂直交叠并且包括第一贯通电极，所述第一贯通电极被配置为将所述第一逻辑芯片电耦接到所述封装基板，
第二垂直连接中介体，所述第二垂直连接中介体与所述存储器芯片垂直交叠并且包括第二贯通电极，所述第二贯通电极被配置为将所述存储器芯片电耦接到所述封装基板，
第一水平连接中介体，所述第一水平连接中介体与所述第一逻辑芯片的第一部分和所述存储器芯片的一部分垂直交叠并且包括第一导电连接结构，所述第一导电连接结构被配置为将所述第一逻辑芯片电耦接到所述存储器芯片，以及
第二水平连接中介体，所述第二水平连接中介体与所述第一逻辑芯片的第二部分和所述第二逻辑芯片的一部分垂直交叠并且包括第二导电连接结构，所述第二导电连接结构被配置为将所述第一逻辑芯片电耦接到所述第二逻辑芯片，
其中，所述第一水平连接中介体在所述第一水平方向上设置在所述第一垂直连接中介体和所述第二垂直连接中介体之间，并且
其中，所述第二水平连接中介体在所述第二水平方向上与所述第一垂直连接中介体间隔开。
20.根据权利要求19所述的半导体封装件，其中，所述第一凸块结构包括：
导电柱，所述导电柱与所述多个中介体接触，其中，所述导电柱包括铜；以及
焊料层，所述焊料层从所述导电柱延伸到所述多个半导体芯片，其中，所述焊料层与所述导电柱的侧壁和所述导电柱的上表面接触。
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