CN117393446A - 三维芯片堆叠制备方法及三维芯片堆叠结构 - Google Patents

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向迅
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Abstract

本发明公开一种三维芯片堆叠结构及制备方法，方法包括形成导电结构；在芯片的第一表面和/或第二表面制备半固化状态的有机膜，并在有机膜上开窗以露出第一导电结构和/或第二导电结构；在较低温度下，依次将上层芯片的第一导电结构固定在下层芯片的第二导电结构上，完成多层芯片的堆叠；在堆叠的多层芯片顶部施加压力，通过真空回流工艺，将堆叠的多层芯片的第一导电结构和第二导电结构的突刺和金属凸块的侧壁浸润，实现第一导电结构与第二导电结构的完全键合，通过有机膜将上下层芯片粘合；将有机膜加热完全固化。本发明的方案能够有效降低上下层芯片互连时的工艺难度和三维堆叠封装的成本，且制得的三维芯片堆叠结构的良率和可靠性更优。

Description

三维芯片堆叠制备方法及三维芯片堆叠结构
技术领域
本发明涉及集成电路封装技术领域，尤其涉及一种三维芯片堆叠制备方法，和一种三维芯片堆叠结构。
背景技术
人工智能、智能驾驶、高性能计算等技术的发展，对存储技术提出了更高的要求，有必要发展更高带宽、更大容量的存储技术。而为了满足更高带宽、更大容量的存储技术需求，先进封装技术受到了越来越多的广泛关注。目前，比较主流的先进封装主要包括扇出晶圆级封装(FO)、晶圆片级芯片规模封装(WLCSP)、2.5D/3D封装和系统级封装(SiP)等，其中，三维芯片堆叠封装是将其中完整的计算机芯片(例如动态随机存取存储器)放置在另一芯片(例如中央处理单元)的顶部上的IC封装方法，其依靠硅层之间的金属化互连结构来实现相应芯片之间的电连通。由于可直接将多个裸芯片或者衬底通过键合的方式堆叠起来，实现在三维方向上的金属互连结构，三维芯片堆叠封装能够大大减小芯片之间的互连距离，进而提高数据传输的速度和带宽，降低延迟和功耗，提升存储容量，由此，三维芯片堆叠封装目前已成为发展高性能存储器的有效解决方案。
对于三维芯片堆叠封装技术而言，层间键合是三维堆叠技术的核心技术之一。目前，业界通常采用热压键合和回流焊芯片键合等方式来实现三维堆叠的层间键合。其中，热压键合需要较高压力和较高温度，且通常是die to wafer(也称芯片级堆叠)的形式，因而工艺难度高，并且热压键合需要一层一层来进行层间键合，因而封装效率低。此外，该技术使用NCF或NCP，但NCF和NCP在使用后很容易残留在上下层焊锡之间，容易造成断路，严重影响芯片之间焊锡互连的可靠性。采用回流焊的芯片三维堆叠，通常是wafer to wafer(也称晶圆级堆叠)的形式，该技术先将大量芯片通过焊锡堆叠，然后将焊锡加热回流实现上下层的有效键合，最后通过底部填充和塑封工艺，实现对焊锡间隙的填充和芯片周围区域的塑封保护。由于是芯片的晶圆级堆叠和巨量回流键合，该技术封装效率高，但是该技术至少存在以下几点亟待解决的关键缺陷：
1)该技术先将焊锡进行键合，然后再对焊锡的间隙用绝缘材料进行填充的工艺路线，致使焊锡在热回流过程中，容易扩散彼此连接，造成短路，这会对引脚尺寸和间距带来不利影响；
2)该技术在封装工艺的最后再对焊锡的间隙进行底部填充，多层堆叠结构及层间非常有限的空间，致使底部填充变得非常困难；
3)回流焊过程中，芯片和基板会发生翘曲变形，芯片的键合良率变低。
发明内容
本发明实施例提供一种三维芯片堆叠制备方法，以解决目前三维芯片堆叠封装技术中采用回流焊键合方式进行层间键合时存在的至少一个技术问题。
第一方面，本发明实施例提供一种三维芯片堆叠制备方法，其包括：
在制备有金属化填充的TSV和再布线层的芯片的第一表面和第二表面形成导电结构，其中，所述导电结构包括位于芯片的第一表面的第一导电结构和位于芯片的第二表面的第二导电结构，所述第二导电结构为带有突刺的金属凸块；
在芯片的第一表面和/或第二表面制备半固化状态的有机膜，并在所述半固化状态的有机膜上开窗以露出所述第一导电结构和/或所述第二导电结构；
在较低温度下，通过依次将上层芯片的第一导电结构固定在下层芯片的第二导电结构的突刺上，来完成多层芯片的堆叠；
在堆叠的多层芯片的顶部施加压力，通过真空回流工艺，将堆叠的多层芯片的上层芯片的第一导电结构和下层芯片的第二导电结构的突刺和金属凸块的侧壁浸润，实现所述第一导电结构与所述第二导电结构的完全键合，并通过所述半固化状态的有机膜将上下层芯片粘合；
将所述有机膜加热完全固化，形成三维芯片堆叠结构。
第二方面，本发明第一方面所述的三维芯片堆叠制备方法在芯片级堆叠或晶圆级堆叠上的应用。
第三方面，本发明实施例提供一种三维芯片堆叠结构，其包括：
基板；
位于基板上的至少两层芯片层，每层芯片层包括至少一颗芯片；
位于相邻的芯片层之间的至少二个键合结构，其中，所述键合结构由位于上层芯片层中的芯片的第一表面的第一导电结构和位于下层芯片层中的芯片的第二表面的第二导电结构键合形成，所述第二导电结构为带突刺的金属凸块；
位于相邻的芯片层之间用于将相邻的芯片层粘合的有机膜，所述有机膜将相邻的键合结构彼此隔离，其中，所述有机膜是经由对半固化状态的有机膜加热完全固化形成；
穿透芯片层中的芯片的TSV，每颗芯片的第一表面和第二表面通过穿透该芯片的TSV连接。
第四方面，本发明实施例提供了一种由本发明实施例第一方面所述的方法制得的三维芯片堆叠结构。
本发明实施例的有益效果在于：本发明实施例提供的方案由于在芯片的第一表面和第二表面均制备有导电结构，且，第二表面的第二导电带结构为带有突刺的金属凸块，第一导电结构仅仅通过拾取和放置工艺就能够固定在金属凸块上，因而能够在较低温度下，使得大量的上层芯片和下层芯片进行精准、快速的批量临时键合，进而使得可以对批量临时键合的堆叠多层芯片进行巨量回流工艺，以实现芯片的快速堆叠封装，大幅降低封装成本。并且，本发明实施例的方案在芯片堆叠的同时就完成绝缘结构的堆叠，这使得对上下层芯片之间空隙的填充变得极为简单。同时，由于本发明实施例制备的有机膜在回流工艺之后才进行固化，在此之前一直处于半固化状态，具有一定的流动性，因而本发明实施例对导电结构即第一导电结构和带有突刺的金属凸块的高度一致性要求较低，工艺窗口更大。此外，本发明实施例的绝缘结构采用有机膜来隔离开导电结构，防止导电结构短路，而有机膜是非常容易被清洗掉的，不会产生残留的问题，因而本发明实施例的方案还能够大幅提升制备得到的三维堆叠封装结构的可靠性。最后，本发明实施例中的上下层晶圆/芯片间是通过有机膜黏结的，即有机膜除了能阻挡导电结构短路外，还起到了上下层间的黏结层的作用，这种黏结方式避免了对层间键合所需的较高的温度要求，进而也避免了热压等较高温度的处理工艺对封装结构带来的热应力等损伤，能够有效提高制备出的三维堆叠封装结构的可靠性，且有效降低了现有技术中上下层芯片互连时的工艺难度(即仅需通过回流工艺和固化即可实现黏合)，从而进一步降低了三维堆叠封装的工艺成本。由于本发明实施例制备的三维堆叠封装结构的可靠性较高，且工艺难度和工艺成本都更低，因而能够广泛应用于高性能存储器、高容量存储器、高带宽存储器等的制造。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1示意性地显示了本发明一实施方式的三维芯片堆叠制备方法的流程图；
图2示意性地显示了本发明一实施方式的第一导电结构的制备方法流程图；
图3示意性地显示了本发明一实施方式的在制备第一导电结构的过程中形成的芯片结构的垂直截面剖视图；
图4示意性地示出了本发明一实施方式的在制备第一导电结构的过程中形成的芯片结构的垂直截面剖视图；
图5示意性地示出了本发明一实施方式的在制备第一导电结构的过程中形成的芯片结构的垂直截面剖视图；
图6示意性地示出了本发明一实施方式的在制备第二导电结构的过程中形成的芯片结构的垂直截面剖视图；
图7示意性地示出了本发明一实施方式的在制备第二导电结构的过程中形成的芯片结构的垂直截面剖视图；
图8示意性地示出了本发明一实施方式的实施例1的制备过程中得到的结构的垂直截面剖视图；
图9示意性地展示了本发明一实施方式的实施例1的制备过程中得到的结构的垂直截面剖视图；
图10示意性地展示了本发明一实施方式的实施例1的制备过程中得到的结构的垂直截面剖视图；
图11示意性地展示了本发明一实施方式的实施例1的制备过程中得到的结构的垂直截面剖视图；
图12示意性地展示了本发明一实施方式的实施例1的制备过程中得到的结构的垂直截面剖视图；
图13示意性地展示了本发明一实施方式的实施例1的制备过程中得到的结构的垂直截面剖视图；
图14示意性地展示了本发明一实施方式的实施例1的制备过程中得到的结构的垂直截面剖视图；
图15示意性地展示了本发明一实施方式的实施例1的制备过程中得到的结构的垂直截面剖视图；
图16示意性地展示了本发明一实施方式的实施例1的制备过程中得到的结构的垂直截面剖视图；
图17示意性地展示了本发明一实施方式的实施例1的制备过程中得到的结构的垂直截面剖视图；
图18示意性地展示了本发明一实施方式的实施例2的制备过程中得到的结构的垂直截面剖视图；
图19示意性地展示了本发明一实施方式的实施例2的制备过程中得到的结构的垂直截面剖视图；
图20示意性地展示了本发明一实施方式的实施例3的制备过程中得到的结构的垂直截面剖视图；
图21示意性地展示了本发明一实施方式的实施例3的制备过程中得到的结构的垂直截面剖视图；
图22示意性地展示了一些实施方式中的三维芯片堆叠结构的垂直截面剖视图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
还需要说明的是，本申请中所用的术语一般为本领域技术人员常用的术语，如果与常用术语不一致，以本申请中的术语为准。对于本领域的普通技术人员而言，可以根据具体情况理解本申请中的术语在本发明中的具体含义。
最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序，应该理解这样使用的术语在适当情况下可以互换，这仅仅是本申请的实施例中对相同属性的对象在描述时所采用的区分方式。而且，术语“包括”、“包含”，不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。
本文中，术语“芯片”既指已从晶圆上切割下来的实现了特定功能的任意类型的半导体芯片(chip)或集成电路芯片或半导体裸片(die)或集成电路裸片，也指仍在晶圆上的实现了特定功能的任意类型的半导体芯片或集成电路芯片。
本文中，术语“芯片级堆叠”，为die to wafer的堆叠形式，是指将从晶圆上切割下来的满足特定功能的芯片(chip)或裸片(die)，通过三维芯片堆叠封装技术键合在一起形成一个三维芯片堆叠结构的堆叠封装工艺。
本文中，术语“晶圆级堆叠”，为wafer to wafer的堆叠形式，是指在芯片仍在晶圆上时，将一种类型的整片晶圆与另一种类型的整片晶圆通过三维芯片堆叠封装技术键合起来，形成一个三维芯片堆叠结构的堆叠封装工艺。
三维芯片堆叠封装技术通过将多颗裸芯片或者衬底通过键合的方式堆叠起来，实现了芯片在三维方向上的金属互连结构，大大减小芯片之间的互连距离，可以有效降低延迟和功耗，提高数据传输的带宽，提升存储容量，为发展高性能存储器提供了有效的解决方案。然而，现有的三维芯片堆叠封装工艺在上下层芯片互连时，往往存在难以对准、高温时容易产生热应力问题、工艺流程复杂、良率低等问题，这些问题严重限制了三维芯片堆叠封装在制备高容量、高带宽存储器中的应用。本发明实施例提供了一种基于回流焊工艺的三维芯片堆叠制备方法，其能够在较低的温度下，使得要堆叠封装在一起的所有芯片层能够快速精准地进行临时键合、且在临时键合后能够通过巨量回流工艺对所有层芯片一起进行完全键合，这大幅降低了现有技术中上下层芯片互连时的工艺难度和三维芯片堆叠的封装成本，且本发明实施例提供的解决方案是在巨量回流之前就制备了绝缘结构，即在进行芯片堆叠的同时就完成了绝缘结构的堆叠，因而对导电结构的高度一致性要求更低且对绝缘结构的制备难度也大为降低，因此还有效提升了制备得到的三维芯片封装结构的良率和可靠性，能够应用于高性能存储器的制备。其中，需要说明的是，本发明实施例中的较低的温度中较低的含义是指低于第一导电结构的材料熔点温度，在实际应用中，该较低温度对应的具体温度可以根据第一导电结构的材质确定，以第一导电结构为焊锡为例，较低的温度可以是指低于焊锡熔点的温度，当采用其他材质的材料制备第一导电结构时，较低的温度可以指低于相应材质的材料熔点温度，当然在一些情况下，该较低的温度也可以是指室温。
以下将结合附图对本发明实施例的方案进行详细说明。
图1示意性地显示了本发明一种实施方式的三维芯片堆叠制备方法的流程，如图1所示，其可以实现为包括：
操作S1，在制备有TSV和再布线层的芯片的第一表面和第二表面形成导电结构，其中，所述导电结构包括位于芯片的第一表面的第一导电结构和位于芯片的第二表面的第二导电结构，所述第二导电结构为带有突刺的金属凸块；
操作S2，在芯片的第一表面和/或第二表面制备半固化状态的有机膜，并在所述半固化状态的有机膜上开窗以露出所述第一导电结构和/或所述第二导电结构；
操作S3，在较低的温度下，通过依次将上层芯片的第一导电结构固定在下层芯片的第二导电结构的突刺上，来完成多层芯片的堆叠；
操作S4，在堆叠的多层芯片的顶部施加压力，通过真空回流工艺，将堆叠的多层芯片的上层芯片的第一导电结构和下层芯片的第二导电结构的突刺和金属凸块的侧壁浸润，实现所述第一导电结构与所述第二导电结构的完全键合，并通过所述半固化状态的有机膜将上下层芯片粘合；
操作S5，将有机膜加热完全固化，形成三维芯片堆叠结构。
在操作S1中，第一表面具体是指芯片的形成有管脚层的表面，制备的第一导电结构具体是形成在管脚层上的。第二表面具体是指芯片的与形成管脚层的表面相对的另一表面，在该表面上一般会制备再布线层，第二导电结构具体是形成在第二表面的再布线层上的。当然在一些实施方式中，在管脚层所处的第一表面上根据需求也可以制备再布线层。在操作S1之前，可以通过相应的工艺流程来制备管脚层和再布线层，这些工艺流程包括但不限于在芯片内部制备TSV并进行金属化填充，在芯片的第二表面制备与TSV导通的再布线层，和在芯片的第一表面制备与TSV导通的管脚层等，这些工艺流程均可以根据需求参照现有的工艺制备，故在此不再赘述。
以下结合附图2至图5，对第一导电结构的制备过程进行详细说明。其中，图2示意性地显示了第一导电结构的制备流程，如图2所示，其可以实现为包括：
操作S11，在芯片的第一表面制备一层光阻，并通过曝光、显影工序，裸露出第一导电结构的制备位置，以第一导电结构为焊锡球为例，由此形成的芯片结构的垂直截面剖视图如图3所示，在芯片10的第一表面10A上形成了被光阻101隔离开的焊锡球制备位置102，其中，焊锡球制备位置及其数量具体可以根据需求来设计。
操作S12，通过电镀工艺，在芯片的第一表面上的制备位置处制备第一导电结构，以第一导电结构为焊锡球为例，由此形成的芯片结构的垂直界面剖视图如图4所示，在焊锡球制备位置102处制备形成了焊锡球103。
操作S13，通过褪模工艺，褪去芯片的第一表面的光阻，以第一导电结构为焊锡球为例，由此形成的芯片结构的垂直界面剖视图如图5所示，第一表面的光阻101均被去除，只在相应的制备位置处形成了焊锡球103，这些焊锡球103即为第一表面上形成的第一导电结构。
在一些可能的实施方式中，第一导电结构的材质可以为软质的金、铟、镓、锡、锡银、锡金、其它金属或者其合金。采用软质的金属或合金制备第一导电结构，可以使得第一导电结构能够更容易插入和固定在第二导电结构的突刺上，从而更容易实现芯片间的临时键合。
在另一些可能的实施方式中，第一导电结构的材质还可以为纳米到微米级的焊料。在其他可能的实施方式中，第一导电结构的材质还可以为铜、银、金、锡等金属的纳米到微米尺度的线状或者颗粒状导电多孔介质材料。采用这种材质的金属或合金制备第一导电结构，可以使得第一导电结构能够更容易插入和固定在第二导电结构的突刺上，从而更容易实现芯片间的临时键合。更优地，纳米级颗粒或者纳米和微米级的混合颗粒，还存在着熔点低(纳米粒子的熔点低)的特性，采用这种特性的材质制备第一导电结构，还能够使得第一导电结构在回流焊时能够更容易地与第二导电结构实现完全键合，进一步降低层间键合的工艺实现难度。第二导电结构的制备过程与制备第一导电结构的过程相似，也需要首先在芯片的第一表面制备一层光阻，并通过曝光、显影工序，裸露出第二导电结构的制备位置。不同在于，在裸露出第二导电结构的制备位置之后，会通过电镀、化镀等工艺，在芯片的第二表面上的相应位置处制备金属凸块及位于金属凸块上方的突刺，由此形成的芯片结构的垂直界面剖视图如图6所示，形成的第二导电结构包括金属凸块104和位于金属凸块104上的突刺105，第二导电结构被第二表面10B上的光阻101隔开。之后，与第一导电结构的制备工艺相似，也需要通过褪模工艺，褪去芯片的第二表面10B上的光阻，由此形成的芯片结构的垂直界面剖视图如图7所示。
需要说明的是，在形成导电结构时，既可以先制备第一导电结构，也可以先制备第二导电结构，在制备第二导电结构时，金属凸块上的突刺可以与金属凸块同时制备，也可以在制备金属凸块以后再制备金属凸块上的突刺，本发明实施例对其次序不进行限制。还需要说明的是，对于同一个芯片而言，经过操作S1的处理后，得到的芯片结构在第一表面和第二表面上均形成有导电结构，示例性地，如图11所示，得到的芯片结构的第一表面10A上形成有第一导电结构即焊锡球103，第二表面形成有第二导电结构即具有突刺105的金属凸块104。其中，第二导电结构中的突刺与金属凸块可以采用不同的材料制备，也可以采用相同的材料制备，本发明实施例对此不进行限制。在一些可能的实施方式中，第二导电结构的金属凸块的材质为铜、镍、金、银等金属或其合金，第二导电结构的突刺的材料选自镍、铜、金、或银等金属。在其他实施方式中，第二导电结构的材质也可以选用其他金属或合金，只要其硬度高于第一导电结构的硬度即可，由此以使得第一导电结构能够更容易插入和固定在第二导电结构的突刺上，从而更容易实现芯片间的临时键合。需要说明的是，在第二导电结构的金属凸块和突刺采用相同的材料制备时，优选可以考虑将金属凸块和突刺一次性制备。示例性地，以金属凸块和突刺的材料均采用铜为例，可以通过电镀的方式来一次性制备金属凸块和突刺，在这种情况下，制备得到的金属凸块就是指位于底部的比较整齐的金属层，突刺则为从比较整齐的金属层的表层凸出来的金属结构。
作为一种可能的实施方式，金属凸块的高度在0.5微米-50微米之间，所述突刺的高度在0.05微米-10微米之间。
在优选实施方式中，在金属凸块的表面和侧壁还可以制备一层金属保护膜，所述金属保护膜所采用的金属可以为银、金、镍或钯等金属。优选地，所述金属保护膜所采用的金属是不同于所述金属凸块的材质的金属。通过在金属凸块的表面和侧壁制备一层金属保护膜，可以在三维堆叠封装过程中对金属凸块进行保护，有效防止金属凸块氧化，进而提高制备得到的三维堆叠结构的可靠性。
作为一种可能的实施方式，第二导电结构中的金属凸块上的突刺是通过化学或物理方法沉积形成。在优选实施方式中，突刺的表面还可以镀有钯、金等惰性金属钝化层，以对突刺进行保护，防止其氧化。在实际操作中，金属凸块的金属保护膜和突刺的惰性金属钝化层可以一起制备，也可以分开制备，其可以采用完全相同的材料制备，也可以采用不同的材料制备。示例性地，以金属凸块为铜金属凸块，突刺的材料为铜，金属保护膜和惰性金属钝化层的材质均采用钯金为例，可以通过电镀的方式在铜金属凸块上制备纳米铜线，然后在铜线及铜金属表面和侧壁上化镀一层钯、金，进行钝化处理，由此以制备形成带有金属保护膜和惰性金属钝化层的第二导电结构。
作为一种优选实施方式，突刺可以形成为金属的线状、棒状、锥状或其它形状的团簇，构成团簇的最小单元的直径在纳米级到微米级。将突刺制备成这种结构，可以使得在临时键合的过程中，突刺能够更好的插入第一导电结构，起到稳定的固定作用，提高临时键合的键合效果。其中，需要说明的是，团簇是更小粒子的聚集体，构成团簇的最小单元的直径在纳米级到微米级是指这些更小粒子的直径是纳米级到微米级。
如图5和7所示，形成的第一导电结构和第二导电结构均是间隔设置的，即在相邻的第一导电结构和第二导电结构之间均是存在间隙的。作为一种优选实施方式，为了实现第一导电结构彼此之间的绝缘隔离防止导电结构短路，同时也为了实现相邻芯片层之间的紧密结合，在本发明实施例中，在芯片的第一表面和/或第二表面上制备有填充在第一导电结构和/或第二导电结构的间隙处的有机膜，以通过填充的有机膜实现导电结构之间的隔离，防止短路的发生，同时实现上下层芯片之间的紧密粘结和稳固结合。采用有机膜作为绝缘结构，不但能够实现导电结构之间的隔离，而且由于本发明实施例制备的是半固化状态的有机膜，因而还能够通过有机膜实现上下层芯片之间的黏结，相较二氧化硅等无机绝缘材料而言，本发明实施例的绝缘结构在真空回流工艺过程中就可以实现上下层芯片之间的粘结，且在真空回流工艺之后仅仅通过加热固化就可以完成绝缘结构之间的键合，键合难度远远低于无机绝缘材料，这也使得本发明实施例在回流工艺之前就能够制备和堆叠绝缘结构，相较传统的回流焊工艺，绝缘结构的制备难度和键合难度均大幅降低，且由于绝缘结构是在回流工艺之前就制备完成的，且绝缘结构为处于半固化状态的有机膜，因而本发明实施例的方法对导电结构特别是对第一导电结构的高度一致性要求较低，这进一步降低了堆叠封装的工艺难度和封装成本，同时也避免了翘曲，提高了制备得到的三维堆叠结构的可靠性。在操作S2中，可以仅在芯片的第一导电结构的间隙制备有机膜，也可以仅在芯片的第二导电结构的间隙制备有机膜，还可以同时在第一导电结构的间隙和第二导电结构的间隙制备有机膜。其中，有机膜具体可以为负光阻，示例性地，负光阻可以选用诸如聚酰亚胺、光刻胶、环氧树脂等的单一材料或者复合材料经干膜法或者涂布法制备而成。由于负光阻非常容易被清洗掉，因而不会产生残留问题，因此本发明实施例的方案有效避免了因绝缘材料容易残留在上下层焊锡之间而造成的断路及可靠性等问题，进一步提升了制备得到的三维堆叠结构的可靠性。制备有机膜的具体方式可以为在芯片的形成有第一导电结构和/或第二导电结构的表面制备一层处于B-stage的负光阻，然后通过曝光、显影等工艺在处于B-stage的负光阻上开窗，将相应表面的导电结构，即第一导电结构和/或第二导电结构裸露出，由此，以使得有机膜能填充满第一导电结构和/或第二导电结构彼此间的间隙。具体地，制备的有机膜的厚度可以根据上下层芯片间的间隙的高度确定，示例性地可以在2-50μm之间。优选地，本发明实施例制备出的有机膜是处于半固化状态的。其中，半固化状态优选是指经过操作S2制备得到的有机膜处于B-stage，具有一定的流动性。处于半固化状态的有机膜使得本发明实施例的有机膜的作用不但是充当用于隔离导电结构的绝缘结构，而且还能起到实现上下芯片层的粘结的作用，同时，由于本发明实施例在回流工艺前的有机膜是具有流动性的，因而还可以降低上层芯片上的第一导电结构如焊锡和下层芯片上的金属凸块之间的键合要求，如焊锡、金属凸块高度的一致性等。
需要说明的是，在具体实现中，操作S2并不局限于是在操作S1之后进行，其可以是在制备出相应的导电结构后进行，示例性地，对于在第一导电结构的间隙填充有机膜的情形，可以是在制备形成第一导电结构之后(如在操作S13之后)，就紧接着直接先在第一表面制备一层负光阻，然后通过曝光、显影等工艺在处于半固化状态的有机膜上开窗，将第一导电结构露出，以形成填充在第一导电结构的间隙之间的有机膜；对于同时在第一导电结构和第二导电结构的间隙填充有机膜的情形，则可以是在制备形成相应导电结构之后就紧接着制备形成填充在相应导电结构的间隙之间的有机膜，之后再进行另一个导电结构的制备工艺。
由于本发明实施例的第二导电结构为具有突刺的金属凸块，因此，在操作S3中，本发明实施例通过拾取和放置工艺就可以将相互堆叠的上层芯片的第一导电结构固定在下层芯片的第二导电结构的突刺上，从而实现在较低的温度的条件下芯片间的临时键合，方便快速完成多层芯片的堆叠，工艺简单，能有效降低芯片间互连的工艺难度和成本，且由于不需要高温热压，还能避免热应力对堆叠结构的损伤，提高制备出的三维芯片堆叠结构的可靠性和良率。
在具体应用中，可以根据要堆叠的芯片的数量，重复将上层芯片的第一导电结构固定在下层芯片的第二导电结构的突刺上的操作，以完成多层芯片的堆叠。其中，在优选实施方式中，在将上层芯片的第一导电结构固定在下层芯片的第二导电结构的突刺上之前，还可以采用加热甲酸等对拟放置到下层芯片上的上层芯片进行预处理，以阻止上层芯片的第一导电结构和下层芯片的第二导电结构在固定时发生氧化，保证芯片互连的良率和制备出的三维芯片堆叠结构的可靠性。需要说明的是，拾取和放置工艺(又称pick-place工艺)是成熟的现有技术，可以参照实现，在此不再赘述。还需要说明的是，在操作S3中，在较低的温度条件下，仅仅通过拾取和放置工艺就能完成所有芯片层的临时键合堆叠，并且，由于在操作S2中已经预先制备了半固化状态的有机膜，因此通过操作S3不但完成了所有芯片层的临时键合堆叠，而且还完成了所有芯片层之间的绝缘结构的堆叠，以使得通过操作S4的回流工艺，就能批量完成对所有层芯片间的导电结构和绝缘结构的键合，大幅提高封装效率，降低封装成本。在操作S4中，通过对操作S3临时键合形成的多层堆叠芯片进行真空回流工艺的处理，就能使堆叠的多层芯片的导电结构间实现完全键合，并且同时还能通过有机膜将上下层芯片粘合。其中，在本发明的优选实施方式中，在堆叠的多层芯片的顶部施加压力可以有效保证上下层芯片间键合的强度，进而保障制备得到的三维芯片堆叠结构的长期使用可靠性。
其中，真空回流工艺(又称真空回流焊工艺)是一种成熟的现有技术，在操作S4中，可以参照现有技术来进行真空回流工艺，实现上层芯片的第一导电结构和下层芯片的金属凸块的完全键合。通过采用真空回流工艺，能够进一步地避免上层芯片的第一导电结构和下层芯片的第二导电结构的氧化，提高封装的良率和制备出的三维芯片堆叠结构的可靠性。
在本发明实施例中，在上层芯片的第一导电结构和下层芯片的金属凸块真空回流完全键合之前，有机膜是处于B-stage的，具有一定的流动性(即半固化状态)，因而通过操作S4的顶部施加压力和真空回流，能够使得有机膜充分填充上层芯片和下层芯片之间的间隙，将上层芯片和下层芯片更紧密的粘合，之后通过操作S5对有机膜的进一步加热固化，就能完成绝缘结构的完全键合，绝缘结构的键合工艺难度得以大幅降低，且由于有机膜采用负光阻容易被清除掉，因而还能够大幅提高芯片间互连的良率和封装结构的可靠性。特别地，第一导电结构和第二导电结构在抽真空和回流以后，能够完全浸润实现完全键合，特别是第一导电结构能够扩散充满有机膜彼此间形成的空隙，以进一步提高和保证芯片互连的良率和稳定性。
需要说明的是，在仅在芯片的第一导电结构彼此间的间隙制备有机膜的情形下，有机膜在通过操作S4的真空回流工艺以后，通过跟下层芯片的第二表面粘结来实现相邻层芯片之间的粘结；在仅在芯片的第二导电结构彼此间的间隙制备有机膜的情形中，有机膜在真空回流以后通过跟上层芯片的第一表面粘结来实现相邻层芯片之间的粘结；在同时在芯片的第一导电结构彼此间的间隙和第二导电结构彼此间的间隙制备有机膜的情形下，上层芯片焊锡间隙的有机膜与下层芯片金属凸块间隙的有机膜在真空回流后相互粘结，由此以实现相邻层芯片之间的粘结。基于此，在进行有机膜的制备时，就可以有更多的工艺路线选择(如仅在第一导电结构的间隙制备有机膜、或仅在第二导电结构的间隙制备有机膜等)，工艺窗口更大，因而能够进一步降低工艺制备难度。
在具体应用中，本发明实施例的上述制备方法既可以应用在芯片级堆叠封装工艺中，也可以应用在晶圆级堆叠封装工艺中。在应用在芯片级堆叠封装工艺中时，在采用拾取和放置工艺进行芯片堆叠之前，就需要先将晶圆划片成为独立的芯片，而在应用在晶圆级堆叠封装工艺中时，则可以在操作S5之后再将进行划片处理。
以下将以第一导电结构为焊锡为例，通过三个具体实施例对应用上述三维芯片堆叠制备方法来制备三维芯片堆叠结构的工艺过程进行示例性说明。
实施例1
步骤1：在晶圆的芯片内部制作TSV，并进行金属化填充，在芯片的第二表面上制备金属再布线层，将晶圆进行减薄，漏出TSV等结构，在芯片的第一表面制作再布线层，有功能的导电管脚和无功能的导热管脚等管脚层，得到如图8所示的包括TSV106的芯片结构，其中金属再布线层和管脚层图中未显示；
步骤2：在芯片的第一表面制备一层光阻，并通过曝光、显影工序，裸露出焊锡球的制备位置，得到如图3所示的包括TSV106、被光阻101间隔开的多个焊锡制备位置102的芯片结构；
步骤3：通过电镀工艺，在芯片的第一表面制备焊锡球，得到如图4所示的包括TSV106、被光阻101间隔开的焊锡球103的芯片结构；
步骤4：通过腿模工艺，褪去芯片第一表面上的光阻，得到如图5所示的包括TSV106和间隔排布的焊锡球103的芯片结构；
步骤5：在芯片的第一表面上制备一层负光阻，得到如图9所示的包括TSV106、被负光阻107包覆的焊锡球103的芯片结构；
步骤6：通过曝光、显影工序，裸露出芯片第一表面上的焊锡球，得到如图10所示的包括TSV106、被负光阻107间隔开的焊锡球103的芯片结构，负光阻107为半固化状态的有机膜，其填充在焊锡球103彼此间的间隙处；
步骤7：重复步骤1和2，裸露出金属凸块的制备位置，然后通过电镀、化镀等工艺，在芯片的第二表面制备金属凸块及金属凸块上方的突刺，具体为，通过电镀的方式制备铜金属凸块，之后通过电镀的方式在铜金属凸块上制备纳米铜线，然后在铜线及铜金属表面和侧壁上化镀一层钯、金，进行钝化处理，由此以制备形成带有金属保护膜和惰性金属钝化层的第二导电结构，得到如图11所示的包括TSV106、位于第一表面10A的被负光阻107间隔开的焊锡球103、和位于第二表面10B的被光阻101间隔开的带有突刺105的金属凸块104的芯片结构；
步骤8：通过腿模工艺，去除芯片的第一表面的光阻，得到如图12所示的包括TSV106、位于第一表面10A的被负光阻107间隔开的焊锡球103、和位于第二表面10B的间隔排布的带有突刺105的金属凸块104的芯片结构；
步骤9：在芯片第二表面制备一层负光阻，得到如图13所示的包括TSV106、位于第一表面10A的被负光阻107间隔开的焊锡球103、和位于第二表面10B的被负光阻107覆盖的带有突刺105的金属凸块104的芯片结构；
步骤10：通过曝光、显影等工序，裸露出芯片的第二表面的金属凸块和突刺，得到如图14所示的包括TSV106、位于第一表面10A的被负光阻107间隔开的焊锡球103、和位于第二表面10B的被负光阻107间隔开的带有突刺105的金属凸块104的芯片结构；
步骤11：采用加热甲酸对步骤S10制得的芯片结构进行预处理，然后在真空环境下，采用pick和place的方式，通过上层芯片的焊锡球和下层芯片带突刺的金属凸块，将上层芯片固定在下层芯片上，得到如图15所示的包括上下两层芯片10的芯片堆叠结构，其中，如图15所示，上层芯片10的焊锡球103固定在下层芯片10的带突刺105的金属凸块104上；
步骤12：通过重复上述步骤1至步骤11的工艺，实现多层芯片的堆叠，得到如图16所示的多层芯片的堆叠结构100，如图16所示，在该结构下上下层芯片仅实现了临时键合，尚存在空隙108，并未完全键合；
步骤13：通过抽真空、回流等工艺，使上层芯片的焊锡与下层芯片的金属凸块完全键合，并对有机膜进行加热固化，得到如图17所示的三维芯片堆叠结构200，如图17所示，在该结构中，焊锡在抽真空和回流以后，扩散充满了有机膜彼此间形成的空隙，上层芯片的焊锡与下层芯片的金属凸块完全键合，且上层芯片的第一表面的有机膜与下层芯片的第二表面的有机膜完全粘合在一起，形成稳定互连的三维芯片堆叠结构。
实施例2
步骤1-8：同实施例1步骤1-8；
步骤9：采用加热甲酸进行预处理，然后在真空环境下，采用pick和place的方式，通过上层芯片的焊锡球和下层芯片带突刺的金属凸块，将上层芯片固定在下层芯片上，得到如图18所示的包括上下两层芯片10的芯片堆叠结构，如图18所示，其与图15所示的结构的差异在于，在该实施例下，芯片的第二表面上的金属凸块周围没有制备有机膜隔离墙，即金属凸块未被有机膜隔离，仅在第一表面上的焊锡球的间隙处制备有有机膜隔离墙；
步骤10：通过重复上述步骤1至9的工艺，实现多层芯片的堆叠，得到如图19所示的多层芯片的堆叠结构100，如图19所示，在该结构下上下层芯片仅实现了临时键合，尚存在空隙108，并未完全键合，且由于第二表面上没有制备有机膜，在真空回流前，第一表面的有机膜并未能粘结到下层芯片的第二表面上；
步骤11：同实施例1的步骤13，与实施例1的不同仅在于，在该实施例中，由于第二表面上没有制备有机膜，在真空回流之后，第一表面的有机膜是直接与下层芯片的第二表面粘结实现芯片之间的结合。
实施例3
步骤1-4：同实施例1的步骤1-4；
步骤5-8：同实施例1的步骤7-10；
步骤9：采用加热甲酸进行预处理，然后在真空环境下，采用pick和place的方式，通过上层芯片的焊锡球和下层芯片带突刺的金属凸块，将上层芯片固定在下层芯片上，得到如图20所示的包括上下两层芯片10的芯片堆叠结构，如图20所示，其与图21所示的结构的差异在于，在该实施例下，芯片的第一表面上的焊锡球周围没有制备有机膜隔离墙，仅在第二表面上的金属凸块的间隙处制备有有机膜隔离墙；
步骤10：通过重复上述步骤1至9的工艺，实现多层芯片的堆叠，得到如图21所示的多层芯片的堆叠结构100，如图21所示，在该结构下上下层芯片仅实现了临时键合，尚存在空隙，并未完全键合，且由于第一表面上没有制备有机膜，在真空回流前，第二表面的有机膜并未能粘结到下层芯片的第一表面上；
步骤11：同实施例1的步骤13，与实施例1的不同仅在于，在该实施例中，由于第一表面上没有制备有机膜，在真空回流之后，第二表面的有机膜是直接与上层芯片的第一表面粘结实现芯片之间的结合。
图22示意性地显示了本发明一种实施方式的三维芯片堆叠结构300的垂直截面剖视图，如图22所示，其包括有基板301，位于基板上的至少两层芯片层302，位于相邻的芯片层302之间的至少二个键合结构306，以及位于相邻的芯片层302之间的用于将相邻的芯片层302粘合的有机膜304，有机膜304将相邻的键合结构306彼此隔离。其中，每层芯片层302包括至少一颗芯片303，每颗芯片上均设有穿透芯片的TSV305，每颗芯片303的第一表面303A和第二表面303B通过穿透该芯片的TSV电气连通。其中，第一表面303A是指芯片或芯片层的设有第一导电结构的表面，第二表面303B是指芯片或芯片层的设有第二导电结构的表面，键合结构由位于上层芯片层中的芯片的第一表面的第一导电结构和位于下层芯片层中芯片的第二表面的第二导电结构键合形成。优选地，第二导电结构为带突刺的金属凸块，有机膜是经由对半固化状态的有机膜加热完全固化形成。优选地，有机膜是基于由聚酰亚胺、光刻胶、或环氧树脂等的单一材料或者复合材料经由干膜法或者涂布法制备形成，有机膜的厚度可以为在2-50μm之间。
在一些可能的实施方式中，第一导电结构的材质可以为软质的金、铟、镓、锡、锡银、锡金、其它金属或者其合金。采用软质的金属或合金制备第一导电结构，可以使得第一导电结构能够更容易插入和固定在第二导电结构的突刺上，从而更容易实现芯片间的临时键合。
在另一些可能的实施方式中，第一导电结构的材质还可以为纳米到微米级的焊料。在其他可能的实施方式中，第一导电结构的材质还可以为铜、银、金、锡等金属的纳米到微米尺度的线状或者颗粒状导电多孔介质材料。采用这种材质的金属或合金制备第一导电结构，可以使得第一导电结构能够更容易插入和固定在第二导电结构的突刺上，从而更容易实现芯片间的临时键合。更优地，纳米级颗粒或者纳米和微米级的混合颗粒，还存在着熔点低(纳米粒子的熔点低)的特性，采用这种特性的材质制备第一导电结构，还能够使得第一导电结构在回流焊时能够更容易地与第二导电结构实现完全键合，进一步降低层间键合的工艺实现难度。
在一些可能的实施方式中，第二导电结构的金属凸块的材质为铜、镍、金、银等金属或其合金，第二导电结构的突刺的材料选自镍、铜、金、或银等金属。在其他实施方式中，第二导电结构的材质也可以选用其他金属或合金，只要其硬度高于第一导电结构的硬度即可，由此以使得第一导电结构能够更容易插入和固定在第二导电结构的突刺上，从而更容易实现芯片间的临时键合。
作为一种可能的实施方式，金属凸块的高度在0.5微米-50微米之间，所述突刺的高度在0.05微米-10微米之间。
在优选实施方式中，在金属凸块的表面和侧壁还可以制备一层金属保护膜，以实现对金属凸块的钝化保护，避免其被氧化，从而提高三维芯片堆叠结构的可靠性。其中，所述金属保护膜所采用的金属可以为银、金、镍或钯等金属。优选地，所述金属保护膜所采用的金属是不同于所述金属凸块的材质的金属。
作为一种可能的实施方式，第二导电结构中的金属凸块上的突刺是通过化学或物理方法沉积形成。在优选实施方式中，突刺的表面还可以镀有钯、金等惰性金属钝化层，以对突刺进行保护，防止其氧化。
作为一种优选实施方式，突刺可以形成为金属的线状、棒状、锥状或其它形状的团簇，构成团簇的最小单元的直径在纳米级到微米级。由此以使得突刺能够更容易和牢固地插入到第一导电结构中，使得临时键合过程更容易实现。
本发明实施例的这种三维芯片堆叠结构易于制备，且封装成本低，同时还具有更高的良率和可靠性，因而能够广泛应用于高性能存储器、高容量存储器、高带宽存储器等中。
需要说明的是，每层芯片层中的芯片的数量可以根据需求和期望选择，各芯片可以为实现相同功能的芯片，也可以为实现不同功能的芯片，各芯片可以是晶圆上的芯片，也可以是从晶圆上切割后的独立芯片，本发明实施例对此不进行限制。此外，在具体应用中，第一导电结构、TSV和第二导电结构的数量具体也可以根据需求和期望进行设定。在具体应用中，芯片的第一表面和第二表面根据需求还可以形成有再布线层，再布线层的数量可以根据需求和期望进行设计，在一些实施方式中，芯片的第一表面还可以根据需求形成有管脚层。
作为一种优选的实施方式，图22所示的三维芯片堆叠结构可以由前述任一项实施例的方法制得。
最后应说明的是：以上实施例仅用以说明本申请的技术方案，而非对其限制；尽管参照前述实施例对本申请进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例技术方案的精神和范围。

Claims (12)

1.三维芯片堆叠制备方法，其特征在于，包括：
在制备有TSV和再布线层的芯片的第一表面和第二表面形成导电结构，其中，所述导电结构包括位于芯片的第一表面的第一导电结构和位于芯片的第二表面的第二导电结构，所述第二导电带结构为带有突刺的金属凸块；
在芯片的第一表面和/或第二表面制备半固化状态的有机膜，并在所述半固化状态的有机膜上开窗以露出所述第一导电结构和/或所述第二导电结构；
通过依次将上层芯片的第一导电结构固定在下层芯片的第二导电结构的突刺上，来完成多层芯片的堆叠；
在堆叠的多层芯片的顶部施加压力，通过真空回流工艺，将堆叠的多层芯片的上层芯片的第一导电结构和下层芯片的第二导电结构的突刺和金属凸块的侧壁浸润，实现所述第一导电结构与所述第二导电结构的完全键合，并通过所述半固化状态的有机膜将上下层芯片粘合；
将有机膜加热完全固化，形成三维芯片堆叠结构。
2.根据权利要求1所述的方法，其特征在于，所述第一导电结构的材质为软质的金、铟、镓、锡、锡银、锡金、其它金属或者其合金；
或者，所述第一导电结构的材质为纳米到微米级的焊料；
或者，所述第一导电结构的材质为铜、银、金、锡等金属的纳米到微米尺度的线状或者颗粒状导电多孔介质材料。
3.根据权利要求1所述的方法，其特征在于，所述第二导电结构的金属凸块的材质为铜、镍、金、银、或其合金；所述金属凸块的高度在0.5微米-50微米之间。
4.根据权利要求3所述的方法，其特征在于，所述金属凸块的表面和侧壁还制备有一层金属保护膜，所述金属保护膜所采用的金属为银、金、镍或钯，且所述金属保护膜所采用的金属不同于所述金属凸块的材质。
5.根据权利要求1所述的方法，其特征在于，第二导电结构中的金属凸块上的突刺是通过化学或物理方法沉积形成；
所述突刺的材料选自镍、铜、金、或银；所述突刺的高度在0.05微米-10微米之间。
6.根据权利要求5所述的方法，其特征在于，所述突刺的表面还镀有惰性金属钝化层；
所述突刺为金属的线状、棒状、锥状或其它形状的团簇，构成团簇的最小单元的直径在纳米级到微米级。
7.根据权利要求1至6任一项所述的方法，其特征在于，所述有机膜为负光阻，所述负光阻采用聚酰亚胺、环氧树脂、或光刻胶的单一材料或者复合材料经干膜法或者涂布法制备。
8.根据权利要求1至6任一项所述的方法，其特征在于，通过所述半固化状态的有机膜将上下层芯片粘合，包括：
在仅在第一导电结构的间隙制备有半固化状态的有机膜时，位于上层芯片的第一导电结构间隙的半固化状态的有机膜在真空回流以后通过跟下层芯片的第二表面粘结，以实现将上下层芯片的粘合；
在仅在第二导电结构的间隙制备有半固化状态的有机膜时，位于下层芯片的第二导电结构间隙的半固化状态的有机膜在真空回流以后通过跟上层芯片的第一表面粘结，以实现将上下层芯片的粘合；
在同时在第一导电结构和第二导电结构的间隙制备有半固化状态的有机膜时，上层芯片的第一导电结构间隙的半固化状态的有机膜与下层芯片的第二导电结构间隙的半固化状态的有机膜在真空回流以后相互粘结，以实现将上下层芯片粘合。
9.根据权利要求1至6任一项所述的方法，其特征在于，在将上层芯片的第一导电结构固定在下层芯片的第二导电结构的突刺上之前，还包括：
使用加热甲酸对芯片进行预处理。
10.权利要求1至9任一项所述的方法在芯片级堆叠或晶圆级堆叠上的应用。
11.三维芯片堆叠结构，其特征在于，包括：
基板；
位于基板上的至少两层芯片层，每层芯片层包括至少一颗芯片；
位于相邻的芯片层之间的至少二个键合结构，其中，所述键合结构由位于上层芯片层中的芯片的第一表面的第一导电结构和位于下层芯片层中芯片的第二表面的第二导电结构键合形成，所述第二导电结构为带突刺的金属凸块；
位于相邻的芯片层之间用于将相邻的芯片层粘合的有机膜，所述有机膜将相邻的键合结构彼此隔离，其中，所述有机隔膜是经由对半固化状态的有机膜加热完全固化形成；
穿透芯片层中的芯片的TSV，每颗芯片的第一表面和第二表面通过穿透该芯片的TSV连接。
12.三维芯片堆叠结构，其特征在于，其由权利要求1至9任一项所述的方法制得。
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