CN117321921A - 低功率数字-时间转换器（dtc）线性化 - Google Patents

低功率数字-时间转换器（dtc）线性化 Download PDF

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Abstract

一个方面涉及一种装置，该装置包括：输入缓冲器，该输入缓冲器包括被配置为接收输入电压的输入；斜坡电压发生器，该斜坡电压发生器包括耦合到该输入缓冲器的输出的输入；评估电路，该评估电路包括耦合到该斜坡电压发生器的输出的输入，其中该评估电路包括在第一电压轨与第二电压轨之间与第一场效应晶体管(FET)串联耦合的第一电阻器；和输出缓冲器，该输出缓冲器包括耦合到该第一FET的漏极的输入和被配置为生成输出电压的输出。

Description

低功率数字-时间转换器(DTC)线性化
相关申请的交叉引用
本专利申请要求于2021年6月7日提交的待决美国非临时申请17/340,953号的优先权，该美国非临时申请被转让给本申请受让人并由此通过援引如同在下文全面阐述那样且出于所有使用目的明确纳入于此。
技术领域
本公开的各方面整体涉及无线通信设备，并且具体地涉及低功率且线性化的数字-时间转换器(DTC)。
背景技术
锁相环路(PLL)有时被用于生成参考信号，该参考信号可被本地振荡器(LO)用于生成LO信号。LO信号有时被施加到混频器以将第一信号(例如，分别为基带或中频(IF)信号)上变频为第二信号(例如，分别为中频(IF)信号或射频(RF)信号)。相似地，LO信号有时被施加到混频器以将第一信号(例如，分别为RF或IF信号)下变频为第二信号(例如，IF信号或RF信号)。来自PLL的参考信号应当具有最小噪声，使得噪声不传播到来自混频器的所得信号。
发明内容
以下内容介绍了对一个或多个实现方式的简要概括，以便提供对这样的实现方式的基本的理解。该概括不是对全部预期实现方式的详尽概述，并且不旨在于标识全部实现方式的关键或重要元素，也不旨在于描绘任何或全部实现方式的范围。其唯一的目的是以简化的形式介绍一个或多个实现方式的一些概念，作为随后介绍的更详细的描述的序言。
本公开的一个方面涉及一种装置。该装置包括输入缓冲器，该输入缓冲器包括被配置为接收输入电压的输入；斜坡电压发生器，该斜坡电压发生器包括耦合到该输入缓冲器的输出的输入；评估电路，该评估电路包括耦合到该斜坡电压发生器的输出的输入，其中该评估电路包括在第一电压轨与第二电压轨之间与第一场效应晶体管(FET)串联耦合的第一电阻器；和输出缓冲器，该输出缓冲器包括耦合到该第一FET的漏极的输入和被配置为生成输出电压的输出。
本公开的另一方面涉及一种方法。该方法包括：响应于输入电压的第一沿而生成根据第一传递函数随数字-时间(DTC)码改变的斜坡电压；以及生成根据第二传递函数随该斜坡电压改变的输出电压的第二沿，其中第二传递函数基本上是第一传递函数的逆函数。
本公开的另一方面涉及一种装置。该装置包括用于响应于输入电压的第一沿而生成根据第一传递函数随数字-时间(DTC)码改变的斜坡电压的装置；和用于生成根据第二传递函数随斜坡电压改变的输出电压的第二沿的装置，其中第二传递函数基本上是第一传递函数的逆函数。
本公开的另一方面涉及一种无线通信设备。该无线通信设备包括锁相环路(PLL)，该PLL被配置为生成PLL信号，其中该PLL包括数字-时间转换器(DTC)，该DTC包括：输入缓冲器，该输入缓冲器被配置为接收输入电压；斜坡电压发生器，该斜坡电压发生器耦合到该输入缓冲器；评估电路，该评估电路耦合到斜坡电压发生器，其中该评估电路包括在第一电压轨与第二电压轨之间与第一场效应晶体管(FET)串联耦合的第一电阻器；和输出缓冲器，该输出缓冲器耦合到第一FET的漏极，该输出缓冲器被配置为提供输出电压；本地振荡器(LO)，该LO被配置为基于该PLL信号来生成LO信号；和混频器，该混频器被配置为基于该LO信号来生成基带信号、中频信号或射频信号。
为了实现前述目的和相关目的，一个或多个具体实施包括下文中充分地描述以及在权利要求中具体指出的特征。以下说明和所附插图详细阐述了这一个或多个实现的某些解说性方面。但是，这些方面仅仅是指示了可采用各个实现的原理的各种方式中的若干种，并且说明书具体实施旨在涵盖所有此类方面及其等效方案。
附图说明
图1示出了根据本公开的方面的示例性锁相环路(PLL)的框图/示意图。
图2示出了根据本公开的另一方面的另一示例性锁相环路(PLL)的框图/示意图。
图3A示出了根据本公开的另一方面的示例性数字-时间转换器(DTC)的示意图。
图3B示出了根据本公开的另一方面的与图3A的示例性数字-时间转换器(DTC)相关联的不同传递函数的曲线图。
图4A示出了根据本公开的另一方面的另一示例性数字-时间转换器(DTC)的示意图。
图4B示出了根据本公开的另一方面的与图4A的数字-时间转换器(DTC)的示例性操作相关的时序图。
图5A示出了根据本公开的另一方面的另一示例性数字-时间转换器(DTC)的示意图。
图5B示出了根据本公开的另一方面的与图5A的数字-时间转换器(DTC)的示例性操作相关的时序图。
图6示出了根据本公开的另一方面的另一示例性数字-时间转换器(DTC)的示意图。
图7示出了根据本公开的另一方面的另一示例性数字-时间转换器(DTC)的示意图。
图8示出了根据本公开的另一方面的执行数字-时间转换的示例性方法的流程图。
图9示出了根据本公开的另一方面的示例性无线通信设备的框图。
具体实施方式
以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有配置。为了提供对各种概念的全面理解，具体实施方式包括特定细节。然而，对于本领域的技术人员来说显而易见的是，可以在没有这些具体细节的情况下实践这些概念。在一些实例中，为了避免对这些概念造成模糊，公知的结构和组件是以框图形式示出的。
图1示出了根据本公开的方面的示例性锁相环路(PLL)100的框图/示意图。PLL100包括相位-频率检测器(PFD)110、电荷泵(CP)115、低通滤波器(LPF)120(有时被称为“环路滤波器”)、电压控制振荡器(VCO)125、缓冲器130(其可被配置为一个或多个级联反相器)、分数分频器135、序列发生器140(有时被配置为Σ-Δ调制器(SDM))、数字-时间转换器(DTC)控制电路145以及数字-时间转换器(DTC)150。
DTC 150被配置为接收输入参考时钟信号(REF)，并且根据数字-时间转换器(DTC)码(DTC_CODE)施加量化噪声QE，以生成输出参考时钟信号FREF。DTC 150包括耦合到PFD 110的第一输入的输出，在该输出处生成输出参考时钟信号FREF。PFD 110包括被配置为从分数分频器135接收反馈时钟信号FFB的第二输入。因此，PFD 110的第二输入耦合到分数分频器135的输出，在该输出处生成反馈时钟信号FFB。PFD 110包括被配置为生成Up信号的第一输出和被配置为生成down(Dn)信号的第二输出。
电荷泵(CP)115包括耦合到PFD 110的第一输出的第一输入。因此，电荷泵(CP)115的第一输入被配置为接收Up信号。相似地，电荷泵(CP)115包括耦合到PFD 110的第二输出的第二输入。因此，电荷泵(CP)115的第二输入被配置为接收Dn信号。电荷泵(CP)115被配置为基于Up信号和Dn信号来对内部电容器进行充电和放电，以生成和输出参考时钟信号FREF与反馈时钟信号FFB之间的相位-频率误差相关的电压Verr。电压Verr在电荷泵(CP)115的输出处生成。
LPF或环路滤波器120被配置为基于在输入处接收的误差电压Verr而在输出处生成VCO调谐电压Vtune。LPF或环路滤波器120继而包括在滤波器120的输入端与接地(例如，或被配置为相对于电路的操作电压充当地电位的某一参考电位)之间与第一电容器C1串联耦合的第一电阻器R1；滤波器120的输入耦合到电荷泵(CP)115的输出。LPF或环路滤波器120进一步包括耦合在LPF或环路滤波器120的输入与接地之间的第二电容器C2。另外，LPF或环路滤波器120包括耦合在LPF或环路滤波器120的输入与输出之间的第二电阻器R2。另外，LPF或环路滤波器120包括耦合在LPF或环路滤波器120的输出与接地之间的第三电容器C3。应当理解，LPF或环路滤波器120可根据要求而显著地改变。
VCO 125被配置为基于VCO调谐电压Vtune来生成VCO时钟信号FVCO。因此，VCO 125包括耦合到LPF或环路滤波器120的输出的频率控制输入。VCO 125包括被配置为产生VCO时钟信号FVCO的输出。可被配置为反相器的缓冲器130包括耦合到VCO 125的输出的输入，以及被配置为产生PLL时钟信号FPLL的输出。
分数分频器(Ndiv)135包括耦合到VCO 125的输出的输入。分数分频器135被配置为对VCO时钟信号FVCO进行分频，以基于由序列发生器140诸如Σ-Δ调制器生成的序列(SEQ)来生成反馈时钟信号FFB。因此，序列发生器或SDM 140包括耦合到分数分频器135的分频器控制输入的输出。序列发生器或SDM 140被配置为基于在输入处接收的频率控制字(FCW)来生成序列(SEQ)。即，对于VCO时钟信号FVCO的给定时钟周期，分数分频器135可将VCO时钟信号FVCO的频率除以整数(例如，6或7)。为了实现分数分频，分数分频器135必须在整数之间切换以基于由序列发生器140生成的序列(SEQ)的平均值来实现有效的分数分频。例如，如果FCW指定VCO时钟信号FVCO将为参考信号REF的频率的6.5倍，则由序列发生器或SDM140生成的序列(SEQ)具有平均值6.5，诸如通过在整数6与7的集合或整数4至8的集合或其中平均值为6.5的不同整数的另一集合之间交替。
为了实现如所讨论的分数分频，分数分频器135必须在一组值之间改变分频比Ndiv(例如，Ndiv＝FVCO/FREF)以实现有效的分频比Ndiv。因此，反馈信号FFB包括一组沿，如果分频比Ndiv为整数，则该一组沿在时间上在不同位置处。由于移动沿，反馈时钟信号FFB具有量化噪声QE，其自身在频域中表现为高于反馈时钟信号FFB的频率的高频分量。包括DTC控制电路145和DTC 150的DTC电路被配置为减少量化噪声QE。如果量化噪声QE减少，则可加宽LPF或环路滤波器120的带宽。这将具有减少积分相位噪声(IPN)并且还允许PLL 100更快地稳定下来的优点，这在快速跳频(FFH)应用中是有用的。减少量化噪声QE所带来的附加有益效果在于改善了PLL输出信号FPLL的点相位噪声。
量化噪声QE的减少操作如下：序列发生器或SDM 140将量化噪声QE提供给DTC控制电路145。量化噪声QE可基于序列(SEQ)的当前值与FCW之间的差值。DTC控制电路145基于量化误差QE来生成DTC_CODE。因此，DTC 150经由DTC_CODE基于量化误差QE来改变输入参考时钟信号REF的沿，使得输出参考时钟信号FREF的沿与反馈时钟信号FFB的沿基本上相同。因此，输出参考时钟信号FREF具有与反馈时钟信号FFB基本上相同的量化噪声QE。因此，PFD 110通过其对电荷泵(CP)115的Up/Dn信号控制以生成误差电压Verr来基本上消除量化噪声QE。
图2示出了根据本公开的另一方面的另一示例性锁相环路(PLL)200的框图。PLL200包括相位-频率检测器(PFD)210、电荷泵(CP)215、低通滤波器(LPF)220(有时被称为“环路滤波器”)、电压控制振荡器(VCO)225、缓冲器230(其可被配置为一个或多个级联反相器)、分数分频器235、序列发生器或SDM 240、DTC控制电路245以及数字-时间转换器(DTC)250。
在该示例中，PFD 210包括被配置为接收参考时钟信号FREF的第一输入、被配置为从DTC 250接收反馈时钟信号FFB的第二输入、被配置为生成Up信号的第一输出以及被配置为生成down(Dn)信号的第二输出。电荷泵(CP)215包括耦合到PFD 210的第一输出的第一输入。因此，电荷泵(CP)215的第一输入被配置为接收Up信号。相似地，电荷泵(CP)215包括耦合到PFD 210的第二输出的第二输入。因此，电荷泵(CP)215的第二输入被配置为接收Dn信号。电荷泵(CP)215被配置为基于Up信号和Dn信号来对内部电容器进行充电和放电，以生成和参考时钟信号FREF与反馈时钟信号FFB之间的相位-频率误差相关的电压Verr。电压Verr在电荷泵(CP)215的输出处生成。
LPF或环路滤波器220被配置为基于在输入处接收的误差电压Verr而在输出处生成VCO调谐电压Vtune。LPF或环路滤波器220可类似于先前所讨论的相同电路布置的具有电阻器R1至R2以及电容器C1至C3的LPF或环路滤波器120。VCO 225被配置为基于VCO调谐电压Vtune来生成VCO时钟信号FVCO。因此，VCO 225包括耦合到LPF或环路滤波器220的输出的频率控制输入。VCO 225包括被配置为产生VCO时钟信号FVCO的输出。可被配置为一个或多个级联反相器的缓冲器230包括耦合到VCO 225的输出的输入，以及被配置为产生PLL时钟信号FPLL的输出。
分数分频器(Ndiv)235包括耦合到VCO 225的输出的输入。分数分频器235被配置为对VCO时钟信号FVCO进行分频，以基于由序列发生器240诸如Σ-Δ调制器生成的序列(SEQ)来生成中间反馈时钟信号FIFB。因此，序列发生器或SDM 240包括耦合到分数分频器235的分频器控制输入的输出。序列发生器或SDM 240被配置为基于在输入处接收的频率控制字(FCW)来生成序列(SEQ)。即，对于VCO时钟信号FVCO的给定时钟周期，分数分频器235可将VCO时钟信号FVCO的频率除以整数(例如，6或7)。为了实现分数分频，分数分频器235必须在整数之间切换以基于由序列发生器240生成的序列(SEQ)的平均值来实现有效的分数分频，如先前参考PLL 100所讨论的。
为了实现如所讨论的分数分频，分数分频器235必须在一组值之间改变分频比Ndiv(例如，Ndiv＝FVCO/FREF)以实现期望的分频比Ndiv。因此，中间反馈信号FIFB包括一组沿，如果分频比Ndiv为整数，则该一组沿在时间上在不同位置处。由于移动沿，中间反馈时钟信号FIFB具有量化噪声QE，其自身在频域中表现为高于反馈时钟信号FFB的频率的高频分量。包括DTC控制电路245和DTC 250的DTC电路被配置为减少量化噪声QE。量化噪声QE的减少所带来的如上所讨论的相同有益效果适用于该示例：LPF或环路滤波器220的带宽可加宽以减少IPN并且还允许PLL 200对于FFH应用更快地稳定下来，并且改善PLL输出信号FPLL的点相位噪声。
在该具体实施中，量化噪声QE的减少操作如下：序列发生器或SDM 240将量化噪声QE提供给DTC控制电路245。量化噪声QE可基于序列(SEQ)的当前值与FCW之间的差值。DTC控制电路245基于量化误差QE来生成DTC_CODE。因此，DTC 250经由DTC_CODE基于量化误差QE来改变中间反馈时钟信号FIFB的沿，使得反馈时钟信号FIFB的沿在时间上基本上对应于沿基于分频比Ndiv所应当在的位置。因此，在PLL 200的情况下，DTC 200基本上从中间反馈时钟信号FIFB移除量化噪声QE以生成反馈时钟信号FFB。
DTC(诸如DTC 150和250)应当在DTC_CODE与施加到输入时钟沿的延迟之间具有基本上线性的响应。例如，如果DTC_CODE增加百分之五(5)，则施加到输入时钟沿的延迟应当基本上增加百分之五(5)。如果DTC在DTC_CODE与所产生的沿延迟之间具有非线性传递函数，则DTC可减少的量化噪声QE的量可能受到不利影响。另外，与DTC相关联的非线性可在PLL输出时钟信号FPLL中产生大分数杂散并且产生在PLL输出时钟信号FPLL的频率附近折叠的量化噪声。因此，本文所述的一些具体实施被配置为改善DTC的线性。本文所述的附加考虑还与减少DTC的功率消耗有关。
图3A示出了根据本公开的另一方面的示例性数字-时间转换器(DTC)300的示意图。如本文更详细地讨论的，DTC 300包括用于线性化由DTC 300生成的延迟与施加到DTC300的DTC_CODE之间的传递函数的电路。DTC 300包括输入缓冲器310、斜坡电压发生器320、评估电路330和输出缓冲器340。
输入缓冲器310可被配置为反相器，并且包括串联耦合在上电压轨Vdd与下电压轨(例如，接地)之间的p沟道金属氧化物半导体场效应晶体管(PMOS FET)M1和n沟道金属氧化物半导体场效应晶体管(NMOS FET)M2。PMOS FET M1包括耦合到上电压轨Vdd的源极、耦合到NMOS FET M2的栅极的栅极以及耦合到NMOS FET M2的漏极的漏极。NMOS FET M2包括耦合到下电压轨(例如，接地)的源极。PMOS FET M1的栅极和NMOS FET M2的栅极(输入缓冲器310的输入)被配置为接收输入电压Vin，并且PMOS FET M1的漏极和NMOS FET M2的漏极(输入缓冲器310的输出)被配置为产生缓冲器电压Vbuf。参照先前所讨论的PLL 100和200，输入电压Vin可分别对应于输入参考时钟信号REF和中间反馈时钟信号FIFB。应当理解，输入缓冲器310可不同地实现，诸如包括一组级联反相器的输入缓冲器或不使用反相器的其他输入缓冲器。
斜坡电压发生器320包括串联耦合在上电压轨Vdd与下电压轨(例如，接地)之间的PMOS FET M3、可变电阻器R4(具有可变电阻)和NMOS FET M4。PMOS FET M3包括耦合到上电压轨Vdd的源极，以及耦合到PMOS FET M1的漏极和NMOS FET M2的漏极(输入缓冲器310的输出)并且耦合到NMOS FET M4的栅极的栅极。可变电阻器R4耦合在PMOS FET M3与NMOSFET M4的相应漏极之间。NMOS FET M4包括耦合到下电压轨(例如，接地)的源极。可变电容器C4耦合在NMOS FET M4的漏极与下电压轨(例如，接地)之间。PMOS FET M3的栅极和NMOSFET M4的栅极充当斜坡电压发生器320的输入，并且被配置为从输入缓冲器310接收缓冲器电压Vbuf。NMOS FET M4的漏极充当斜坡电压发生器320的输出，并且被配置为产生斜坡电压Vramp。可变电阻器R4的电阻由粗控制(COARSE_CNTL)信号控制，并且可变电容器C4具有由DTC_CODE控制的可变电容。应当理解，斜坡电压发生器320可不同地实现，包括本文进一步描述的不同具体实施或其他。
评估电路330包括在上电压轨Vdd与下电压轨(例如，接地)之间与NMOS FET M5串联耦合的可变电阻器R5。可变电阻器R5具有由线性化控制信号(LINEAR_CNTL)控制的可变电阻。NMOS FET M5包括耦合到斜坡电压发生器320的NMOS FET M4的漏极(斜坡电压发生器320的输出)的栅极。NMOS FET M5包括被配置为产生评估电压Veval的漏极和耦合到下电压轨(例如，接地)的源极。NMOS FET M5的栅极充当评估电路330的输入以从斜坡电压发生器320接收斜坡电压Vramp。NMOS FET M5的漏极充当评估电路330的输出。应当理解，评估电路330可不同地实现，包括本文进一步描述的不同具体实施或其他。
输出缓冲器340可被配置为反相器，并且包括在上电压轨Vdd与下电压轨(例如，接地)之间与NMOS FET M7串联耦合的PMOS FET M6。PMOS FET M6包括耦合到上电压轨Vdd的源极、耦合到评估电路330的NMOS FET M5的漏极(评估电路330的输出)并且耦合到NMOSFET M7的栅极的栅极。PMOS FET M6包括耦合到NMOS FET M7的漏极的漏极；共用漏极充当输出缓冲器340的输出。NMOS FET M7包括耦合到下电压轨(例如，接地)的源极。PMOS FETM6的栅极和NMOS FET M7的栅极充当输出缓冲器340的输入，并且被配置为从评估电路330接收评估电压Veval。PMOS FET M6的漏极和NMOS FET M7的漏极充当输出缓冲器340的输出，并且被配置为产生输出电压Vout。参照先前所讨论的PLL 100和200，输出电压Vout可分别对应于输出参考时钟信号FREF和反馈时钟信号FFB。应当理解，输出缓冲器340可不同地实现，诸如包括一组级联反相器的输出缓冲器或不使用反相器的其他输出缓冲器。
在操作中，当输入电压Vin表现出上升沿时，PMOS FET M1断开并且NMOS FET M2接通。因此，输入缓冲器310生成处于低逻辑电平(例如，处于地电位)的缓冲器电压Vbuf。这使得PMOS FET M3接通并且NMOS FET M4断开。PMOS FET M3的接通产生从上电压轨Vdd经由PMOS FET M3和可变电阻器R4到可变电容器C4的充电电流路径。响应于施加到可变电容器C4的充电电流，斜坡电压Vramp从地电位增大到Vdd电位。斜坡电压Vramp增大的速率是可变电阻器R4的电阻与可变电容器C4的电容的乘积的函数。COARSE_CNTL信号对斜坡电压Vramp的上升进行粗控制，并且DTC_CODE对斜坡电压Vramp的上升进行细控制。
当斜坡电压Vramp上升到或高于NMOS FET M5的阈值电压时，NMOS FET M5接通。响应于NMOS FET M5接通，评估电压Veval变为地电位。响应于评估电压Veval变为地电位，PMOS FET M6接通并且NMOS FET M7断开；使得输出缓冲器340在输出电压Vout中产生上升沿。输入电压Vin的上升沿与输出电压Vout的上升沿之间的时间延迟是由DTC 300施加到输入电压Vin的延迟。该延迟是斜坡电压Vramp朝向NMOS FET M5的阈值电压Vth上升的速率的函数，即DTC_CODE的函数。因此，通过控制DTC_CODE，控制DTC 300的延迟。
图3B示出了根据本公开的另一方面的与图3A的示例性数字-时间转换器(DTC)相关联的不同传递函数的曲线图。示出了三(3)个传递函数：(1)斜坡电压Vramp的斜率(y轴)对DTC_CODE(x轴)的传递函数g(x)(左侧曲线图)；(2)由DTC 300生成的延迟(y轴)对斜坡电压Vramp的斜率(x轴)的传递函数f(x)(中间曲线图)；以及(3)由DTC 300生成的延迟(y轴)对DTC_CODE(x轴)的组合或乘积传递函数g(x)*f(x)(右侧曲线图)。
如左侧曲线图所示，由于经由电阻器R4对电容器C4的电流充电，斜坡电压斜率与DTC_CODE之间的传递函数g(x)是非线性的。传递函数g(x)是非线性的，因为斜坡电压Vramp斜率是负的，其负值的绝对值随DTC_CODE的线性递增而逐渐减小。如中间曲线图所指示，延迟与斜坡电压斜率之间的传递函数f(x)由于电流经由电阻器R5被供应到NMOS FET M5的电流充电而是非线性的。传递函数g(x)是非线性的，因为延迟具有负斜率，其负值的绝对值随斜坡电压Vramp斜率的线性递增而逐渐减小。
通过经由LINEAR_CNTL信号适当地选择可变电阻器R5的电阻，其可以是可变电阻器R4的当前电阻和可变电容器C4的当前电容的函数，传递函数f(x)的非线性可基本上抵消传递函数g(x)的非线性，使得组合或乘积传递函数g(x)*f(x)在DTC_CODE的整个范围内基本上是线性的，如右侧曲线图所示。因此，DTC 300的线性化减少了量化噪声QE，允许LPF或环路滤波器120或220的带宽变得更宽，这可减少IPN并且可允许PLL 100或200对于FFH应用更快地稳定下来，并且改善PLL输出信号FPLL的点相位噪声。
图4A示出了根据本公开的另一方面的另一示例性数字-时间转换器(DTC)400的示意图。如本文更详细地讨论的，DTC 400包括用于防止斜坡电压Vramp从地电位一直充电到Vdd电位以存储电力的电路。DTC 400包括输入缓冲器410、斜坡电压发生器420、评估电路430、输出缓冲器440和开关控制电路450。输入缓冲器410可类似于先前详细讨论的输入缓冲器310。
斜坡电压发生器420包括串联耦合在上电压轨Vdd与下电压轨(例如，接地)之间的PMOS FET M3、开关设备SW1、可变电阻器R4和NMOS FET M4。PMOS FET M3包括耦合到上电压轨Vdd的源极，以及耦合到PMOS FET M1的漏极和NMOS FET M2的漏极(输入缓冲器410的输出)并且耦合到NMOS FET M4的栅极的栅极。开关设备SW1和可变电阻器R4串联耦合在PMOSFET M3与NMOS FET M4的相应漏极之间。NMOS FET M4包括耦合到下电压轨(例如，接地)的源极。可变电容器C4耦合在NMOS FET M4的漏极与下电压轨(例如，接地)之间。PMOS FET M3的栅极和NMOS FET M4的栅极充当斜坡电压发生器420的输入，并且被配置为从输入缓冲器410接收缓冲器电压Vbuf。NMOS FET M4的漏极充当斜坡电压发生器420的输出，并且被配置为产生斜坡电压Vramp。可变电阻器R4的电阻由粗控制(COARSE_CNTL)信号控制，并且可变电容器C4的电容由DTC_CODE控制。开关设备SW1的闭合/断开状态由开关控制电路450生成的开关控制信号SW_CNTL控制，如本文更详细地讨论的。
评估电路430包括在上电压轨Vdd与下电压轨(例如，接地)之间与NMOS FET M5串联耦合的可变电阻器R5。可变电阻器R5的电阻由线性化控制信号(LINEAR_CNTL)控制。NMOSFET M5包括耦合到斜坡电压发生器420的NMOS FET M4的漏极(斜坡电压发生器420的输出)的栅极。NMOS FET M5包括被配置为产生评估电压Veval的漏极和耦合到下电压轨(例如，接地)的源极。NMOS FET M5的栅极充当评估电路430的输入以从斜坡电压发生器420接收斜坡电压Vramp。NMOS FET M5的漏极充当评估电路430的输出。
输出缓冲器440可类似于先前详细讨论的输出缓冲器340。在被标识为选项1的一个另选具体实施中，评估电路430的输出可耦合到开关控制电路450的输入。在被标识为选项2的另一另选具体实施中，输出缓冲器440的输出可耦合到开关控制电路450的输入。
图4B示出了根据本公开的另一方面的与数字-时间转换器(DTC)400的示例性操作相关的时序图。曲线图的x轴或横轴表示时间。曲线图的y轴或纵轴被分成三个参数：(1)在曲线图的顶部部分处示出的输出电压Vout；(2)在曲线图的中间部分处示出的斜坡电压Vramp；和(3)在曲线图的底部部分处示出的输入电压Vin。所示出的示例属于选项2，其中输出缓冲器440的输出耦合到开关控制电路450的输入。
参考这些曲线图，开关控制电路450操作如下：当斜坡电压Vramp响应于输入电压Vin的正沿而开始从地电位上升(如指向斜坡电压Vramp的初始箭头所指示)，并且评估电压Veval处于Vdd电位而输出电压Vout处于地电位时，开关控制电路450生成SW_CNTL信号以保持开关设备SW1闭合，使得形成从上电压轨Vdd经由开关设备SW1和可变电阻器R4到电容器C4的电流路径；这产生上升斜坡电压。当斜坡电压Vramp达到NMOS FET M5的阈值电压时，NMOSFET M5接通，并且评估电压Veval降低到地电位。响应于评估电压Veval降低到地电位，输出电压Vout从地电位增大到Vdd电位(如指向输出电压Vout的上升沿的箭头所指示)。响应于输出电压Vout的上升沿，开关控制电路450生成SW_CNTL信号以断开开关设备SW1，并且停止电容器C4的充电以节省电力(如指向斜坡电压Vramp的顶部平台期的箭头所指示)。参照选项1，评估电压Veval的下降沿使得开关控制电路450生成SW_CNTL信号以断开开关设备SW1，并且停止电容器C4的充电以节省电力。
图5A示出了根据本公开的另一方面的另一示例性数字-时间转换器(DTC)500的示意图。类似于DTC 400，DTC 500包括当评估电压Veval或输出电压Vout分别表现出下降或上升跃迁时停止流过评估电路的NMOS FET M5的电流的电路。
DTC 500包括输入缓冲器510、斜坡电压发生器520、评估电路530、输出缓冲器540和开关控制电路550。输入缓冲器510可类似于先前详细讨论的输入缓冲器310。斜坡电压发生器520可类似于先前详细讨论的斜坡电压发生器320。输出缓冲器540可类似于先前详细讨论的输出缓冲器440来配置。
评估电路530包括串联耦合在上电压轨Vdd与下电压轨(例如，接地)之间的开关设备SW2、可变电阻器R5和NMOS FET M5。开关设备SW2的闭合/断开状态由开关控制电路550生成的开关控制(SW_CNTL)信号控制，如本文更详细地讨论的。可变电阻器R5的电阻由线性化控制信号(LINEAR_CNTL)控制。NMOS FET M5包括耦合到斜坡电压发生器520的NMOS FET M4的漏极(斜坡电压发生器520的输出)的栅极。NMOS FET M5包括被配置为产生评估电压Veval的漏极和耦合到下电压轨(例如，接地)的源极。NMOS FET M5的栅极充当评估电路530的输入以从斜坡电压发生器520接收斜坡电压Vramp。NMOS FET M5的漏极充当评估电路530的输出。
在被标识为选项1的一个另选具体实施中，评估电路530的输出可耦合到开关控制电路550的输入。在被标识为选项2的另一另选具体实施中，输出缓冲器540的输出可耦合到开关控制电路550的输入。
图5B示出了根据本公开的另一方面的与数字-时间转换器(DTC)500的示例性操作相关的时序图。曲线图的x轴或横轴表示时间。曲线图的y轴或纵轴被分成四个参数：(1)流过NMOS FET M5的电流IM5；(2)从曲线图的顶部部分起第二个示出的输出电压Vout；(3)从曲线图的顶部部分起第三个示出的斜坡电压Vramp；和(4)在曲线图的底部部分处示出的输入电压Vin。所示出的示例属于选项2，其中输出缓冲器540的输出耦合到开关控制电路550的输入。
参考这些图，开关控制电路550操作如下：当斜坡电压Vramp响应于输入电压Vin的正沿而开始从地电位上升时(如指向斜坡电压Vramp的初始箭头所指示)，开关控制电路550生成SW_CNTL信号以保持开关设备SW2闭合。因此，评估电压Veval处于Vdd电位，输出电压Vout处于地电位。当斜坡电压Vramp达到NMOS FET M5的阈值电压时，NMOS FET M5接通并且流过NMOS FET M5的电流IM5增加(如指向电流IM5的上升沿的箭头所指示)。其结果是，评估电压Veval降低到地电位。响应于评估电压Veval降低到地电位，输出电压Vout从地电位增大到Vdd电位(如指向输出电压Vout的上升沿的箭头所指示)。响应于输出电压Vout的上升沿，开关控制电路550生成SW_CNTL信号以断开开关设备SW2，并且停止流过NMOS FET M5的电流(如指向电流IM5的下降沿的箭头所指示)。参照选项1，评估电压Veval的下降沿使得开关控制电路550生成SW_CNTL信号以断开开关设备SW2，并且停止流过NMOS FET M5的电流IM5。
图6示出了根据本公开的另一方面的另一示例性数字-时间转换器(DTC)600的示意图。DTC 600是结合如上所述的各种概念的示例性更详细具体实施。
DTC 600包括输入缓冲器610、斜坡电压发生器620、评估电路630、输出缓冲器640、低功率模式(LPM)电路660、多路复用器670以及一组温度计解码器650、652和654。输入缓冲器610和输出缓冲器640分别类似于先前详细讨论的输入缓冲器310和输出缓冲器340。
斜坡电压发生器620包括串联耦合在上电压轨Vdd与下电压轨(例如，接地)之间的PMOS FET M3、一组可选电阻器电路622和NMOS FET M4。该一组可选电阻器电路622中的每一者包括与电阻器R4串联耦合的PMOS FET M8。PMOS FET M3和NMOS FET M4包括耦合在一起并且充当斜坡电压发生器620的输入以从输入缓冲器610的输出接收缓冲器电压Vbuf的栅极。斜坡电压发生器620进一步包括一组可选电容器电路624。该一组可选电容器电路624中的每一者包括在NMOS FET M4的漏极与下电压轨(例如，接地)之间与NMOS FET M9串联耦合的电容器C4。
评估电路630包括在上电压轨Vdd与下电压轨(例如，接地)之间与NMOS FET M5串联耦合的一组可选电阻器电路632。可选电阻器电路632中的每一者包括与电阻器R5串联耦合的PMOS FET M10。NMOS FET M5包括充当评估电路630的输入的栅极，其被配置为从斜坡电压发生器620的输出接收斜坡电压Vramp。NMOS FET M5包括被配置为在评估电路630的输出处产生评估电压Veval的漏极。
温度计解码器650被配置为例如从PLL 100中的DTC控制电路145的输出或者从PLL200中的DTC控制器245的输出接收DTC_CODEB。在该示例中，DTC_CODEB为二进制信号或数字，并且温度计解码器650被配置为基于二进制信号DTC_CODEB来生成一组温度计码DTC_CODET。例如，如果DTC_CODEB具有位宽度四(4)，则该一组温度计码DTC_CODET具有16(24)个码。因此，温度计解码器650包括分别耦合到一组可选电容器电路624的NMOS FET M9的栅极的一组输出，在这些输出处生成该一组温度计码DTC_CODET。
LPM电路660被配置为在非LPM模式(例如，正常模式)与LPM模式之间选择性地配置DTC 600。在LPM模式中，LPM电路660响应于DTC 600的输出电压Vout处的上升沿而断开一组可选电阻器电路622，以防止斜坡电压Vramp在输出电压Vout的上升沿发生之后一直上升到Vdd。这为DTC 600节省了电力。在正常模式中，LPM电路660不响应于DTC 600的输出电压Vout处的上升沿而断开一组可选电阻器电路622；从而允许斜坡电压Vramp一直上升到Vdd电位。因此，在正常模式中，LPM 660被配置为不依赖于输出电压Vout来将开关设备M8保持在闭合状态。
另外，在LPM模式中，LPM电路660响应于DTC 600的输出电压Vout处的上升沿而断开一组可选电阻器电路632，以停止流过NMOS FET M5的电流IM5。这为DTC 600节省了电力。在正常模式中，LPM电路660不响应于DTC 600的输出电压Vout处的上升沿而断开一组可选电阻器电路632；从而不停止流过NMOS FET M5的电流IM5。因此，在正常模式中，LPM 660被配置为不依赖于输出电压Vout来将开关设备M10保持在闭合状态。
如关于DTC 400和500所述，应当理解，LPM 660可接收并且响应于评估电压Veval的下降沿而不是输出电压Vout的上升沿，以断开一组可选电阻器电路622和632。在这种情况下，可修改、添加和/或消除一个或多个逻辑部件，使得LPM 660如上所述响应于评估电压Veval的下降沿而非输出电压Vout的上升沿。
LPM电路660与温度计解码器652和654相关联。温度计解码器652被配置为接收二进制信号LINEAR_CNTLB并且基于二进制数LINEAR_CNTLB信号来生成一组温度计码LINEAR_CNTLT。例如，如果LINEAR_CNTLB具有位宽度二(2)，则一组温度计码LINEAR_CNTLT具有4(22)个码。因此，温度计解码器652包括一组输出，在这些输出处生成一组温度计码LINEAR_CNTLT。
温度计解码器654被配置为接收二进制信号COARSE_CNTLB并且基于二进制数COARSE_CNTLB信号来生成一组温度计码COARSE_CNTLT。例如，如果COARSE_CNTLB具有位宽度二(2)，则一组温度计码COARSE_CNTLT具有4(22)个码。因此，温度计解码器654包括一组输出，在这些输出处生成一组温度计码COARSE_CNTLT。
LPM电路660包括第一组或门662、与门664、第二组或门668、通过或传输门M11以及NMOS FET M12。第一组或门662包括耦合到温度计解码器654的该一组输出的第一组输入，以及耦合到传输门M11的输出、与门664的第一输入和NMOS FET M12的漏极的第二组输入。第一组或门662包括分别耦合到一组可选电阻器电路622的该一组PMOS FET M8的栅极的一组输出。
与门664包括耦合到DTC 600的输入以接收输入电压Vin的第二输入。第二组或门668包括耦合到温度计解码器652的该一组输出的第一组输入，以及耦合到与门664的输出的第二组输入。第二组或门668包括分别耦合到一组可选电阻器电路632的该一组PMOS FETM10的栅极的一组输出。
传输门M11包括耦合到输出缓冲器640的输出的输入(例如，被配置为接收输出电压Vout)。传输门M11包括非互补和互补控制输入，其被配置为分别接收非互补和互补低功率模式启用信号LPM_EN和LPM_ENB。NMOS FET M12包括被配置为接收互补LPM_ENB信号的栅极和耦合到下电压轨(例如，接地)的源极。
DTC 600进一步包括多路复用器670，该多路复用器包括耦合到输出缓冲器640的输出以接收输出电压Vout的第一输入，以及耦合到输入缓冲器610的输入以接收输入电压Vin的第二输入。多路复用器670包括用于接收选择(SEL)信号的选择输入和被配置为产生DTC电压Vdtc的输出，该DTC电压Vdtc可对应于PLL 100中的输出时钟参考信号FREF和PLL200中的反馈时钟信号FFB。输出缓冲器640的输出耦合到温度计解码器650的控制输入，使得DTC_CODET不被施加到一组可选电容器电路624，直到电容器C4被完全放电或重置。
在操作中，输入电压Vin的上升沿使得缓冲器电压Vbuf变为地电位。缓冲器电压Vbuf变为地电位接通PMOS FET M3(并且断开NMOS FET M4)。经由温度计解码器654通过COARSE_CNTLB信号，并且经由一组或门662通过施加到PMOS FET M8的第一输入的COARSE_CNTLT信号，设定处于闭合状态(接通)的PMOS FET M8的数量。这控制了R4电阻在电容器C4的充电中的贡献。经由温度计解码器650以生成一组DTC_CODET信号的DTC_CODEB接通一组可选电容器624的特定数量的NMOS FET M9以实现用于生成斜坡电压Vramp的期望的电容。
当斜坡电压Vramp达到或超过NMOS FET M5的阈值电压Vth时，NMOS FET M5接通，并且从上电压轨Vdd、接通的该多个PMOS FET M10以及与接通的该多个PMOS FET M10相关联的一组电阻器R5汲取电流IM5。接通的PMOS FET M10的数量由LINEAR_CNTLB信号、温度计解码器652、LINEAR_CNTLT信号和一组或门668控制。如先前所讨论的，因此与评估电路630相关联的传递函数f(x)基本上是如参考图3B所讨论的与斜坡电压发生器620相关联的传递函数g(x)的逆函数。
响应于NMOS FET M5接通，评估电压Veval降低到地电位；因此，接通输出缓冲器640的PMOS FET M6并且断开NMOS FET M7。因此，输出电压Vout经历上升沿。基于COARSE_CNTLB信号，上升沿经由通过LPM_EN/LPM_EMB互补信号已启用的传输门M11以及一组或门662施加到一组可选电阻器电路622的PMOS FET M8，以断开对应的已接通的PMOS FET M8以防止一组可选电容器电路624的已启用的电容器C4的进一步充电并且停止上升斜坡电压Vramp。如先前所讨论的，这为DTC 600节省了电力。
相似地，输出电压Vout的上升沿经由传输门M11施加到与门664的第一输入，并且施加到与门664的第二输入的输入电压Vin的高逻辑电压(例如，Vdd)使得与门664生成高逻辑电压以启用一组或门668。基于LINEAR_CNTLB信号，一组可选电阻器电路632的已接通的PMOS FET M10响应于经由传输门M11、与门664以及一组或门668的输出电压Vout的上升沿而断开或配置在其断开状态，从而防止电流IM5流过NMOS FET M5。如先前所讨论的，这为DTC600节省了电力。
输出电压Vout的上升沿还禁用温度计解码器650以使得温度计解码器650在一组可选电容器电路624放电或重置之后以高逻辑电压(例如，Vdd)重新定时DTC_CODET的生成。另外，参照多路复用器670，如果选择(SEL)信号处于第一状态，则多路复用器670输出输出电压Vout作为DTC电压Vdtc。如果选择(SEL)信号处于第二状态，则多路复用器670输出输入电压Vin作为DTC电压Vdtc。这允许输入电压Vin绕过DTC 600。
图7示出了根据本公开的另一方面的另一示例性数字-时间转换器(DTC)700的示意图。DTC 700类似于先前所讨论的DTC 300，但有一些不同：(1)DTC 700响应于输入电压Vin的下降沿；(2)由DTC 700施加的延迟是下降沿到下降沿延迟(但可在输入和输出处放置附加的反相器以实现上升沿到上升沿延迟)；(3)斜坡电压Vramp从Vdd降低到评估电路的PMOS FET M5的阈值电压；并且因此，(4)斜坡电压发生器和评估电路被重新配置以实现上述特性。更具体地，DTC 700包括输入缓冲器710、斜坡电压发生器720、评估电路730和输出缓冲器740。
输入缓冲器710可被配置为每输入缓冲器310的反相器，包括串联耦合在上电压轨Vdd与下电压轨(例如，接地)之间的PMOS FET M1和NMOS FET M2。PMOS FET M1包括耦合到上电压轨Vdd的源极、耦合到NMOS FET M2的栅极的栅极以及耦合到NMOS FET M2的漏极的漏极。NMOS FET M2包括耦合到下电压轨(例如，接地)的源极。PMOS FET M1的栅极和NMOSFET M2的栅极(输入缓冲器710的输入)被配置为接收输入电压Vin，并且PMOS FET M1的漏极和NMOS FET M2的漏极(输入缓冲器710的输出)被配置为产生缓冲器电压Vbuf。
斜坡电压发生器720包括串联耦合在上电压轨Vdd与下电压轨(例如，接地)之间的PMOS FET M3、可变电阻器R4(其电阻为可变的)和NMOS FET M4。PMOS FET M3包括耦合到上电压轨Vdd的源极，耦合到PMOS FET M1的漏极和NMOS FET M2的漏极(输入缓冲器710的输出)并且耦合到NMOS FET M4的栅极的栅极。斜坡电压发生器720进一步包括耦合在PMOSFET M3的漏极与下电压轨(例如，接地)之间的可变电容器C4(其电容为可变的)。PMOS FETM3的栅极和NMOS FET M4的栅极充当斜坡电压发生器720的输入，并且被配置为从输入缓冲器710接收缓冲器电压Vbuf。PMOS FET M3的漏极充当斜坡电压发生器720的输出以产生斜坡电压Vramp。可变电阻器R4的电阻由粗控制(COARSE_CNTL)信号控制，并且可变电容器C4的电容由DTC_CODE控制。
评估电路730包括在上电压轨Vdd与下电压轨(例如，接地)之间与可变电阻器R5串联耦合的PMOS FET M5。可变电阻器R5的电阻由线性化控制信号(LINEAR_CNTL)控制。PMOSFET M5包括耦合到斜坡电压发生器720的PMOS FET M3的漏极(斜坡电压发生器720的输出)的栅极。PMOS FET M5包括被配置为产生评估电压Veval的漏极和耦合到上电压轨Vdd的源极。PMOS FET M5的栅极充当评估电路730的输入以从斜坡电压发生器720接收斜坡电压Vramp。PMOS FET M5的漏极充当评估电路730的输出。
输出缓冲器740可被配置为每输出缓冲器340的反相器，包括在上电压轨Vdd与下电压轨(例如，接地)之间与NMOS FET M7串联耦合的PMOS FET M6。PMOS FET M6包括耦合到上电压轨Vdd的源极、耦合到评估电路730的PMOS FET M5的漏极(评估电路730的输出)并且耦合到NMOS FET M7的栅极的栅极。PMOS FET M6包括耦合到NMOS FET M7的漏极的漏极；共用漏极充当输出缓冲器740的输出。NMOS FET M7包括耦合到下电压轨(例如，接地)的源极。PMOS FET M6的栅极和NMOS FET M7的栅极充当输出缓冲器740的输入，并且被配置为从评估电路730接收评估电压Veval。PMOS FET M6的漏极和NMOS FET M7的漏极充当输出缓冲器740的输出，并且被配置为产生输出电压Vout。
在操作中，当输入电压Vin表现出下降沿时，PMOS FET M1接通并且NMOS FET M2断开。因此，输入缓冲器710生成处于高逻辑电平(例如，处于Vdd)的缓冲器电压Vbuf。这使得PMOS FET M3断开并且NMOS FET M4接通。NMOS FET M4的接通产生从可变电容器C4经由可变电阻器R4和NMOS FET M4到下电压轨(例如，接地)的放电电流路径。响应于来自可变电容器C4的放电电流，斜坡电压Vramp从Vdd电位朝向地电位降低。斜坡电压Vramp降低的速率是可变电阻器R4的电阻与可变电容器C4的电容的乘积的函数。COARSE_CNTL信号对斜坡电压Vramp的斜率进行粗控制，并且DTC_CODE对斜坡电压Vramp的斜率进行细控制。
当斜坡电压Vramp下降到或低于PMOS FET M5的阈值电压时，PMOS FET M5接通。响应于PMOS FET M5接通，评估电压Veval变为Vdd电位。响应于评估电压Veval变为Vdd电位，PMOS FET M6断开并且NMOS FET M7接通；使得输出缓冲器740在输出电压Vout中产生下降沿。输入电压Vin的下降沿与输出电压Vout的下降沿之间的时间延迟是由DTC 700施加到输入电压Vin的延迟。该延迟是斜坡电压Vramp朝向PMOS FET M5的阈值电压Vth下降的速率的函数，即DTC_CODE的函数。因此，通过控制DTC_CODE，控制DTC 300的延迟。
DTC 700可配置有与DTC 400类似的电路以防止斜坡电压Vramp一直降低到地电位。例如，电路将在已达到PMOS FET M5的阈值电压之后停止降低斜坡电压Vramp。相似地，DTC 700可配置有与DTC 500类似的电路以防止在评估电压Veval或输出电压Vout已改变状态之后电流流过PMOS FET M5。
图8示出了根据本公开的另一方面的执行数字-时间转换的示例性方法800的流程图。方法800包括响应于输入电压的第一沿而生成根据第一传递函数随数字-时间(DTC)码改变的斜坡电压(框810)。用于响应于输入电压的第一沿而生成根据第一传递函数随数字-时间(DTC)码改变的斜坡电压的装置的示例包括本文所讨论的斜坡电压发生器中的任一者。
方法800进一步包括生成根据第二传递函数随斜坡电压改变的输出电压的第二沿，其中第二传递函数基本上是第一传递函数的逆函数(框820)。用于生成根据第二传递函数随斜坡电压改变的输出电压的第二沿的装置的示例包括本文所述的评估电路中的任一者，其中第二传递函数基本上是第一传递函数的逆函数。
图9示出了根据本公开的另一方面的示例性无线通信设备900的框图。无线通信设备900包括基带集成电路(IC)或片上系统(SOC)910、数模转换器(DAC)915、第一混频器935、射频滤波器(RFF)935、RF处理电路955、至少一个天线960、锁相环路(PLL)925、本地振荡器(LO)940、第二混频器945、基带滤波器(BBF)930以及模数转换器(ADC)920。
基带SOC 910根据特定应用生成用于传输的数字BB信号。DAC 915将数字BB信号转换为模拟BB信号。PLL 925，其可按PLL 100或200配置(包括本文所述的DTC)，生成参考信号。LO 940生成第一和第二LO信号。第一混频器935将模拟BB信号上变频为RF信号(但应当理解，可在无线通信设备900中发生一种或多种其他上变频，诸如变频为中频(IF))。RFF950对由第一混频器935生成的RF信号进行滤波。RF处理电路955可对经滤波的RF信号执行各种处理，包括预放大、相移、功率放大等。由RF处理电路955输出的经处理的RF信号被施加到至少一个天线960，用于传输到一个或多个其他无线通信设备。
至少一个天线960可接收由远程无线设备传输的RF信号。RF处理电路955可对来自至少一个天线960的RF信号执行各种处理(包括低噪声放大、相移、附加放大等)以生成所接收的RF信号。第二混频器945使用由LO 940生成的第二LO来对所接收的RF信号进行下变频以生成模拟基带信号(但应当理解，可在无线通信设备900中发生一种或多种其他下变频，诸如变频为中频(IF))。BBF 930对来自第二混频器945的模拟基带信号进行滤波。ADC 920将模拟基带信号转换为数字基带信号。并且，基带SOC 910可根据特定应用处理数字基带信号。
以下提供了本公开的各方面的概览：
方面1：一种装置，包括：输入缓冲器，该输入缓冲器包括被配置为接收输入电压的输入；斜坡电压发生器，该斜坡电压发生器包括耦合到该输入缓冲器的输出的输入；评估电路，该评估电路包括耦合到该斜坡电压发生器的输出的输入，其中该评估电路包括在第一电压轨与第二电压轨之间与第一场效应晶体管(FET)串联耦合的第一电阻器；和输出缓冲器，该输出缓冲器包括耦合到该第一FET的漏极的输入和被配置为生成输出电压的输出。
方面2：根据方面1所述的装置，其中该输入缓冲器包括串联耦合在该第一电压轨与该第二电压轨之间的第二FET和第三FET，其中该第二FET和该第三FET包括被配置为接收该输入电压的栅极，并且其中该第二FET和该第三FET包括耦合到该斜坡电压发生器的该输入的漏极。
方面3：根据方面2所述的装置，其中该第二FET包括p沟道金属氧化物半导体场效应晶体管(PMOS FET)，并且该第三FET包括n沟道金属氧化物半导体场效应晶体管(NMOSFET)。
方面4：根据方面1至3中任一方面所述的装置，其中该斜坡电压发生器包括串联耦合在该第一电压轨与该第二电压轨之间的第二FET、第二电阻器和第三FET，以及耦合在该第三FET的漏极与该第二电压轨之间的电容器。
方面5：根据方面4所述的装置，其中该第二电阻器具有能够由控制信号控制的可变电阻。
方面6：根据方面5所述的装置，其中该斜坡电压发生器被配置为在该斜坡电压发生器的该输出处生成斜坡电压，其中该斜坡电压的斜率由该控制信号控制。
方面7：根据方面4至6中任一方面所述的装置，其中该电容器具有能够由控制信号控制的可变电容。
方面8：根据方面7所述的装置，其中该斜坡电压发生器被配置为在该斜坡电压发生器的输出处生成斜坡电压，其中该斜坡电压的斜率由该控制信号控制。
方面9：根据方面7或8所述的装置，其中该控制信号包括数字-时间转换器(DTC)码。
方面10：根据方面4至9中任一方面所述的装置，其中该斜坡电压发生器包括与该第二电阻器串联耦合的开关设备，其中该开关设备的闭合/断开状态由控制信号控制。
方面11：根据方面10所述的装置，进一步包括开关控制电路，该开关控制电路包括耦合到该输出缓冲器的输出的输入以及被配置为生成该控制信号的输出。
方面12：根据方面10所述的装置，进一步包括开关控制电路，该开关控制电路包括耦合到该评估电路的输出的输入以及被配置为生成该控制信号的输出。
方面13：根据方面10至12中任一方面所述的装置，进一步包括低功率模式(LPM)电路，该低功率模式(LPM)电路被配置为在第一模式中不依赖于该输出电压来将该开关设备保持在闭合状态，并且在第二模式中响应于该输出电压而将该开关设备配置在断开或闭合状态。
方面14：根据方面1至13中任一方面所述的装置，其中第一电阻器具有由第一控制信号控制的可变电阻。
方面15：根据方面14所述的装置，其中该斜坡电压发生器被配置为生成斜坡电压，并且其中该可变电阻被配置为使得该输入电压的第一沿与该输出电压的第二沿之间的延迟对该斜坡电压的第一函数与该斜坡电压对第二控制信号的第二函数基本上相反地改变，该第二控制信号被配置为控制与生成该斜坡电压相关联的电容。
方面16：根据方面1至15中任一方面所述的装置，其中该评估电路包括与该第一电阻器串联耦合的开关设备，其中该开关设备的闭合/断开状态由控制信号控制。
方面17：根据方面16所述的装置，进一步包括开关控制电路，该开关控制电路包括耦合到该输出缓冲器的输出的输入以及被配置为生成该控制信号的输出。
方面18：根据方面16所述的装置，进一步包括开关控制电路，该开关控制电路包括耦合到该评估电路的输出的输入以及被配置为生成该控制信号的输出。
方面19：根据方面16至18中任一方面所述的装置，进一步包括低功率模式(LPM)电路，该低功率模式(LPM)电路被配置为在第一模式中不依赖于该输出电压来将该开关设备保持在闭合状态，并且在第二模式中响应于该输出电压而将该开关设备配置在断开或闭合状态。
方面20：根据方面19所述的装置，其中该LPM电路被进一步配置为响应于该输入电压而将该开关设备保持在该断开或闭合状态。
方面21：根据方面1至20中任一方面所述的装置，进一步包括多路复用器，该多路复用器包括耦合到该输出缓冲器的该输出的第一输入、耦合到该输入缓冲器的该输入的第二输入、被配置为接收选择信号的选择输入以及被配置为基于该选择信号来输出该输入电压或该输出电压的输出。
方面22：根据方面1至21中任一方面所述的装置，其中：该斜坡电压发生器包括在该第一电压轨与该第二电压轨之间与一组可选电容器电路串联耦合的一组可选电阻器电路；第一温度计解码器，该第一温度计解码器被配置为响应于第一二进制信号而生成第一组控制信号，其中该第一组控制信号控制该一组可选电阻器电路；和第二温度计解码器，该第二温度计解码器被配置为响应于第二二进制信号而生成第二组控制信号，其中该第二组控制信号控制该一组可选电容器电路。
方面23：一种方法，包括：响应于输入电压的第一沿而生成根据第一传递函数随数字-时间(DTC)码改变的斜坡电压；以及生成根据第二传递函数随该斜坡电压改变的输出电压的第二沿，其中第二传递函数基本上是第一传递函数的逆函数。
方面24：根据方面23所述的方法，进一步包括响应于该输出电压的该第二沿而停止该斜坡电压。
方面25：根据方面23或24所述的方法，进一步包括：响应于该斜坡电压达到或超过晶体管的阈值电压而生成评估电压，其中该输出电压的该第二沿响应于该评估电压；以及响应于该评估电压的第三沿而停止该斜坡电压。
方面26：根据方面23至25中任一方面所述的方法，进一步包括：响应于该斜坡电压达到或超过晶体管的阈值电压而生成评估电压，其中该输出电压的该第二沿响应于该评估电压；以及响应于该输出电压的该第二沿或该评估电压的第三沿而停止流过该晶体管的电流。
方面27：一种装置，包括：用于响应于输入电压的第一沿而生成根据第一传递函数随数字-时间(DTC)码改变的斜坡电压的装置；和用于生成根据第二传递函数随该斜坡电压改变的输出电压的第二沿的装置，其中该第二传递函数基本上是该第一传递函数的逆函数。
方面28：根据方面27所述的装置，进一步包括：用于响应于该输出电压的该第二沿而停止该斜坡电压的装置；用于响应于该斜坡电压达到或超过晶体管的阈值电压而生成评估电压的装置，其中该输出电压的该第二沿响应于该评估电压；和用于响应于该评估电压的第三沿而停止该斜坡电压的装置。
方面29：根据方面27或28所述的装置，进一步包括：用于响应于该斜坡电压达到或超过晶体管的阈值电压而生成评估电压的装置，其中该输出电压的该第二沿响应于该评估电压；和用于响应于该输出电压的该第二沿或该评估电压的第三沿而停止流过该晶体管的电流的装置。
方面30：一种无线通信设备，包括：锁相环路(PLL)，该PLL被配置为生成PLL信号，其中该PLL包括数字-时间转换器(DTC)，该DTC包括：输入缓冲器，该输入缓冲器被配置为接收输入电压；斜坡电压发生器，该斜坡电压发生器耦合到该输入缓冲器；评估电路，该评估电路耦合到该斜坡电压发生器，其中该评估电路包括在第一电压轨与第二电压轨之间与第一场效应晶体管(FET)串联耦合的第一电阻器；和输出缓冲器，该输出缓冲器耦合到第一FET的漏极，该输出缓冲器被配置为提供输出电压；本地振荡器(LO)，该LO被配置为基于该PLL信号来生成LO信号；和混频器，该混频器被配置为基于该LO信号来生成基带信号、中频信号或射频信号。
提供本公开的先前描述以使本领域的任何技术人员能够制作或使用本公开。对本公开的各种修改对于本领域技术人员来说将是显而易见的，并且本文定义的一般原理可以应用于其他变型而不背离本公开的精神或范围。由此，本公开并非旨在被限定于本文中所描述的示例，而是应被授予与本文中所公开的原理和新颖特征相一致的最广范围。

Claims (30)

1.一种装置，包括：
输入缓冲器，所述输入缓冲器包括被配置为接收输入电压的输入；
斜坡电压发生器，所述斜坡电压发生器包括耦合到所述输入缓冲器的输出的输入；
评估电路，所述评估电路包括耦合到所述斜坡电压发生器的输出的输入，其中所述评估电路包括在第一电压轨与第二电压轨之间与第一场效应晶体管(FET)串联耦合的第一电阻器；和
输出缓冲器，所述输出缓冲器包括耦合到所述第一FET的漏极的输入和被配置为生成输出电压的输出。
2.根据权利要求1所述的装置，其中所述输入缓冲器包括串联耦合在所述第一电压轨与所述第二电压轨之间的第二FET和第三FET，其中所述第二FET和所述第三FET包括被配置为接收所述输入电压的栅极，并且其中所述第二FET和所述第三FET包括耦合到所述斜坡电压发生器的所述输入的漏极。
3.根据权利要求2所述的装置，其中所述第二FET包括p沟道金属氧化物半导体场效应晶体管(PMOS FET)，并且所述第三FET包括n沟道金属氧化物半导体场效应晶体管(NMOSFET)。
4.根据权利要求1所述的装置，其中所述斜坡电压发生器包括串联耦合在所述第一电压轨与所述第二电压轨之间的第二FET、第二电阻器和第三FET，以及耦合在所述第三FET的漏极与所述第二电压轨之间的电容器。
5.根据权利要求4所述的装置，其中所述第二电阻器具有能够由控制信号控制的可变电阻。
6.根据权利要求5所述的装置，其中所述斜坡电压发生器被配置为在所述斜坡电压发生器的所述输出处生成斜坡电压，其中所述斜坡电压的斜率由所述控制信号控制。
7.根据权利要求4所述的装置，其中所述电容器具有能够由控制信号控制的可变电容。
8.根据权利要求7所述的装置，其中所述斜坡电压发生器被配置为在所述斜坡电压发生器的输出处生成斜坡电压，其中所述斜坡电压的斜率由所述控制信号控制。
9.根据权利要求7所述的装置，其中所述控制信号包括数字-时间转换器(DTC)码。
10.根据权利要求4所述的装置，其中所述斜坡电压发生器包括与所述第二电阻器串联耦合的开关设备，其中所述开关设备的闭合/断开状态由控制信号控制。
11.根据权利要求10所述的装置，进一步包括开关控制电路，所述开关控制电路包括耦合到所述输出缓冲器的输出的输入以及被配置为生成所述控制信号的输出。
12.根据权利要求10所述的装置，进一步包括开关控制电路，所述开关控制电路包括耦合到所述评估电路的输出的输入以及被配置为生成所述控制信号的输出。
13.根据权利要求10所述的装置，进一步包括低功率模式(LPM)电路，所述低功率模式(LPM)电路被配置为在第一模式中不依赖于所述输出电压来将所述开关设备保持在闭合状态，并且在第二模式中响应于所述输出电压而将所述开关设备配置在断开或闭合状态。
14.根据权利要求1所述的装置，其中所述第一电阻器具有由第一控制信号控制的可变电阻。
15.根据权利要求14所述的装置，其中所述斜坡电压发生器被配置为生成斜坡电压，并且其中所述可变电阻被配置为使得所述输入电压的第一沿与所述输出电压的第二沿之间的延迟对所述斜坡电压的第一函数与所述斜坡电压对第二控制信号的第二函数基本上相反地改变，所述第二控制信号被配置为控制与生成所述斜坡电压相关联的电容。
16.根据权利要求1所述的装置，其中所述评估电路包括与所述第一电阻器串联耦合的开关设备，其中所述开关设备的闭合/断开状态由控制信号控制。
17.根据权利要求16所述的装置，进一步包括开关控制电路，所述开关控制电路包括耦合到所述输出缓冲器的输出的输入以及被配置为生成所述控制信号的输出。
18.根据权利要求16所述的装置，进一步包括开关控制电路，所述开关控制电路包括耦合到所述评估电路的所述输出的输入以及被配置为生成所述控制信号的输出。
19.根据权利要求16所述的装置，进一步包括低功率模式(LPM)电路，所述低功率模式(LPM)电路被配置为在第一模式中不依赖于所述输出电压来将所述开关设备保持在闭合状态，并且在第二模式中响应于所述输出电压而将所述开关设备配置在断开或闭合状态。
20.根据权利要求19所述的装置，其中所述LPM电路被进一步配置为响应于所述输入电压而将所述开关设备保持在所述断开或闭合状态。
21.根据权利要求1所述的装置，进一步包括多路复用器，所述多路复用器包括耦合到所述输出缓冲器的所述输出的第一输入、耦合到所述输入缓冲器的所述输入的第二输入、被配置为接收选择信号的选择输入以及被配置为基于所述选择信号来输出所述输入电压或所述输出电压的输出。
22.根据权利要求1所述的装置，其中：
所述斜坡电压发生器包括在所述第一电压轨与所述第二电压轨之间与一组可选电容器电路串联耦合的一组可选电阻器电路；
第一温度计解码器，所述第一温度计解码器被配置为响应于第一二进制信号而生成第一组控制信号，其中所述第一组控制信号控制所述一组可选电阻器电路；和
第二温度计解码器，所述第二温度计解码器被配置为响应于第二二进制信号而生成第二组控制信号，其中所述第二组控制信号控制所述一组可选电容器电路。
23.一种方法，包括：
响应于输入电压的第一沿而生成根据第一传递函数随数字-时间(DTC)码改变的斜坡电压；以及
生成根据第二传递函数随所述斜坡电压改变的输出电压的第二沿，其中所述第二传递函数基本上是所述第一传递函数的逆函数。
24.根据权利要求23所述的方法，进一步包括响应于所述输出电压的所述第二沿而停止所述斜坡电压。
25.根据权利要求23所述的方法，进一步包括：
响应于所述斜坡电压达到或超过晶体管的阈值电压而生成评估电压，其中所述输出电压的所述第二沿响应于所述评估电压；以及
响应于所述评估电压的第三沿而停止所述斜坡电压。
26.根据权利要求23所述的方法，进一步包括：
响应于所述斜坡电压达到或超过晶体管的阈值电压而生成评估电压，其中所述输出电压的所述第二沿响应于所述评估电压；以及
响应于所述输出电压的所述第二沿或所述评估电压的第三沿而停止流过所述晶体管的电流。
27.一种装置，包括：
用于响应于输入电压的第一沿而生成根据第一传递函数随数字-时间(DTC)码改变的斜坡电压的装置；和
用于生成根据第二传递函数随所述斜坡电压改变的输出电压的第二沿的装置，其中所述第二传递函数基本上是所述第一传递函数的逆函数。
28.根据权利要求27所述的装置，进一步包括：
用于响应于所述输出电压的所述第二沿而停止所述斜坡电压的装置；
用于响应于所述斜坡电压达到或超过晶体管的阈值电压而生成评估电压的装置，其中所述输出电压的所述第二沿响应于所述评估电压；和
用于响应于所述评估电压的第三沿而停止所述斜坡电压的装置。
29.根据权利要求27所述的装置，进一步包括：
用于响应于所述斜坡电压达到或超过晶体管的阈值电压而生成评估电压的装置，其中所述输出电压的所述第二沿响应于所述评估电压；和
用于响应于所述输出电压的所述第二沿或所述评估电压的第三沿而停止流过所述晶体管的电流的装置。
30.一种无线通信设备，包括：
锁相环路(PLL)，所述PLL被配置为生成PLL信号，其中所述PLL包括数字-时间转换器(DTC)，所述DTC包括：
输入缓冲器，所述输入缓冲器被配置为接收输入电压；
斜坡电压发生器，所述斜坡电压发生器耦合到所述输入缓冲器；
评估电路，所述评估电路耦合到所述斜坡电压发生器，其中所述评估电路包括在第一电压轨与第二电压轨之间与第一场效应晶体管(FET)串联耦合的第一电阻器；和
输出缓冲器，所述输出缓冲器耦合到所述第一FET的漏极，所述输出缓冲器被配置为提供输出电压；
本地振荡器(LO)，所述LO被配置为基于所述PLL信号来生成LO信号；和
混频器，所述混频器被配置为基于所述LO信号来生成基带信号、中频信号或射频信号。
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