CN117293083A - 一种降低晶圆电弧放电的晶圆处理方法及晶圆结构 - Google Patents
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- 238000003672 processing method Methods 0.000 title claims abstract description 31
- 238000010891 electric arc Methods 0.000 title claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 263
- 239000002184 metal Substances 0.000 claims abstract description 263
- 238000000151 deposition Methods 0.000 claims abstract description 78
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 claims abstract description 75
- 238000000034 method Methods 0.000 claims abstract description 49
- 239000010409 thin film Substances 0.000 claims abstract description 37
- 238000005530 etching Methods 0.000 claims abstract description 32
- 238000012545 processing Methods 0.000 claims abstract description 3
- 239000010410 layer Substances 0.000 claims description 387
- 230000008021 deposition Effects 0.000 claims description 21
- 239000000463 material Substances 0.000 claims description 21
- 239000011241 protective layer Substances 0.000 claims description 18
- 238000005498 polishing Methods 0.000 claims description 15
- 239000000126 substance Substances 0.000 claims description 13
- 239000010408 film Substances 0.000 claims description 7
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 7
- 238000004140 cleaning Methods 0.000 claims description 3
- 239000008367 deionised water Substances 0.000 claims description 3
- 229910021641 deionized water Inorganic materials 0.000 claims description 3
- 230000035484 reaction time Effects 0.000 claims description 3
- 238000002791 soaking Methods 0.000 claims description 3
- 230000007547 defect Effects 0.000 abstract description 5
- 238000012423 maintenance Methods 0.000 abstract description 4
- 239000002245 particle Substances 0.000 abstract description 4
- 229910052721 tungsten Inorganic materials 0.000 description 12
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- 230000009286 beneficial effect Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- -1 i.e. Inorganic materials 0.000 description 4
- 239000001301 oxygen Substances 0.000 description 4
- 229910052760 oxygen Inorganic materials 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
- H01L21/76855—After-treatment introducing at least one additional element into the layer
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- H01—ELECTRIC ELEMENTS
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76819—Smoothing of the dielectric
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Geometry or layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
Landscapes
- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
本发明公开了一种降低晶圆电弧放电的晶圆处理方法及晶圆结构，该方法包括：在目标晶圆的表面沉积金属层，对沉积得到的金属层进行蚀刻以得到若干个导电金属层；使附着于目标晶圆表面的导电金属层与过氧化氢溶液反应，在导电金属层的表面生成薄膜保护层；在目标晶圆的表面沉积电介质层，使电介质层将导电金属层覆盖，对电介质层进行蚀刻以得到连通于导电金属层的导电通孔；在导电通孔内沉积导电介质以形成导电柱，导电柱与Al金属层电性连接。本发明通过对晶圆进行处理，抑制了晶圆电弧放电，能够避免晶圆电弧造成的电介质层的破裂和金属线的烧毁，减少因电弧产生的颗粒缺陷造成的工艺设备腔体的污染所带来的停机和维护时间，提高了产品的良率。
Description
技术领域
本发明涉及半导体器件技术领域，具体涉及一种降低晶圆电弧放电的晶圆处理方法及晶圆结构。
背景技术
在集成电路中，除了设计之外，工艺上也会遇到各种各样的技术难题，晶圆电弧放电（wafer arcing）就是其中的一种。晶圆电弧是一种强烈的放电现象，通常发生在等离子体工艺过程中，如HDP(高密度等离子体)电介质层沉积，接触孔，金属线，钝化层的蚀刻等。
其中，晶圆电弧会造成电介质层的破裂和金属线的烧毁，通过强光或者扫描电子显微镜可以直接观察到，产生的颗粒缺陷还会造成工艺设备腔体的污染，需要更多的停机和维护时间。晶圆电弧的产生会导致良率的损失，以及可靠性的失效。
虽然现有技术已经采用了一些措施来防止晶圆电弧放电的产生，但是在晶圆的一些特殊区域及特殊结构中仍然会出现晶圆电弧放电，依然存在晶圆电弧造成的电介质层的破裂和金属线的烧毁，而电弧产生的颗粒缺陷容易造成工艺设备腔体的污染，从而需要停机维护，且不利于提升产品良率。
发明内容
针对现有技术的不足，本发明的目的在于提供一种降低晶圆电弧放电的晶圆处理方法及晶圆结构，旨在提升对于晶圆电弧放电的限制能力，以减少晶圆电弧放电的产生。
本发明的第一方面在于提供一种降低晶圆电弧放电的晶圆处理方法，所述方法包括：
在预设沉积条件下，在目标晶圆的表面沉积金属层，对沉积得到的金属层进行蚀刻以得到若干个导电金属层；
将所述目标晶圆放置于过氧化氢溶液中，使附着于所述目标晶圆表面的导电金属层与所述过氧化氢溶液反应，以在所述导电金属层的表面生成薄膜保护层；
采用HDP工艺在所述目标晶圆的表面沉积电介质层，使所述电介质层将所述导电金属层覆盖，并对所述电介质层进行蚀刻以暴露出所述导电金属层的表面，得到连通于所述导电金属层的导电通孔；
对所述电介质层进行化学机械研磨以控制所述电介质层的厚度，在所述导电通孔内沉积导电介质以形成导电柱，所述导电柱与所述金属层电性连接。
根据上述技术方案的一方面，在预设沉积条件下，在目标晶圆的表面沉积金属层，对沉积得到的金属层进行蚀刻以得到若干个导电金属层的步骤中，用于沉积所述金属层的材料为Al；
其中，在沉积Al金属层时，沉积温度为300℃-450℃，沉积厚度为3000Å-5000Å。
根据上述技术方案的一方面，将所述目标晶圆放置于过氧化氢溶液中，使附着于所述目标晶圆表面的导电金属层与所述过氧化氢溶液反应，以在所述导电金属层的表面生成薄膜保护层的步骤中，所述导电金属层与所述过氧化氢溶液反应时生成Al2O3薄膜保护层。
根据上述技术方案的一方面，在将所述目标晶圆放置于过氧化氢溶液中时，所述目标晶圆放置于所述过氧化氢溶液中使所述导电金属层与所述过氧化氢溶液发生反应的反应时间为150s-200s。
根据上述技术方案的一方面，采用HDP工艺在所述目标晶圆的表面沉积电介质层，使所述电介质层将所述导电金属层覆盖，并对所述电介质层进行蚀刻以暴露出所述导电金属层的表面，得到连通于所述导电金属层的导电通孔的步骤，具体包括：
采用去离子水对所述目标晶圆进行清洗；包括对所述目标晶圆进行浸泡与漂洗；
采用HDP工艺在所述目标晶圆的表面沉积第一厚度的电介质层，使所述电介质层将刻蚀得到的所述导电金属层进行覆盖；
对形成于所述导电金属层之上的、至少部分的电介质层进行蚀刻，以暴露出形成于所述导电金属层表面的薄膜保护层，得到连通于所述导电金属层的导电通孔；
其中，采用HDP工艺在所述目标晶圆的表面沉积第一厚度的电介质层时，压强为2mT-10mT，等离子体密度为1x1010/cm3-1x1012/cm3。
根据上述技术方案的一方面，对所述电介质层进行化学机械研磨以控制所述电介质层的厚度，在所述导电通孔内沉积导电介质以形成导电柱，所述导电柱与所述金属层电性连接的步骤，具体包括：
对所述电介质层远离所述目标晶圆的一侧进行化学机械研磨，以将所述电介质层的厚度由所述第一厚度降低至第二厚度；
在所述导电通孔内沉积导电介质，以在所述导电通孔内形成与所述薄膜保护层相互接触的导电柱；
其中，所述电介质层的第二厚度为7000Å-9000Å，所述导电柱通过所述薄膜保护层与所述导电金属层电性连接。
根据上述技术方案的一方面，用于制成所述导电柱的导电介质为金属W。
本发明的第二方面在于提供一种降低晶圆电弧放电的晶圆结构，采用上述技术方案当中所述的晶圆处理方法得到。
与现有技术相比，采用本发明所示的降低晶圆电弧放电的晶圆处理方法及晶圆结构，有益效果在于：
在目标晶圆的表面沉积金属层之后，对金属层进行蚀刻以得到形成于目标晶圆表面的若干个导电金属层，再将目标晶圆放置于过氧化氢溶液中，使过氧化氢与金属层发生反应，以在金属层的表面形成薄膜保护层，再在目标晶圆的表面沉积电介质层，对电介质成进行蚀刻以得到暴露出导电金属层表面薄膜保护层的导电通孔，在后在导电通孔内沉积导电介质即可得到导电柱，得到晶圆结构，采用本发明所示方法，能够避免晶圆电弧造成的电介质层的破裂和金属线的烧毁，减少了因电弧产生的颗粒缺陷造成的工艺设备腔体的污染所带来的停机和维护时间，提高了产品的良率。
附图说明
本发明的上述与/或附加的方面与优点从结合下面附图对实施例的描述中将变得明显与容易理解，其中：
图1为本发明一实施例当中所示降低晶圆电弧放电的晶圆处理方法的流程示意图；
图2为本发明一实施例当中所示降低晶圆电弧放电的晶圆处理的过程示意图；
附图符号说明：
目标晶圆10、金属层20、导电金属层21、薄膜保护层22、电介质层30、导电通孔31、导电柱40。
具体实施方式
为使本发明的目的、特征与优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
本发明的第一方面在于提供一种降低晶圆电弧放电的晶圆处理方法，所述方法包括：
在预设沉积条件下，在目标晶圆的表面沉积金属层，对沉积得到的金属层进行蚀刻以得到若干个导电金属层；
将所述目标晶圆放置于过氧化氢溶液中，使附着于所述目标晶圆表面的导电金属层与所述过氧化氢溶液反应，以在所述导电金属层的表面生成薄膜保护层；
采用HDP工艺在所述目标晶圆的表面沉积电介质层，使所述电介质层将所述导电金属层覆盖，并对所述电介质层进行蚀刻以暴露出所述导电金属层的表面，得到连通于所述导电金属层的导电通孔；
对所述电介质层进行化学机械研磨以控制所述电介质层的厚度，在所述导电通孔内沉积导电介质以形成导电柱，所述导电柱与所述金属层电性连接。
进一步的，在预设沉积条件下，在目标晶圆的表面沉积金属层，对沉积得到的金属层进行蚀刻以得到若干个导电金属层的步骤中，用于沉积所述金属层的材料为Al；
其中，在沉积Al金属层时，沉积温度为300℃-450℃，沉积厚度为3000Å-5000Å。
进一步的，将所述目标晶圆放置于过氧化氢溶液中，使附着于所述目标晶圆表面的导电金属层与所述过氧化氢溶液反应，以在所述导电金属层的表面生成薄膜保护层的步骤中，所述导电金属层与所述过氧化氢溶液反应时生成Al2O3薄膜保护层。
进一步的，在将所述目标晶圆放置于过氧化氢溶液中时，所述目标晶圆放置于所述过氧化氢溶液中使所述导电金属层与所述过氧化氢溶液发生反应的反应时间为150s-200s。
进一步的，采用HDP工艺在所述目标晶圆的表面沉积电介质层，使所述电介质层将所述导电金属层覆盖，并对所述电介质层进行蚀刻以暴露出所述导电金属层的表面，得到连通于所述导电金属层的导电通孔的步骤，具体包括：
采用去离子水对所述目标晶圆进行清洗；包括对所述目标晶圆进行浸泡与漂洗；
采用HDP工艺在所述目标晶圆的表面沉积第一厚度的电介质层，使所述电介质层将刻蚀得到的所述导电金属层进行覆盖；
对形成于所述导电金属层之上的、至少部分的电介质层进行蚀刻，以暴露出形成于所述导电金属层表面的薄膜保护层，得到连通于所述导电金属层的导电通孔；
其中，采用HDP工艺在所述目标晶圆的表面沉积第一厚度的电介质层时，压强为2mT-10mT，等离子体密度为1x1010-1x1012/cm3。
进一步的，对所述电介质层进行化学机械研磨以控制所述电介质层的厚度，在所述导电通孔内沉积导电介质以形成导电柱，所述导电柱与所述金属层电性连接的步骤，具体包括：
对所述电介质层远离所述目标晶圆的一侧进行化学机械研磨，以将所述电介质层的厚度由所述第一厚度降低至第二厚度；
在所述导电通孔内沉积导电介质，以在所述导电通孔内形成与所述薄膜保护层相互接触的导电柱；
其中，所述电介质层的第二厚度为7000Å-9000Å，所述导电柱通过所述薄膜保护层与所述导电金属层电性连接。
进一步的，用于制成所述导电柱的导电介质为金属W。
本发明的第二方面在于提供一种降低晶圆电弧放电的晶圆结构，采用上述技术方案当中所述的晶圆处理方法得到。
与现有技术相比，采用本发明所示的降低晶圆电弧放电的晶圆处理方法及晶圆结构，有益效果在于：
在目标晶圆的表面沉积金属层之后，对金属层进行蚀刻以得到形成于目标晶圆表面的若干个导电金属层，再将目标晶圆放置于过氧化氢溶液中，使过氧化氢与金属层发生反应，以在金属层的表面形成薄膜保护层，再在目标晶圆的表面沉积电介质层，对电介质成进行蚀刻以得到暴露出导电金属层表面薄膜保护层的导电通孔，在后在导电通孔内沉积导电介质即可得到导电柱，得到晶圆结构，采用本发明所示方法，能够避免晶圆电弧造成的电介质层的破裂和金属线的烧毁，减少了因电弧产生的颗粒缺陷造成的工艺设备腔体的污染所带来的停机和维护时间，提高了产品的良率。
实施例一
请参阅图1与图2，本发明的第一实施例提供了一种降低晶圆电弧放电的晶圆处理方法，本实施例当中所示的方法，包括步骤S11-S14：
步骤S11，在预设沉积条件下，在目标晶圆的表面沉积金属层，对沉积得到的金属层进行蚀刻以得到若干个导电金属层。
其中，沉积的金属层20为Al金属层，即在目标晶圆10的一侧表面沉积Al材料，以得到Al金属层。
在本实施例当中，Al金属层的沉积厚度为3000Å。
在沉积得到Al金属层之后，对沉积得到的Al金属层进行蚀刻，蚀刻深度为暴露出目标晶圆10的表面，以将Al金属层分隔成多个导电金属层21。
步骤S12，将所述目标晶圆放置于过氧化氢溶液中，使附着于所述目标晶圆表面的导电金属层与所述过氧化氢溶液反应，以在所述导电金属层的表面生成薄膜保护层；
其中，过氧化氢溶液即H2O2溶液，又称双氧水，在将目标晶圆10放置于过氧化氢溶液之后，过氧化氢溶液与目标晶圆10、导电金属层21暴露出的表面接触，过氧化氢溶液与用于形成导电金属层21的Al材料相互反应，生成Al2O3与水、氧气，Al2O3附着于导电金属层21的表面，从而得到形成于导电金属层21表面的薄膜保护层22，具体为Al2O3薄膜保护层。
在本实施例当中，将目标晶圆10置于过氧化氢溶液中的时间为150s，即过氧化氢溶液将与Al金属层中的Al材料相互反应，反应时间为150s。
步骤S13，采用HDP工艺在所述目标晶圆的表面沉积电介质层，使所述电介质层将所述导电金属层覆盖，并对所述电介质层进行蚀刻以暴露出所述导电金属层的表面，得到连通于所述导电金属层的导电通孔；
需要说明的是，HDP工艺即高密度等离子体工艺，采用高密度等离子体工艺在目标晶圆10的表面沉积电介质层30，使电介质层30在目标晶圆10上将导电金属层21覆盖。
在本实施例当中，在目标晶圆10的表面沉积得到电介质层30之后，在导电金属层21的上方将电介质层30进行蚀刻，蚀刻深度为暴露出形成于导电金属层21表面的Al2O3薄膜保护层，从而得到连通于导电金属层21的导电通孔31。
步骤S14，对所述电介质层进行化学机械研磨以控制所述电介质层的厚度，在所述导电通孔内沉积导电介质以形成导电柱，所述导电柱与所述金属层电性连接。
其中，电介质层30的第一厚度为1000nm以上，对电介质层30进行研磨，使电介质层30的厚度从第一厚度减薄至第二厚度，该第二厚度为7000Å，为700nm，即研磨去除至少300nm厚的电介质层30材料。
在本实施例当中，在对电介质层30进行研磨减薄之后，在导电金属层21上方的导电通孔31内沉积导电介质，以在导电通孔31内形成导电柱40，该导电柱40与导电金属层21电性连接。
具体而言，导电介质为金属W，即金属钨，以在导电金属层21上方的导电通孔31内形成由金属钨制成的导电柱40，该导电柱40用于与芯片的外延结构进行电性连接。
在本实施例当中，采用该降低晶圆电弧放电的晶圆处理方法，能够得到晶圆结构，该晶圆结构用于与芯片的外延结构相互连接，以制作得到芯片。
与现有技术相比，采用本实施例当中所示的降低晶圆电弧放电的晶圆处理方法及晶圆结构，有益效果在于：
在目标晶圆10的表面沉积金属层20之后，对金属层20进行蚀刻以得到形成于目标晶圆10表面的若干个导电金属层21，再将目标晶圆10放置于过氧化氢溶液中，使过氧化氢与金属层20发生反应，以在金属层20的表面形成薄膜保护层22，再在目标晶圆10的表面沉积电介质层30，对电介质成进行蚀刻以得到暴露出导电金属层21表面薄膜保护层22的导电通孔31，在后在导电通孔31内沉积导电介质即可得到导电柱40，得到晶圆结构，采用本实施例所示方法，能够避免晶圆电弧造成的电介质层30的破裂和金属线的烧毁，减少了因电弧产生的颗粒缺陷造成的工艺设备腔体的污染所带来的停机和维护时间，提高了产品的良率。
实施例二
请再次参阅图2，本发明的第二实施例提供了一种降低晶圆电弧放电的晶圆处理方法，本实施例当中所示的方法，包括步骤S21-S24：
步骤S21，在预设沉积条件下，在所述目标晶圆10的表面沉积金属层20，对沉积得到的金属层20进行蚀刻以得到若干个导电金属层21。
其中，沉积的金属层20为Al金属层，即在目标晶圆10的一侧表面沉积Al材料，以得到Al金属层。
在本实施例当中，Al金属层的沉积厚度为4000Å。
在沉积得到Al金属层之后，对沉积得到的Al金属层进行蚀刻，蚀刻深度为暴露出目标晶圆10的表面，以将Al金属层分隔成多个导电金属层21。
步骤S22，将所述目标晶圆放置于过氧化氢溶液中，使附着于所述目标晶圆表面的导电金属层与所述过氧化氢溶液反应，以在所述导电金属层的表面生成薄膜保护层；
其中，过氧化氢溶液即H2O2溶液，又称双氧水，在将目标晶圆10放置于过氧化氢溶液之后，过氧化氢溶液与目标晶圆10、导电金属层21暴露出的表面接触，过氧化氢溶液与用于形成导电金属层21的Al材料相互反应，生成Al2O3与水、氧气，Al2O3附着于导电金属层21的表面，从而得到形成于导电金属层21表面的薄膜保护层22，具体为Al2O3薄膜保护层。
在本实施例当中，将目标晶圆10置于过氧化氢溶液中的时间为165s，即过氧化氢溶液将与Al金属层中的Al材料相互反应，反应时间为165s。
步骤S23，采用HDP工艺在所述目标晶圆的表面沉积电介质层，使所述电介质层将所述导电金属层覆盖，并对所述电介质层进行蚀刻以暴露出所述导电金属层的表面，得到连通于所述导电金属层的导电通孔；
需要说明的是，HDP工艺即高密度等离子体工艺，采用高密度等离子体工艺在目标晶圆10的表面沉积电介质层30，使电介质层30在目标晶圆10上将导电金属层21覆盖。
在本实施例当中，在目标晶圆10的表面沉积得到电介质层30之后，在导电金属层21的上方将电介质层30进行蚀刻，蚀刻深度为暴露出形成于导电金属层21表面的Al2O3薄膜保护层，从而得到连通于导电金属层21的导电通孔31。
步骤S24，对所述电介质层进行化学机械研磨以控制所述电介质层的厚度，在所述导电通孔内沉积导电介质以形成导电柱，所述导电柱与所述金属层电性连接。
其中，电介质层30的第一厚度为1000nm以上，对电介质层30进行研磨，使电介质层30的厚度从第一厚度减薄至第二厚度，该第二厚度为7000Å，为700nm，即研磨去除至少300nm厚的电介质层30材料。
在本实施例当中，在对电介质层30进行研磨减薄之后，在导电金属层21上方的导电通孔31内沉积导电介质，以在导电通孔31内形成导电柱40，该导电柱40与导电金属层21电性连接。
具体而言，导电介质为金属W，即金属钨，以在导电金属层21上方的导电通孔31内形成由金属钨制成的导电柱40，该导电柱40用于与芯片的外延结构进行电性连接。
在本实施例当中，采用该降低晶圆电弧放电的晶圆处理方法，能够得到晶圆结构，该晶圆结构用于与芯片的外延结构相互连接，以制作得到芯片。
与现有技术相比，采用本实施例当中所示的降低晶圆电弧放电的晶圆处理方法及晶圆结构，有益效果在于：
在目标晶圆10的表面沉积金属层20之后，对金属层20进行蚀刻以得到形成于目标晶圆10表面的若干个导电金属层21，再将目标晶圆10放置于过氧化氢溶液中，使过氧化氢与金属层20发生反应，以在金属层20的表面形成薄膜保护层22，再在目标晶圆10的表面沉积电介质层30，对电介质成进行蚀刻以得到暴露出导电金属层21表面薄膜保护层22的导电通孔31，在后在导电通孔31内沉积导电介质即可得到导电柱40，得到晶圆结构，采用本实施例所示方法，能够避免晶圆电弧造成的电介质层30的破裂和金属线的烧毁，减少了因电弧产生的颗粒缺陷造成的工艺设备腔体的污染所带来的停机和维护时间，提高了产品的良率。
实施例三
请再次参阅图2，本发明的第三实施例提供了一种降低晶圆电弧放电的晶圆处理方法，本实施例当中所示的方法，包括步骤S31-S34：
步骤S31，在预设沉积条件下，在所述目标晶圆10的表面沉积金属层20，对沉积得到的金属层20进行蚀刻以得到若干个导电金属层21。
其中，沉积的金属层20为Al金属层，即在目标晶圆10的一侧表面沉积Al材料，以得到Al金属层。
在本实施例当中，Al金属层的沉积厚度为4000Å。
在沉积得到Al金属层之后，对沉积得到的Al金属层进行蚀刻，蚀刻深度为暴露出目标晶圆10的表面，以将Al金属层分隔成多个导电金属层21。
步骤S32，将所述目标晶圆放置于过氧化氢溶液中，使附着于所述目标晶圆表面的导电金属层与所述过氧化氢溶液反应，以在所述导电金属层的表面生成薄膜保护层；
其中，过氧化氢溶液即H2O2溶液，又称双氧水，在将目标晶圆10放置于过氧化氢溶液之后，过氧化氢溶液与目标晶圆10、导电金属层21暴露出的表面接触，过氧化氢溶液与用于形成导电金属层21的Al材料相互反应，生成Al2O3与水、氧气，Al2O3附着于导电金属层21的表面，从而得到形成于导电金属层21表面的薄膜保护层22，具体为Al2O3薄膜保护层。
在本实施例当中，将目标晶圆10置于过氧化氢溶液中的时间为180s，即过氧化氢溶液将与Al金属层中的Al材料相互反应，反应时间为180s。
步骤S33，采用HDP工艺在所述目标晶圆的表面沉积电介质层，使所述电介质层将所述导电金属层覆盖，并对所述电介质层进行蚀刻以暴露出所述导电金属层的表面，得到连通于所述导电金属层的导电通孔；
需要说明的是，HDP工艺即高密度等离子体工艺，采用高密度等离子体工艺在目标晶圆10的表面沉积电介质层30，使电介质层30在目标晶圆10上将导电金属层21覆盖。
在本实施例当中，在目标晶圆10的表面沉积得到电介质层30之后，在导电金属层21的上方将电介质层30进行蚀刻，蚀刻深度为暴露出形成于导电金属层21表面的Al2O3薄膜保护层，从而得到连通于导电金属层21的导电通孔31。
步骤S34，对所述电介质层进行化学机械研磨以控制所述电介质层的厚度，在所述导电通孔内沉积导电介质以形成导电柱，所述导电柱与所述金属层电性连接。
其中，电介质层30的第一厚度为1000nm以上，对电介质层30进行研磨，使电介质层30的厚度从第一厚度减薄至第二厚度，该第二厚度为8000Å，为800nm，即研磨去除至少200nm厚的电介质层30材料。
在本实施例当中，在对电介质层30进行研磨减薄之后，在导电金属层21上方的导电通孔31内沉积导电介质，以在导电通孔31内形成导电柱40，该导电柱40与导电金属层21电性连接。
具体而言，导电介质为金属W，即金属钨，以在导电金属层21上方的导电通孔31内形成由金属钨制成的导电柱40，该导电柱40用于与芯片的外延结构进行电性连接。
在本实施例当中，采用该降低晶圆电弧放电的晶圆处理方法，能够得到晶圆结构，该晶圆结构用于与芯片的外延结构相互连接，以制作得到芯片。
与现有技术相比，采用本实施例当中所示的降低晶圆电弧放电的晶圆处理方法及晶圆结构，有益效果在于：
在目标晶圆10的表面沉积金属层20之后，对金属层20进行蚀刻以得到形成于目标晶圆10表面的若干个导电金属层21，再将目标晶圆10放置于过氧化氢溶液中，使过氧化氢与金属层20发生反应，以在金属层20的表面形成薄膜保护层22，再在目标晶圆10的表面沉积电介质层30，对电介质成进行蚀刻以得到暴露出导电金属层21表面薄膜保护层22的导电通孔31，在后在导电通孔31内沉积导电介质即可得到导电柱40，得到晶圆结构，采用本实施例所示方法，能够避免晶圆电弧造成的电介质层30的破裂和金属线的烧毁，减少了因电弧产生的颗粒缺陷造成的工艺设备腔体的污染所带来的停机和维护时间，提高了产品的良率。
实施例四
请再次参阅图2，本发明的第四实施例提供了一种降低晶圆电弧放电的晶圆处理方法，本实施例当中所示的方法，包括步骤S41-S44：
步骤S41，在预设沉积条件下，在目标晶圆的表面沉积金属层，对沉积得到的金属层进行蚀刻以得到若干个导电金属层。
其中，沉积的金属层20为Al金属层，即在目标晶圆10的一侧表面沉积Al材料，以得到Al金属层。
在本实施例当中，Al金属层的沉积厚度为4000Å。
在沉积得到Al金属层之后，对沉积得到的Al金属层进行蚀刻，蚀刻深度为暴露出目标晶圆10的表面，以将Al金属层分隔成多个导电金属层21。
步骤S42，将所述目标晶圆放置于过氧化氢溶液中，使附着于所述目标晶圆表面的导电金属层与所述过氧化氢溶液反应，以在所述导电金属层的表面生成薄膜保护层；
其中，过氧化氢溶液即H2O2溶液，又称双氧水，在将目标晶圆10放置于过氧化氢溶液之后，过氧化氢溶液与目标晶圆10、导电金属层21暴露出的表面接触，过氧化氢溶液与用于形成导电金属层21的Al材料相互反应，生成Al2O3与水、氧气，Al2O3附着于导电金属层21的表面，从而得到形成于导电金属层21表面的薄膜保护层22，具体为Al2O3薄膜保护层。
在本实施例当中，将目标晶圆10置于过氧化氢溶液中的时间为200s，即过氧化氢溶液将与Al金属层中的Al材料相互反应，反应时间为200s。
步骤S43，采用HDP工艺在所述目标晶圆的表面沉积电介质层，使所述电介质层将所述导电金属层覆盖，并对所述电介质层进行蚀刻以暴露出所述导电金属层的表面，得到连通于所述导电金属层的导电通孔；
需要说明的是，HDP工艺即高密度等离子体工艺，采用高密度等离子体工艺在目标晶圆10的表面沉积电介质层30，使电介质层30在目标晶圆10上将导电金属层21覆盖。
在本实施例当中，在目标晶圆10的表面沉积得到电介质层30之后，在导电金属层21的上方将电介质层30进行蚀刻，蚀刻深度为暴露出形成于导电金属层21表面的Al2O3薄膜保护层，从而得到连通于导电金属层21的导电通孔31。
步骤S44，对所述电介质层进行化学机械研磨以控制所述电介质层的厚度，在所述导电通孔内沉积导电介质以形成导电柱，所述导电柱与所述金属层电性连接。
其中，电介质层30的第一厚度为1000nm以上，对电介质层30进行研磨，使电介质层30的厚度从第一厚度减薄至第二厚度，该第二厚度为9000Å，为900nm，即研磨去除至少100nm厚的电介质层30材料。
在本实施例当中，在对电介质层30进行研磨减薄之后，在导电金属层21上方的导电通孔31内沉积导电介质，以在导电通孔31内形成导电柱40，该导电柱40与导电金属层21电性连接。
具体而言，导电介质为金属W，即金属钨，以在导电金属层21上方的导电通孔31内形成由金属钨制成的导电柱40，该导电柱40用于与芯片的外延结构进行电性连接。
在本实施例当中，采用该降低晶圆电弧放电的晶圆处理方法，能够得到晶圆结构，该晶圆结构用于与芯片的外延结构相互连接，以制作得到芯片。
与现有技术相比，采用本实施例当中所示的降低晶圆电弧放电的晶圆处理方法及晶圆结构，有益效果在于：
在目标晶圆10的表面沉积金属层20之后，对金属层20进行蚀刻以得到形成于目标晶圆10表面的若干个导电金属层21，再将目标晶圆10放置于过氧化氢溶液中，使过氧化氢与金属层20发生反应，以在金属层20的表面形成薄膜保护层22，再在目标晶圆10的表面沉积电介质层30，对电介质成进行蚀刻以得到暴露出导电金属层21表面薄膜保护层22的导电通孔31，在后在导电通孔31内沉积导电介质即可得到导电柱40，得到晶圆结构，采用本实施例所示方法，能够避免晶圆电弧造成的电介质层30的破裂和金属线的烧毁，减少了因电弧产生的颗粒缺陷造成的工艺设备腔体的污染所带来的停机和维护时间，提高了产品的良率。
对比例
本发明的对比例提供了一种晶圆处理方法，在本对比例中：未采用本发明实施例所示的晶圆处理方法对晶圆进行处理。
表1为本发明第一实施例至第四实施例以及对比例当中所示方法的参数对照表。
表1
根据第一实施例至第四实施例、对比例以及表1所示内容可知，采用本发明实施例当中所示方法对晶圆进行处理，对晶圆结构进行了有效改善，能够有效避免晶圆电弧形成时造成的电介质层破裂和金属线烧毁，减少了因电弧产生的颗粒缺陷造成的工艺设备腔体的污染所带来的停机和维护时间，最终提升了产品良率。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不一定指的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体与详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形与改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (8)
1.一种降低晶圆电弧放电的晶圆处理方法，其特征在于，所述方法包括：
在预设沉积条件下，在目标晶圆的表面沉积金属层，对沉积得到的金属层进行蚀刻以得到若干个导电金属层；
将所述目标晶圆放置于过氧化氢溶液中，使附着于所述目标晶圆表面的导电金属层与所述过氧化氢溶液反应，以在所述导电金属层的表面生成薄膜保护层；
采用HDP工艺在所述目标晶圆的表面沉积电介质层，使所述电介质层将所述导电金属层覆盖，并对所述电介质层进行蚀刻以暴露出所述导电金属层的表面，得到连通于所述导电金属层的导电通孔；
对所述电介质层进行化学机械研磨以控制所述电介质层的厚度，在所述导电通孔内沉积导电介质以形成导电柱，所述导电柱与所述金属层电性连接。
2.根据权利要求1所述的降低晶圆电弧放电的晶圆处理方法，其特征在于，在预设沉积条件下，在目标晶圆的表面沉积金属层，对沉积得到的金属层进行蚀刻以得到若干个导电金属层的步骤中，用于沉积所述金属层的材料为Al；
其中，在沉积Al金属层时，沉积温度为300℃-450℃，沉积厚度为3000Å-5000Å。
3.根据权利要求2所述的降低晶圆电弧放电的晶圆处理方法，其特征在于，将所述目标晶圆放置于过氧化氢溶液中，使附着于所述目标晶圆表面的导电金属层与所述过氧化氢溶液反应，以在所述导电金属层的表面生成薄膜保护层的步骤中，所述导电金属层与所述过氧化氢溶液反应时生成Al2O3薄膜保护层。
4.根据权利要求3所述的降低晶圆电弧放电的晶圆处理方法，其特征在于，在将所述目标晶圆放置于过氧化氢溶液中时，所述目标晶圆放置于所述过氧化氢溶液中使所述导电金属层与所述过氧化氢溶液发生反应的反应时间为150s-200s。
5.根据权利要求1所述的降低晶圆电弧放电的晶圆处理方法，其特征在于，采用HDP工艺在所述目标晶圆的表面沉积电介质层，使所述电介质层将所述导电金属层覆盖，并对所述电介质层进行蚀刻以暴露出所述导电金属层的表面，得到连通于所述导电金属层的导电通孔的步骤，具体包括：
采用去离子水对所述目标晶圆进行清洗；包括对所述目标晶圆进行浸泡与漂洗；
采用HDP工艺在所述目标晶圆的表面沉积第一厚度的电介质层，使所述电介质层将刻蚀得到的所述导电金属层进行覆盖；
对形成于所述导电金属层之上的、至少部分的电介质层进行蚀刻，以暴露出形成于所述导电金属层表面的薄膜保护层，得到连通于所述导电金属层的导电通孔；
其中，采用HDP工艺在所述目标晶圆的表面沉积第一厚度的电介质层时，压强为2mT-10mT，等离子体密度为1x1010/cm3-1x1012/cm3。
6.根据权利要求5所述的降低晶圆电弧放电的晶圆处理方法，其特征在于，对所述电介质层进行化学机械研磨以控制所述电介质层的厚度，在所述导电通孔内沉积导电介质以形成导电柱，所述导电柱与所述金属层电性连接的步骤，具体包括：
对所述电介质层远离所述目标晶圆的一侧进行化学机械研磨，以将所述电介质层的厚度由所述第一厚度降低至第二厚度；
在所述导电通孔内沉积导电介质，以在所述导电通孔内形成与所述薄膜保护层相互接触的导电柱；
其中，所述电介质层的第二厚度为7000Å-9000Å，所述导电柱通过所述薄膜保护层与所述导电金属层电性连接。
7.根据权利要求5所述的降低晶圆电弧放电的晶圆处理方法，其特征在于，用于制成所述导电柱的导电介质为金属W。
8.一种降低晶圆电弧放电的晶圆结构，其特征在于，采用权利要求1-7任一项所述的晶圆处理方法得到。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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Publications (2)
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| CN117293083A true CN117293083A (zh) | 2023-12-26 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311587563.0A Active CN117293083B (zh) | 2023-11-27 | 2023-11-27 | 一种降低晶圆电弧放电的晶圆处理方法及晶圆结构 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117293083B (zh) |
Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244174A (ja) * | 1993-08-04 | 1994-09-02 | Tadahiro Omi | 絶縁酸化膜の形成方法 |
| JP2002026054A (ja) * | 2000-07-12 | 2002-01-25 | Seiko Epson Corp | 半導体装置の製造方法 |
| US20020150695A1 (en) * | 2001-04-17 | 2002-10-17 | Nec Corporation | Method of forming a thin film |
| US20030235994A1 (en) * | 2002-06-20 | 2003-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of avoiding plasma arcing during RIE etching |
| CN104008995A (zh) * | 2013-02-22 | 2014-08-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法 |
| CN105826240A (zh) * | 2015-01-07 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 避免晶圆产生尖端放电缺陷的方法 |
| CN115831865A (zh) * | 2023-02-24 | 2023-03-21 | 广州粤芯半导体技术有限公司 | 一种减小晶圆标记区域电弧放电的结构及方法 |
| CN116130412A (zh) * | 2023-01-31 | 2023-05-16 | 华虹半导体(无锡)有限公司 | 刻蚀顶层金属层时避免电弧放电的方法 |
-
2023
- 2023-11-27 CN CN202311587563.0A patent/CN117293083B/zh active Active
Patent Citations (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244174A (ja) * | 1993-08-04 | 1994-09-02 | Tadahiro Omi | 絶縁酸化膜の形成方法 |
| JP2002026054A (ja) * | 2000-07-12 | 2002-01-25 | Seiko Epson Corp | 半導体装置の製造方法 |
| US20020150695A1 (en) * | 2001-04-17 | 2002-10-17 | Nec Corporation | Method of forming a thin film |
| US20030235994A1 (en) * | 2002-06-20 | 2003-12-25 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method of avoiding plasma arcing during RIE etching |
| CN104008995A (zh) * | 2013-02-22 | 2014-08-27 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制备方法 |
| CN105826240A (zh) * | 2015-01-07 | 2016-08-03 | 中芯国际集成电路制造(上海)有限公司 | 避免晶圆产生尖端放电缺陷的方法 |
| CN116130412A (zh) * | 2023-01-31 | 2023-05-16 | 华虹半导体(无锡)有限公司 | 刻蚀顶层金属层时避免电弧放电的方法 |
| CN115831865A (zh) * | 2023-02-24 | 2023-03-21 | 广州粤芯半导体技术有限公司 | 一种减小晶圆标记区域电弧放电的结构及方法 |
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| Publication number | Publication date |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |