CN117251395A - 一种高速串行数据传输自适应延迟调整系统 - Google Patents
一种高速串行数据传输自适应延迟调整系统 Download PDFInfo
- Publication number
- CN117251395A CN117251395A CN202311253541.0A CN202311253541A CN117251395A CN 117251395 A CN117251395 A CN 117251395A CN 202311253541 A CN202311253541 A CN 202311253541A CN 117251395 A CN117251395 A CN 117251395A
- Authority
- CN
- China
- Prior art keywords
- delay
- module
- training
- data
- transmitting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 title claims abstract description 47
- 238000012549 training Methods 0.000 claims abstract description 116
- 238000006243 chemical reaction Methods 0.000 claims abstract description 28
- 230000003044 adaptive effect Effects 0.000 claims abstract description 18
- 238000000034 method Methods 0.000 claims description 11
- 125000004122 cyclic group Chemical group 0.000 claims description 9
- 230000008569 process Effects 0.000 claims description 6
- 230000000737 periodic effect Effects 0.000 claims description 3
- 238000012360 testing method Methods 0.000 claims description 3
- 230000000630 rising effect Effects 0.000 abstract description 5
- 238000005070 sampling Methods 0.000 abstract description 5
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000009286 beneficial effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000008570 general process Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000012552 review Methods 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/382—Information transfer, e.g. on bus using universal interface adapter
- G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
- G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol
Abstract
本发明公开了一种高速串行数据传输自适应延迟调整系统，包括发射端和接收端，其中所述发射端包括：发射端训练控制模块、发射数据选择模块、并串转换模块、odelay模块、单端转差分模块；所述接收端包括：差分转单端模块、idelay模块、串并转换模块、接收数据选择模块、训练数据接收模块、接收端训练控制模块。本发明利用FPGA自带的iodelay原语，结合发射端、接收端的训练控制，可动态调整接收端接收到的随路时钟和串行数据的相对延迟，并最终将串行数据的最佳采样区域调整至随路时钟的上升、下降沿，保证数据高速正确传输。且本发明高速串行数据传输自适应延迟调整系统具有自动适应调整、收发两端均可增加自动训练、调整精度高等优点。
Description
技术领域
本发明属于数字信号处理技术领域，尤其涉及一种高速串行数据传输自适应延迟调整系统。
背景技术
随着数字信号处理技术的飞速发展，大规模可编程集成电路应用的传输带宽、速率不断提高，高速串行数据传输技术在工程设计与实现中必不可少。
一般情况下，高速串行传输技术应用采用发射端并串转换，将并行低速数据转换为高速串行数据；接收端串并转换，利用可编程集成电路将输入高速串行数据恢复为低速并行数据。高速串行传输中，面临时序同步、布线误差、线路噪声等影响，造成高速数据与随路时钟相位偏移，引起采样时钟无法准确捕获到数据中心位置，误码率提升甚至通信失败，因此，高速串行数据传输延迟误差是工程实现中需首要解决的难题。
高速串行传输一般应用于FPGA芯片与AD芯片、FPGA芯片与FPGA芯片间等高速数据通信,现在普遍使用预设延时调整方法。该方法主要是采用静态预设的方法，对idelay的延时值进行预设，对多种速率设定多个idelay值，观测发送接收端数据是否正常。这种调整方法存在灵活性低、实时性差，无法满足外界环境条件变化(如温度变化等)自动调整的需求。
同时，部分研究也提出自适应动态时延调整方法，在一定程度上能自动对数据线和时钟线的相对关系进行调整，也存在一定的局限，如只针对接收端进行调整，调整精度低；仅支持时钟上升沿传输等。
发明内容
本发明的目的在于：为了克服现有技术问题，公开了一种高速串行数据传输自适应延迟调整系统，本发明自适应延迟调整系统利用iodelay原语以及伪随机序列等对传输链路进行自动同步训练，训练后可将时钟上升、下降沿控制在待采样数据的中心区域附近，保证了数据可靠传输。
本发明目的通过下述技术方案来实现：
一种高速串行数据传输自适应延迟调整系统，所述自适应延迟调整系统包括发射端和接收端，
其中所述发射端包括：发射端训练控制模块、发射数据选择模块、并串转换模块、odelay模块、单端转差分模块；
所述接收端包括：差分转单端模块、idelay模块、串并转换模块、接收数据选择模块、训练数据接收模块、接收端训练控制模块，
其中，所述发射端训练控制模块被配置为完成发射端的循环训练的起止控制以及odelay最佳发射延时量的选择；
所述发射数据选择模块被配置为基于发射端训练控制模块输入的发射训练指令，完成从训练数据和真实数据中选择一种作为发射数据；
所述并串转换模块被配置为完成低速并行待发射数据至高速串行数据的并串转换；
所述odelay模块被配置为基于odelay原语完成对高速串行数据的输出延迟控制；
所述单端转差分模块被配置为完成单端的高速串行数据至差分信号的转换，并成对输出至差分转单端模块；
所述差分转单端模块被配置为将接收的差分信号转换为单端信号，并输送至idelay模块；
所述idelay模块被配置为基于idelay原语完成对高速串行数据的输入延迟控制；
所述串并转换模块被配置为完成高速串行数据至低速并行接收数据的转换；
所述接收数据选择模块被配置为基于接收端训练控制模块输入的接收训练指令，完成将训练数据或真实数据中的一种选择为接收数据；
所述训练数据接收模块被配置为完成训练数据的接收、移位，以及接收训练数据的正确判定；
所述接收端训练控制模块被配置为完成接收端的循环训练的起止控制以及idelay最佳接收延时量的选择。
根据一个优选的实施方式，所述发射端训练控制模块(101)的循环训练起止控制及odelay模块的最佳发射延时量的选择，按如下步骤实施：
S1：系统上电，启动训练；
S2：将发射延迟量TD、接收延迟量RD设置为0；
S3：发射端开始发射训练数据，接收端接收训练数据并判断接收训练数据是否正确，并记录结果；
S4：接收端将接收延迟量RD依次从0增加至31，分别记录接收训练数据结果；
S5：接收端告知发射端当前TD值条件下已测试完成，发射端接收到接收端状态后，若TD＝31,则跳转至S6，否则将TD增加1后，跳转至S4；
S6：根据所有接收训练数据结果，进行延迟量选择；
S7：单次训练结束，发射端确定接收端训练状态后，将发射数据切换为真实数据；
S8：根据周期训练需求或复位训练请求，重新启动训练；训练过程中，发射训练数据，等待过程中，发射真实数据。
根据一个优选的实施方式，步骤S4中接收延迟量RD为31即是idelay原语的最大延迟值。
根据一个优选的实施方式，步骤S6包括：当串行数据率小于500Mb/s时，直接将发射延迟量TD置为0，并从0至31中选择一个接收延迟量RD，并满足该延迟量RD处于采样的中心位置附近；当串行数据率高于500Mb/s时，此时一个bit长度小于2ns，则结合TD、RD选择发射延迟、接收延迟。
根据一个优选的实施方式，所述odelay模块输出延迟控制时，使用的时钟1为300MHz，时钟周期约为3.333ns；则发射延迟量由0至31即代表延迟时间为0至1.667ns，步进约为52ps。
根据一个优选的实施方式，所述idelay模块输入延迟控制时，使用的时钟1为200MHz，时钟周期为5.0ns；则接收延迟量由0至31即代表接收端延迟时间为0至2.5ns，步进约为78ps。
根据一个优选的实施方式，当发射端odelay模块和接收端idelay模块使用的时钟频率分别为300MHz、200MHz时，其延迟步进分别为52ps、78ps，则收发两个延迟组合出步进为78-52＝26ps的调整步进。
根据一个优选的实施方式，所述单端转差分模块经硬件差分链路与所述差分转单端模块连接。
根据一个优选的实施方式，所述发射端训练控制模块经硬件离散线链路与接收端训练控制模块互连，实现状态数据互传。
根据一个优选的实施方式，发射端输出至接收端的状态指示包括当前发射为训练数据或真实数据指示；接收端输出至发射端的状态指示则包括接收端接收训练数据完成指示。
前述本发明主方案及其各进一步选择方案可以自由组合以形成多个方案，均为本发明可采用并要求保护的方案。本领域技术人员在了解本发明方案后根据现有技术和公知常识可明了有多种组合，均为本发明所要保护的技术方案，在此不做穷举。
本发明的有益效果：
本发明高速串行数据传输自适应延迟调整系统，利用了FPGA自带的iodelay原语，结合发射端、接收端的训练控制，可动态调整接收端接收到的随路时钟和串行数据的相对延迟，并最终将串行数据的最佳采样区域调整至随路时钟的上升、下降沿，保证数据高速正确传输。且本发明高速串行数据传输自适应延迟调整系统具有自动适应调整、收发两端均可增加自动训练、调整精度高等优点。
附图说明
图1是本发明高速串行数据传输自适应延迟调整系统的结构示意图；
图2是发明高速串行数据传输自适应延迟调整系统的自适应延时调整示意图；
图3是本发明高速串行数据传输自适应延迟调整系统的自适应训练的大致处理流程图。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
在本发明的描述中，还需要说明的是，除非另有明确的规定和限定，术语“设置”、“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本发明中的具体含义。
另外，本发明要指出的是，本发明中，如未特别写出具体涉及的结构、连接关系、位置关系、动力来源关系等，则本发明涉及的结构、连接关系、位置关系、动力来源关系等均为本领域技术人员在现有技术的基础上，可以不经过创造性劳动可以得知的。
实施例
参考图1至图3所示，图2中阴影部分为不稳定采样区域,△T为选择的延时调整值。本实施例公开了一种高速串行数据传输自适应延迟调整系统，所述自适应延迟调整系统包括发射端和接收端。
其中，所述发射端包括：发射端训练控制模块101、发射数据选择模块102、并串转换模块103、odelay模块104、单端转差分模块105。所述接收端包括：差分转单端模块106、idelay模块107、串并转换模块108、接收数据选择模块109、训练数据接收模块110、接收端训练控制模块111。
优选地，发射端训练控制模块101被配置为完成发射端的循环训练的起止控制以及odelay最佳发射延时量的选择。
进一步地，所述发射端训练控制模块101的循环训练起止控制及odelay模块104的最佳发射延时量的选择，按如下步骤实施：
S1：系统上电，启动训练；
S2：将发射延迟量TD、接收延迟量RD设置为0；
S3：发射端开始发射训练数据，接收端接收训练数据并判断接收训练数据是否正确，并记录结果；
S4：接收端将接收延迟量RD依次从0增加至31，分别记录接收训练数据结果。其中，接收延迟量RD为31即是idelay原语的最大延迟值。
S5：接收端告知发射端当前TD值条件下已测试完成，发射端接收到接收端状态后，若TD＝31,则跳转至S6，否则将TD增加1后，跳转至S4；
S6：根据所有接收训练数据结果，进行延迟量选择。
具体地，当串行数据率小于500Mb/s时，直接将发射延迟量TD置为0，并从0至31中选择一个接收延迟量RD，并满足该延迟量RD处于采样的中心位置附近。
当串行数据率高于500Mb/s时，此时一个bit长度小于2ns，则结合TD、RD选择发射延迟、接收延迟。
S7：单次训练结束，发射端确定接收端训练状态后，将发射数据切换为真实数据；
S8：根据周期训练需求或复位训练请求，重新启动训练；训练过程中，发射训练数据，等待过程中，发射真实数据。
优选地，发射数据选择模块102被配置为基于发射端训练控制模块101输入的发射训练指令，完成从训练数据和真实数据中选择一种作为发射数据。
优选地，并串转换模块103被配置为完成低速并行待发射数据至高速串行数据的并串转换。假设待发射数据为X MHz的N bit数据，则并串转换后数据率为X×N Mb/s。
优选地，odelay模块104被配置为基于odelay原语完成对高速串行数据的输出延迟控制。
进一步地，所述odelay模块104输出延迟控制时，建议使用的时钟1为300MHz，时钟周期约为3.333ns；则发射延迟量由0至31即代表延迟时间为0至1.667ns，步进约为52ps。
优选地，单端转差分模块105被配置为完成单端的高速串行数据至差分信号的转换，并成对输出至差分转单端模块106。所述单端转差分模块105经硬件差分链路与所述差分转单端模块106连接。
优选地，所述差分转单端模块106被配置为将接收的差分信号转换为单端信号，并输送至idelay模块107。
优选地，所述idelay模块107被配置为基于FPGA内部idelay原语完成对高速串行数据的输入延迟控制。
进一步地，所述idelay模块107输入延迟控制时，使用的时钟1为200MHz，时钟周期为5.0ns；则接收延迟量由0至31即代表接收端延迟时间为0至2.5ns，步进约为78ps。
当发射端odelay模块104和接收端idelay模块107使用的时钟频率分别为300MHz、200MHz时，其延迟步进分别为52ps、78ps，则收发两个延迟组合出步进为78-52＝26ps的调整步进。
优选地，所述串并转换模块108被配置为完成高速串行数据至低速并行接收数据的转换。即是，可将X×N Mb/s串行传输数据恢复为X MHz的N bit数据。
优选地，所述接收数据选择模块109被配置为基于接收端训练控制模块111输入的接收训练指令，完成将训练数据或真实数据中的一种选择为接收数据。
优选地，所述训练数据接收模块110被配置为完成训练数据的接收、移位，以及接收训练数据的正确判定。
例如，本实施例给出发射数据8bit，训练序列为{8’h01,8’h23,8’h45,8’h67}时接收端的处理为：
假设接收端可正确接收，因8bit起始位不准，串并转换后接收后的数据可能为正确数据移位若干次的数据，则接收端至多移位8次即可恢复出正确数据，比如接收数据为{8’h12,8’h34,8’h56,8’h70}，则依次移位后得到{8’h24,8’h68,8’hAC,8’hE0}，{8’h48,8’hD1,8’h59,8’hC0}，{8’h91,8’hA2,8’hB3,8’h80},{8’h23,8’h45,8’h67,8’h01}，因训练数据的周期性，此时已经恢复出正确数据。
假设接收端无法正确接收，则移位8次也无法恢复出正确数据。具体实施中，每个延迟量的移位次数与并串转换参数一致。
优选地，所述接收端训练控制模块111被配置为完成接收端的循环训练的起止控制以及idelay最佳接收延时量的选择。参考图3所示，整个控制流程发射端和接收端联合实现。
优选地，发射端和接收端之间通过两根离散线传输信息。具体地：所述发射端训练控制模块101经硬件离散线链路与接收端训练控制模块111互连，实现状态数据互传。
进一步地，发射端输出至接收端的状态指示包括当前发射为训练数据或真实数据指示；接收端输出至发射端的状态指示则包括接收端接收训练数据完成指示。
本发明高速串行数据传输自适应延迟调整系统，利用了FPGA自带的iodelay原语，结合发射端、接收端的训练控制，可动态调整接收端接收到的随路时钟和串行数据的相对延迟，并最终将串行数据的最佳采样区域调整至随路时钟的上升、下降沿，保证数据高速正确传输。且本发明高速串行数据传输自适应延迟调整系统具有自动适应调整、收发两端均可增加自动训练、调整精度高等优点。
以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内所作的任何修改、等同替换和改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种高速串行数据传输自适应延迟调整系统，其特征在于，所述自适应延迟调整系统包括发射端和接收端，
其中所述发射端包括：发射端训练控制模块(101)、发射数据选择模块(102)、并串转换模块(103)、odelay模块(104)、单端转差分模块(105)；
所述接收端包括：差分转单端模块(106)、idelay模块(107)、串并转换模块(108)、接收数据选择模块(109)、训练数据接收模块(110)、接收端训练控制模块(111)，
其中，所述发射端训练控制模块(101)被配置为完成发射端的循环训练的起止控制以及odelay最佳发射延时量的选择；
所述发射数据选择模块(102)被配置为基于发射端训练控制模块(101)输入的发射训练指令，完成从训练数据和真实数据中选择一种作为发射数据；
所述并串转换模块(103)被配置为完成低速并行待发射数据至高速串行数据的并串转换；
所述odelay模块(104)被配置为基于odelay原语完成对高速串行数据的输出延迟控制；
所述单端转差分模块(105)被配置为完成单端的高速串行数据至差分信号的转换，并成对输出至差分转单端模块(106)；
所述差分转单端模块(106)被配置为将接收的差分信号转换为单端信号，并输送至idelay模块(107)；
所述idelay模块(107)被配置为基于idelay原语完成对高速串行数据的输入延迟控制；
所述串并转换模块(108)被配置为完成高速串行数据至低速并行接收数据的转换；
所述接收数据选择模块(109)被配置为基于接收端训练控制模块(111)输入的接收训练指令，完成将训练数据或真实数据中的一种选择为接收数据；
所述训练数据接收模块(110)被配置为完成训练数据的接收、移位，以及接收训练数据的正确判定；
所述接收端训练控制模块(111)被配置为完成接收端的循环训练的起止控制以及idelay最佳接收延时量的选择。
2.如权利要求1所述的自适应延迟调整系统，其特征在于，所述发射端训练控制模块(101)的循环训练起止控制及odelay模块(104)的最佳发射延时量的选择，按如下步骤实施：
S1：系统上电，启动训练；
S2：将发射延迟量TD、接收延迟量RD设置为0；
S3：发射端开始发射训练数据，接收端接收训练数据并判断接收训练数据是否正确，并记录结果；
S4：接收端将接收延迟量RD依次从0增加至31，分别记录接收训练数据结果；
S5：接收端告知发射端当前TD值条件下已测试完成，发射端接收到接收端状态后，若TD＝31,则跳转至S6，否则将TD增加1后，跳转至S4；
S6：根据所有接收训练数据结果，进行延迟量选择；
S7：单次训练结束，发射端确定接收端训练状态后，将发射数据切换为真实数据；
S8：根据周期训练需求或复位训练请求，重新启动训练；训练过程中，发射训练数据，等待过程中，发射真实数据。
3.如权利要求2所述的自适应延迟调整系统，其特征在于，步骤S4中接收延迟量RD为31即是idelay原语的最大延迟值。
4.如权利要求3所述的自适应延迟调整系统，其特征在于，步骤S6包括：
当串行数据率小于500Mb/s时，直接将发射延迟量TD置为0，并从0至31中选择一个接收延迟量RD，并满足该延迟量RD处于采样的中心位置附近；
当串行数据率高于500Mb/s时，此时一个bit长度小于2ns，则结合TD、RD选择发射延迟、接收延迟。
5.如权利要求1所述的自适应延迟调整系统，其特征在于，所述odelay模块(104)输出延迟控制时，
使用的时钟1为300MHz，时钟周期约为3.333ns；则发射延迟量由0至31即代表延迟时间为0至1.667ns，步进约为52ps。
6.如权利要求1或5所述的自适应延迟调整系统，其特征在于，所述idelay模块(107)输入延迟控制时，
使用的时钟1为200MHz，时钟周期为5.0ns；则接收延迟量由0至31即代表接收端延迟时间为0至2.5ns，步进约为78ps。
7.如权利要求1或5所述的自适应延迟调整系统，其特征在于，当发射端odelay模块(104)和接收端idelay模块(107)使用的时钟频率分别为300MHz、200MHz时，其延迟步进分别为52ps、78ps，则收发两个延迟组合出步进为78-52＝26ps的调整步进。
8.如权利要求1所述的自适应延迟调整系统，其特征在于，所述单端转差分模块(105)经硬件差分链路与所述差分转单端模块(106)连接。
9.如权利要求1所述的自适应延迟调整系统，其特征在于，所述发射端训练控制模块(101)经硬件离散线链路与接收端训练控制模块(111)互连，实现状态数据互传。
10.如权利要求9所述的自适应延迟调整系统，其特征在于，发射端输出至接收端的状态指示包括当前发射为训练数据或真实数据指示；接收端输出至发射端的状态指示则包括接收端接收训练数据完成指示。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311253541.0A CN117251395A (zh) | 2023-09-26 | 2023-09-26 | 一种高速串行数据传输自适应延迟调整系统 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311253541.0A CN117251395A (zh) | 2023-09-26 | 2023-09-26 | 一种高速串行数据传输自适应延迟调整系统 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN117251395A true CN117251395A (zh) | 2023-12-19 |
Family
ID=89127551
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311253541.0A Pending CN117251395A (zh) | 2023-09-26 | 2023-09-26 | 一种高速串行数据传输自适应延迟调整系统 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117251395A (zh) |
-
2023
- 2023-09-26 CN CN202311253541.0A patent/CN117251395A/zh active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112260689B (zh) | 自适应延时补偿串行adc采样系统采样校准方法 | |
| EP2573975B1 (en) | Method and device for selecting sampling clock signal | |
| JPH08509580A (ja) | データバスのための遅延線分離装置 | |
| CN112241384B (zh) | 一种通用的高速串行差分信号分路电路及方法 | |
| EP3748512B1 (en) | Method for a slave device for calibrating its output timing, method for a master device for enabling a slave device to calibrate its output timing, master device and slave device | |
| US7792198B2 (en) | Burst control pulse generating circuit | |
| US10178641B2 (en) | System and method for automatic delay compensation in a radio base station system | |
| US6714612B1 (en) | Method and device for synchronization of phase mismatch in communication systems employing a common clock period | |
| WO2020078166A1 (zh) | 一种同步信号的发送方法和通信设备 | |
| US7139308B2 (en) | Source synchronous bus repeater | |
| CN106953825A (zh) | 基于加权分数傅立叶变换的多用户多址通信发射和接收方法 | |
| CN117251395A (zh) | 一种高速串行数据传输自适应延迟调整系统 | |
| US7636410B2 (en) | Multiplex bus system with duty cycle correction | |
| US7426235B1 (en) | Method of adaptive equalization for high-speed NRZ and multi-level signal data communications | |
| KR20190068546A (ko) | 론치 심볼들에 다중 클록 위상들을 사용하여 c-phy 인터페이스에서의 송신기 인코딩 지터의 감소 | |
| CN115982083A (zh) | Fpga芯片间数据传输方法、装置、系统及存储介质 | |
| CN101119157A (zh) | 一种光纤延时的测量方法及系统 | |
| CN111124982B (zh) | 一种异步时钟数据同步电路 | |
| CN112188446B (zh) | 一种同步信号发送方法、终端及装置、存储介质 | |
| CN110489363B (zh) | 基于ddr写通道的发送电路 | |
| JPS63252047A (ja) | デイジタル無線伝送方式 | |
| CN101277280A (zh) | 通信系统、发送装置、接收装置以及通信方法和半导体元件 | |
| CN104407534A (zh) | 一种分集式多芯片同步系统 | |
| US20030147461A1 (en) | Means and method of data encoding and communication at rates above the channel bandwidth | |
| CN116340240A (zh) | 一种双链lvds同步通讯方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |