CN117234277A - 一种信号预处理同步时钟系统 - Google Patents
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Abstract
本申请提供了一种信号预处理同步时钟系统，系统包含系统时钟源、各物理位置同步时钟模块、各插箱同步时钟模块、各电路板时钟分配电路。系统时钟源产生低速时钟并功分，等相输入至各物理位置同步时钟模块；各物理位置同步时钟模块产生高速时钟，并将低速时钟和高速时钟等相输入至该物理位置各插箱同步时钟模块。各插箱同步时钟模块将输入的低速时钟和高速时钟等相输入至各电路板。各电路板时钟分配电路产生该电路板所需所有时钟。本发明信号预处理同步时钟系统排除了不同时钟抖动不一致带来的影响，能够保证各个时钟初始相位确定，排除了分频模糊，因此能够满足信号预处理数据传输确定性延时的需求。
Description
技术领域
本申请涉及电子侦察信号预处理技术领域，特别涉及一种信号预处理同步时钟系统。
背景技术
在电子侦察信号预处理中，由于阵面数字波束形成、多通道测频测向等需求，需要信号预处理数据传输实现确定性延时，数据传输线速率可能高达单LANE10Gbps量级。当前，电路板内或者插箱内数据传输实现确定性延时较为成熟，但随着预处理规模的扩大，要求多个物理位置(比如天线阵面或者处理机柜)的多个信号预处理插箱的多块信号预处理板卡之间数据传输实现确定性延时。
同步时钟系统是实现数据传输确定性延时关键环节，同步时钟主要包含各个节点采样时钟(GHz量级)、高速传输核时钟(100MHz量级)、高速传输参考时钟(MHz量级至10MHz量级)、FPGA主处理时钟(100MHz量级)等，基于现实需求，需要设计同步时钟系统满足多个物理位置的多个信号预处理插箱之间数据传输确定性延时的需求。
发明内容
本申请提供一种信号预处理同步时钟系统，系统包括：
系统传输两种相参时钟，包含一种高速时钟，与采样时钟频率相同，GHz量级；和一种低速时钟，与高速传输参考时钟频率相同，MHz量级至10MHz量级；
系统中所有时钟频率相对于低速时钟频率满足倍频关系；
系统包含系统时钟源、各物理位置同步时钟模块、各插箱同步时钟模块、各电路板时钟分配电路；
其中，系统时钟源产生低速时钟并功分，等相输入至各物理位置同步时钟模块；各物理位置同步时钟模块产生高速时钟，并将低速时钟和高速时钟等相输入至该物理位置各插箱同步时钟模块；各插箱同步时钟模块将输入的低速时钟和高速时钟等相输入至各电路板；各电路板时钟分配电路产生当前电路板所需所有时钟。
可选的，系统时钟源产生的时钟频率与低速时钟相同；
系统时钟源使用低相噪恒温晶振，输出功率不小于10dBm，相位噪声优于-150dBc/Hz@1KHz；时钟功分后连接射频电缆，等相输入至各物理位置同步时钟模块。
可选的，各物理位置同步时钟模块接收系统时钟源频率输入的低速时钟信号后，将原时钟功分两路，其中一路连接低相噪放大器，功分后连接射频电缆，等相输入至该物理位置各插箱同步时钟模块；另一路对时钟信号倍频，产生高速时钟信号，功分后连接射频电缆，等相输入至该物理位置各插箱同步时钟模块。
可选的，各插箱同步时钟模块将输入的低速时钟和高速时钟等相输入至各电路板；如果该电路板没有模数转换芯片，则不需要输入高速时钟。
可选的，低速时钟经过电平转换后，转为MLVS电平，经过背板总线输入至各个电路板；高速时钟功分后连接射频电缆，等相输入至各个包含模数转换芯片的电路板。
可选的，各电路板时钟分配电路产生该电路板所需所有时钟包括：
低速时钟经过分配芯片，设置输出的低速时钟与输入的低速时钟等相，并将低速时钟倍频，产生所需的高速传输核时钟、FPGA主处理时钟时钟输入至所需芯片；高速时钟经过时钟分配芯片，等相输入至各个模数转换芯片。
本申请中信号预处理同步时钟系统所有时钟同源，排除了不同时钟抖动不一致带来的影响；所述时钟系统所有时钟均由同一系统时钟倍频产生，能够保证各个时钟初始相位确定，排除了分频模糊；高速时钟(采样时钟)由各物理位置同步时钟模块产生，而非电路板产生，确保了模数转换性能以及多通道采样一致性；所述时钟系统主要传输两种相参时钟，实现简单成本较低。低速时钟经过MLVS总线背板输入至各个电路板，符合OpenVPX标准。
附图说明
图1为本申请实施例提供的一种信号预处理同步时钟系统示意图；
图2为本申请实施例提供的各物理位置同步时钟模块示意图；
图3为本申请实施例提供的各插箱同步时钟模块示意图；
图4为本申请实施例提供的各电路板时钟分配电路示意图。
具体实施方式
为使本申请的目的、技术方案和优点更加清楚，下面将结合附图对本申请实施方式作进一步地详细描述。
如图1所示，本申请提供一种信号预处理同步时钟系统，系统包括：
系统传输两种相参时钟，包含一种高速时钟，与采样时钟频率相同，GHz量级；和一种低速时钟，与高速传输参考时钟频率相同，MHz量级至10MHz量级；
系统中所有时钟频率相对于低速时钟频率满足倍频关系；
系统包含系统时钟源、各物理位置同步时钟模块、各插箱同步时钟模块、各电路板时钟分配电路；
其中，系统时钟源产生低速时钟并功分，等相输入至各物理位置同步时钟模块；各物理位置同步时钟模块产生高速时钟，并将低速时钟和高速时钟等相输入至该物理位置各插箱同步时钟模块；各插箱同步时钟模块将输入的低速时钟和高速时钟等相输入至各电路板；各电路板时钟分配电路产生当前电路板所需所有时钟。
可选的，系统时钟源产生的时钟频率与低速时钟相同；
系统时钟源使用低相噪恒温晶振，输出功率不小于10dBm，相位噪声优于-150dBc/Hz@1KHz；时钟功分后连接射频电缆，等相输入至各物理位置同步时钟模块。
各物理位置同步时钟模块示意图如图2所示，各物理位置同步时钟模块接收系统时钟源频率输入的低速时钟信号后，将原时钟功分两路，其中一路连接低相噪放大器，功分后连接射频电缆，等相输入至该物理位置各插箱同步时钟模块；另一路对时钟信号倍频，产生高速时钟信号，功分后连接射频电缆，等相输入至该物理位置各插箱同步时钟模块。
各插箱同步时钟模块示意图如图3所示，各插箱同步时钟模块将输入的低速时钟和高速时钟等相输入至各电路板；如果该电路板没有模数转换芯片，则不需要输入高速时钟。
各电路板时钟分配电路示意图如图4所示，各电路板时钟分配电路产生该电路板所需所有时钟。低速时钟经过电平转换后，转为MLVS电平，经过背板总线输入至各个电路板；高速时钟功分后连接射频电缆，等相输入至各个包含模数转换芯片的电路板。
可选的，各电路板时钟分配电路产生该电路板所需所有时钟包括：
低速时钟经过分配芯片，设置输出的低速时钟与输入的低速时钟等相，并将低速时钟倍频，产生所需的高速传输核时钟、FPGA主处理时钟时钟输入至所需芯片；高速时钟经过时钟分配芯片，等相输入至各个模数转换芯片。
本申请中信号预处理同步时钟系统所有时钟同源，排除了不同时钟抖动不一致带来的影响；所述时钟系统所有时钟均由同一系统时钟倍频产生，能够保证各个时钟初始相位确定，排除了分频模糊；高速时钟(采样时钟)由各物理位置同步时钟模块产生，而非电路板产生，确保了模数转换性能以及多通道采样一致性；所述时钟系统主要传输两种相参时钟，实现简单成本较低。低速时钟经过MLVS总线背板输入至各个电路板，符合OpenVPX标准。
以上所述的本申请实施方式并不构成对本申请保护范围的限定。
Claims (6)
1.一种信号预处理同步时钟系统，其特征在于，所述系统包括：
系统传输两种相参时钟，包含一种高速时钟，与采样时钟频率相同，GHz量级；和一种低速时钟，与高速传输参考时钟频率相同，MHz量级至10MHz量级；
系统中所有时钟频率相对于低速时钟频率满足倍频关系；
系统包含系统时钟源、各物理位置同步时钟模块、各插箱同步时钟模块、各电路板时钟分配电路；
其中，系统时钟源产生低速时钟并功分，等相输入至各物理位置同步时钟模块；各物理位置同步时钟模块产生高速时钟，并将低速时钟和高速时钟等相输入至该物理位置各插箱同步时钟模块；各插箱同步时钟模块将输入的低速时钟和高速时钟等相输入至各电路板；各电路板时钟分配电路产生当前电路板所需所有时钟。
2.根据权利要求1所述的一种信号预处理同步时钟系统，其特征在于：系统时钟源产生的时钟频率与低速时钟相同；
系统时钟源使用低相噪恒温晶振，输出功率不小于10dBm，相位噪声优于-150dBc/Hz@1KHz；时钟功分后连接射频电缆，等相输入至各物理位置同步时钟模块。
3.根据权利要求1所述的一种信号预处理同步时钟系统，其特征在于：
各物理位置同步时钟模块接收系统时钟源频率输入的低速时钟信号后，将原时钟功分两路，其中一路连接低相噪放大器，功分后连接射频电缆，等相输入至该物理位置各插箱同步时钟模块；另一路对时钟信号倍频，产生高速时钟信号，功分后连接射频电缆，等相输入至该物理位置各插箱同步时钟模块。
4.根据权利要求1所述的一种信号预处理同步时钟系统，其特征在于：各插箱同步时钟模块将输入的低速时钟和高速时钟等相输入至各电路板；如果该电路板没有模数转换芯片，则不需要输入高速时钟。
5.根据权利要求1所述的一种信号预处理同步时钟系统，其特征在于：低速时钟经过电平转换后，转为MLVS电平，经过背板总线输入至各个电路板；高速时钟功分后连接射频电缆，等相输入至各个包含模数转换芯片的电路板。
6.根据权利要求1所述的一种信号预处理同步时钟系统，其特征在于，各电路板时钟分配电路产生该电路板所需所有时钟包括：
低速时钟经过分配芯片，设置输出的低速时钟与输入的低速时钟等相，并将低速时钟倍频，产生所需的高速传输核时钟、FPGA主处理时钟时钟输入至所需芯片；高速时钟经过时钟分配芯片，等相输入至各个模数转换芯片。
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| CN202311095338.5A Pending CN117234277A (zh) | 2023-08-29 | 2023-08-29 | 一种信号预处理同步时钟系统 |
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2023
- 2023-08-29 CN CN202311095338.5A patent/CN117234277A/zh active Pending
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